JP4089704B2

JP4089704B2 - 半導体集積回路

Info

Publication number: JP4089704B2
Application number: JP2005171846A
Authority: JP
Inventors: 浩関; 弘志常盤井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-06-13
Filing date: 2005-06-13
Publication date: 2008-05-28
Anticipated expiration: 2025-06-13
Also published as: US20060279346A1; JP2006352195A; US7564288B2

Description

本発明は、一般に、ＩＣやＬＳＩ等の半導体集積回路に関し、特に、複数の電源電位が供給されて動作する半導体集積回路に関する。

近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電位で動作する複数の半導体集積回路が互いに接続される場合が生じる。

そのような場合に対応するために、低い電源電位が供給されて動作する内部回路と高い電源電位が供給されて動作する出力回路とを有する半導体集積回路が開発されている。このように２種類の電源電位が供給されて動作する半導体集積回路の例について、図６を参照しながら説明する。

図６に示す半導体集積回路は、第１の電源電位ＬＶ_ＤＤ（例えば、１．８Ｖ）が供給されたときに動作する内部回路１０と、第１の電源電位ＬＶ_ＤＤが供給されたときに内部回路１０の出力信号を反転するインバータ２０と、内部回路１０の出力信号を第１の入力端子（ノードＡ）に入力すると共にインバータ２０の出力信号を第２の入力端子（ノードＢ）に入力して、第２の電源電位ＨＶ_ＤＤ（例えば、３．３Ｖ）が供給されたときに、入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）においてそれぞれ生成し、第２の出力端子（ノードＤ）からレベルシフト信号を出力するレベルシフト回路３０と、第２の電源電位ＨＶ_ＤＤが供給されたときに動作する出力回路（ここでは、インバータ４０）とを有している。

レベルシフト回路３０は、内部回路１０の出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、インバータ２０の出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、トランジスタＱＰ１及びＱＮ１に電流を供給するＰチャネルＭＯＳトランジスタＱＰ３と、トランジスタＱＰ２及びＱＮ２に電流を供給するＰチャネルＭＯＳトランジスタＱＰ４とによって構成される。

レベルシフト回路３０は、入力された信号のレベルをシフトさせることにより、電源電位ＨＶ_ＤＤが供給されて動作するインバータ４０に適したレベルを有するレベルシフト信号を生成する。このレベルシフト信号は、インバータ４０によって反転された後に、出力パッドを介して、電源電位ＨＶ_ＤＤ又はそれよりも高い電源電位で動作する外部回路に供給される。

上記のような半導体集積回路において、第１の電源電位ＬＶ_ＤＤが供給されないときでも、出力パッドに接続されている外部回路が動作している等の理由により、第２の電源電位ＨＶ_ＤＤが供給される場合がある。そのような場合には、内部回路１０及びインバータ２０の出力がハイインピーダンス状態（電位不定）となるので、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ３、ＱＰ１及びＱＮ１を介して貫通電流Ｉ_１が流れてしまうおそれがある。また、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ４、ＱＰ２及びＱＮ２を介して貫通電流Ｉ_２が流れてしまうおそれがある。

関連する技術として、下記の特許文献１には、望まない又は予期しない電源遮断に対して、データがランダムに記憶されたり消去されたりするのを防ぐように集積回路を保護する装置が開示されている。この装置は、プログラミング／消去電圧Ｖｐｐを発生する電圧源と、この電圧源に対応する集積回路の給電入力との間に直列に接続されたカットオフ手段を備え、さらに、正常電源電圧Ｖｃｃを発生する電圧源に接続されて上記カットオフ手段をアクティブにする手段を備えている。このカットオフ手段は、電圧Ｖｃｃの値がある閾値よりも下降したときにアクティブにされて、データを書換えや消去から保護する。しかしながら、特許文献１には、２種類の電源電位の内の一方のみが供給されているときにレベルシフト回路に貫通電流が流れるのを防止することに関しては、何ら開示されていない。
特開平６−２３６６９３号公報（第４頁、図１）

そこで、上記の点に鑑み、本発明は、複数の電源電位が供給されて動作する半導体集積回路において、２種類の電源電位の内の一方のみが供給されているときに、レベルシフト回路に貫通電流が流れるのを防止することを目的とする。

以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、（ｉ）第１の電源電位が供給されたときに動作する内部回路と、（ii）内部回路の出力信号が供給されるゲートを第１の入力端子としてドレインを第１の出力端子とする直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、内部回路の反転された出力信号が供給されるゲートを第２の入力端子としてドレインを第２の出力端子とする直列接続された第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、第２の出力端子の電位がゲートに供給されて第２の電源電位から第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、第１の出力端子の電位がゲートに供給されて第２の電源電位から第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、第１及び第２の入力端子の電位をシフトさせて、第１及び第２の出力端子の内の一方からレベルシフト信号を出力するレベルシフト回路と、（iii）第２の電源電位が供給され第１の電源電位が供給されていないときに、制御信号を活性化する制御回路と、（iv）制御信号が活性化されたときに、レベルシフト回路の第１の入力端子及び第２の出力端子をローレベルに固定し、又は、レベルシフト回路の第２の入力端子及び第１の出力端子の電位をローレベルに固定する第３及び第４のＮチャネルＭＯＳトランジスタとを具備する。

ここで、半導体集積回路が、第２の電源電位が供給されたときに、レベルシフト回路から出力されるレベルシフト信号に基づいて動作する出力回路をさらに具備するようにしても良い。

また、本発明の第２の観点に係る半導体集積回路は、第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、（ｉ）第１の電源電位が供給されたときに動作する内部回路と、（ii）内部回路の出力信号が供給されるゲートを第１の入力端子としてドレインを第１の出力端子とする直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、内部回路の反転された出力信号が供給されるゲートを第２の入力端子としてドレインを第２の出力端子とする直列接続された第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、第２の出力端子の電位がゲートに供給されて第２の電源電位から第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、第１の出力端子の電位がゲートに供給されて第２の電源電位から第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、第１及び第２の入力端子の電位をシフトさせて、第１及び第２の出力端子の内の一方からレベルシフト信号を出力する第１のレベルシフト回路と、（iii）内部回路の出力信号が供給されるゲートを第３の入力端子としてドレインを第３の出力端子とする直列接続された第５のＰチャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジスタと、内部回路の反転された出力信号が供給されるゲートを第４の入力端子としてドレインを第４の出力端子とする直列接続された第６のＰチャネルＭＯＳトランジスタ及び第４のＮチャネルＭＯＳトランジスタと、第４の出力端子の電位がゲートに供給されて第２の電源電位から第５のＰチャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジスタに電流を供給する第７のＰチャネルＭＯＳトランジスタと、第３の出力端子の電位がゲートに供給されて第２の電源電位から第６のＰチャネルＭＯＳトランジスタ及び第４のＮチャネルＭＯＳトランジスタに電流を供給する第８のＰチャネルＭＯＳトランジスタとを含み、第３及び第４の入力端子の電位をシフトさせて、第３及び第４の出力端子の内の一方からレベルシフト信号を出力する第２のレベルシフト回路と、（iv）第２の電源電位が供給され第１の電源電位が供給されていないときに、制御信号を活性化する制御回路と、（ｖ）制御信号が活性化されたときに、第１のレベルシフト回路の第１の入力端子及び第２の出力端子をローレベルに固定すると共に第２のレベルシフト回路の第３の入力端子及び第４の出力端子をローレベルに固定し、又は、第１のレベルシフト回路の第２の入力端子及び第１の出力端子の電位をローレベルに固定すると共に第２のレベルシフト回路の第４の入力端子及び第３の出力端子の電位をローレベルに固定する第５〜第８のＮチャネルＭＯＳトランジスタとを具備する。

ここで、半導体集積回路が、第２の電源電位が供給されたときに、第１及び第２のレベルシフト回路からそれぞれ出力されるレベルシフト信号に基づいて出力信号を生成する直列接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含む出力ドライバをさらに具備するようにしても良い。

以上の様に構成した本発明によれば、第２の電源電位が供給され第１の電源電位が供給されていないときにレベルシフト回路の一方の入力端子と一方の出力端子の電位を固定する回路を設けたことにより、簡単な回路構成としながらレベルシフト回路に貫通電流が流れるのを防止することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、第１の電源電位ＬＶ_ＤＤ（例えば、１．８Ｖ）と、第１の電源電位よりも高い第２の電源電位ＨＶ_ＤＤ（例えば、３．３Ｖ）と、基準電位Ｖ_ＳＳ（例えば、接地電位０Ｖ）とが供給されて動作する。

図１に示すように、この半導体集積回路は、電源電位ＬＶ_ＤＤが供給されたときに動作する内部回路１０と、電源電位ＬＶ_ＤＤが供給されたときに内部回路１０の出力信号を反転するインバータ２０と、内部回路１０の出力信号を第１の入力端子（ノードＡ）に入力すると共にインバータ２０の出力信号を第２の入力端子（ノードＢ）に入力し、電源電位ＨＶ_ＤＤが供給されたときに、第１及び第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）においてそれぞれ生成して、第１及び第２の出力端子の内の一方（本実施形態においては、第２の出力端子）からレベルシフト信号を出力するレベルシフト回路３０と、電源電位ＨＶ_ＤＤが供給されたときに、レベルシフト回路３０から出力されるレベルシフト信号に基づいて動作する出力回路（本実施形態においては、出力用のインバータ４０）とを有している。

レベルシフト回路３０は、内部回路１０の出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、インバータ２０の出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、トランジスタＱＰ１及びＱＮ１に電流を供給するＰチャネルＭＯＳトランジスタＱＰ３と、トランジスタＱＰ２及びＱＮ２に電流を供給するＰチャネルＭＯＳトランジスタＱＰ４とを含んでいる。

内部回路１０及びインバータ２０の出力信号が、レベルシフト回路３０の第１の入力端子（ノードＡ）及び第２の入力端子（ノードＢ）にそれぞれ入力されると、レベルシフト回路３０は、入力された信号のレベルをシフトさせたレベルシフト信号を生成して、第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）に供給する。本実施形態においては、これらの出力端子の内、第２の出力端子（ノードＤ）のレベルシフト信号がインバータ４０に出力され、インバータ４０によって反転された後に、出力パッドを介して、電源電位ＨＶ_ＤＤ又はそれよりも高い電源電位で動作する外部回路に出力される。

このような半導体集積回路において、電源電位ＬＶ_ＤＤが供給されないときでも、出力パッドに接続されている外部回路が動作している等の理由により、電源電位ＨＶ_ＤＤが供給される場合がある。そのような場合には、内部回路１０及びインバータ２０の出力がハイインピーダンス状態（電位不定）となるので、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ３、ＱＰ１及びＱＮ１を介して貫通電流が流れてしまうおそれがある。また、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ４、ＱＰ２及びＱＮ２を介して貫通電流が流れてしまうおそれがある。

そこで、本発明においては、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３０の第１及び第２の入力端子、又は、第１及び第２の入力端子の内の一方と第１及び第２の出力端子の内の一方の電位を固定する電位固定回路を設けることにより、レベルシフト回路３０における貫通電流を防止している。

第１の実施形態においては、電位固定回路として、パワーオンコントロール（ＰＯＣ）回路５０と、ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４とが設けられている。ＰＯＣ回路５０は、電源電位ＨＶ_ＤＤが供給されたときに、電源電位ＬＶ_ＤＤが供給されているか否かを検出して、電源電位ＬＶ_ＤＤが供給されていない場合にハイレベルのＰＯＣ信号を出力し、電源電位ＬＶ_ＤＤが供給されている場合にローレベルのＰＯＣ信号を出力する。ＰＯＣ回路５０から出力されるＰＯＣ信号は、トランジスタＱＮ３及びＱＮ４のゲートに供給される。

トランジスタＱＮ３のドレインは、レベルシフト回路３０の第１の入力端子（ノードＡ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ４のドレインは、レベルシフト回路３０の第１の出力端子（ノードＣ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。

これにより、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、トランジスタＱＮ３が、第１の入力端子（ノードＡ）の電位をローレベルに固定すると共に、トランジスタＱＮ４が、第１の出力端子（ノードＣ）の電位をローレベルに固定するようにしている。

ノードＡ及びＣの電位がローレベルになると、トランジスタＱＰ３及びＱＰ１がオン状態となり、トランジスタＱＮ１がオフ状態となる。また、ノードＤの電位がハイレベルとなり、トランジスタＱＰ４がカットオフする。従って、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３０における貫通電流を防止することができる。

さらに、ノードＤの電位がハイレベルに固定されるので、インバータ４０における貫通電流を防止することができる。なお、インバータ４０に出力するレベルシフト信号をレベルシフト回路３０の第１の出力端子（ノードＣ）からとる場合には、第２の入力端子（ノードＢ）の電位を固定すると共に、第２の出力端子（ノードＤ）の電位を固定するようにしても良い。

図２は、本発明の実施形態において用いられるＰＯＣ回路の構成を示す回路図である。ＰＯＣ回路５０は、電源電位ＬＶ_ＤＤに接続された抵抗Ｒ１と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１２と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ２１〜ＱＰ２２及び抵抗Ｒ２と、インバータＡを構成するＰチャネルＭＯＳトランジスタＱＰ３１及びＮチャネルＭＯＳトランジスタＱＮ３１と、インバータＢを構成するＰチャネルＭＯＳトランジスタＱＰ４１及びＮチャネルＭＯＳトランジスタＱＮ４１とを含んでいる。

電源電位ＬＶ_ＤＤが供給されていないときには、電源電位ＬＶ_ＤＤがローレベルになるので、トランジスタＱＰ１１〜ＱＰ１２がオンしてトランジスタＱＮ１１〜ＱＮ１２がオフする。従って、ハイレベルの信号が入力されたインバータＡが、ローレベルの反転ＰＯＣ信号を出力し、ローレベルの反転ＰＯＣ信号が入力されたインバータＢが、ハイレベルのＰＯＣ信号を出力する。反転ＰＯＣ信号は、トランジスタＱＰ２１に正帰還されて、この状態を一層安定化する。一方、電源電位ＬＶ_ＤＤが供給されているときには、各部のレベル関係が逆転して、インバータＡがハイレベルの反転ＰＯＣ信号を出力し、インバータＢがローレベルのＰＯＣ信号を出力する。

次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。第２の実施形態においては、電位固定回路として、ＰＯＣ回路５０と、ＮチャネルＭＯＳトランジスタＱＮ５及びＱＮ６とが設けられている。ＰＯＣ回路５０から出力されるＰＯＣ信号は、トランジスタＱＮ５及びＱＮ６のゲートに供給される。

トランジスタＱＮ５のドレインは、レベルシフト回路３０の第２の入力端子（ノードＢ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ６のドレインは、レベルシフト回路３０の第２の出力端子（ノードＤ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。

これにより、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、トランジスタＱＮ５が、第２の入力端子（ノードＢ）の電位をローレベルに固定すると共に、トランジスタＱＮ６が、第２の出力端子（ノードＤ）の電位をローレベルに固定するようにしている。

ノードＢ及びＤの電位がローレベルとなるから、トランジスタＱＰ４及びＱＰ２がオン状態となり、トランジスタＱＮ２がオフ状態となる。また、ノードＣの電位がハイレベルとなり、トランジスタＱＰ３がカットオフする。従って、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３０における貫通電流を防止することができる。

さらに、ノードＤの電位がローレベルに固定されるので、インバータ４０における貫通電流を防止することができる。なお、インバータ４０に出力するレベルシフト信号をレベルシフト回路３０の第１の出力端子（ノードＣ）からとる場合には、第１の入力端子（ノードＡ）の電位を固定すると共に、第１の出力端子（ノードＣ）の電位を固定するようにしても良い。

次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。第３の実施形態においては、電位固定回路として、ＰＯＣ回路５０と、ＮチャネルＭＯＳトランジスタＱＮ７及びＱＮ８とが設けられている。ＰＯＣ回路５０から出力されるＰＯＣ信号は、トランジスタＱＮ７及びＱＮ８のゲートに供給される。

トランジスタＱＮ７のドレインは、レベルシフト回路３０の第１の入力端子（ノードＡ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ８のドレインは、レベルシフト回路３０の第２の入力端子（ノードＢ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。

これにより、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、トランジスタＱＮ７が、第１の入力端子（ノードＡ）の電位をローレベルに固定すると共に、トランジスタＱＮ８が、第２の入力端子（ノードＢ）の電位をローレベルに固定するようにしている。

ノードＡ及びＢの電位がローレベルとなるから、トランジスタＱＮ１及びＱＮ２がカットオフする。従って、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３０における貫通電流を防止することができる。

次に、本発明の第４の実施形態について説明する。
図５は、本発明の第４の実施形態に係る半導体集積回路の構成を示す図である。図５に示すように、この半導体集積回路は、電源電位ＬＶ_ＤＤが供給されたときに動作する内部回路１０と、電源電位ＬＶ_ＤＤが供給されたときに内部回路１０の出力信号を反転するインバータ２１及び２２と、内部回路１０の出力信号を第１の入力端子（ノードＡ）に入力すると共にインバータ２１及び２２の出力信号を第２の入力端子（ノードＢ）にそれぞれ入力し、電源電位ＨＶ_ＤＤが供給されたときに、第１及び第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子及び第２の出力端子においてそれぞれ生成して、第１又は第２の出力端子（本実施形態においては、第１の出力端子（ノードＣ））からレベルシフト信号をそれぞれ出力するレベルシフト回路３１及び３２と、電源電位ＨＶ_ＤＤが供給されたときに、レベルシフト回路３１及び３２から出力されるレベルシフト信号をそれぞれ反転するインバータ４１及び４２と、出力ドライバ６０とを有している。

ここで、インバータ２１及び２２を、１つの共通インバータとしても良い。また、レベルシフト回路３１及び３２の各々の構成は、図１に示すレベルシフト回路３０の構成と同一である。出力ドライバ６０は、ＰチャネルＭＯＳトランジスタ６１及びＮチャネルＭＯＳトランジスタ６２を含んでいる。

レベルシフト回路３１及び３２に、内部回路１０から出力信号が供給されると共にインバータ２１及び２２から反転された出力信号が供給されると、レベルシフト回路３１及び３２は、供給された信号のレベルをシフトさせることにより、電源電位ＨＶ_ＤＤで動作するインバータ４１及び４２に適したレベルを有するレベルシフト信号をそれぞれ生成する。これらのレベルシフト信号は、インバータ４１及び４２によってそれぞれ反転された後に、出力ドライバ６０を構成するトランジスタ６１及び６２のゲートにそれぞれ供給される。トランジスタ６１及び６２のドレインから出力される出力信号は、出力パッドを介して、電源電位ＨＶ_ＤＤ又はそれよりも高い電源電位で動作する外部回路に供給される。

このような半導体集積回路において、電源電位ＬＶ_ＤＤが供給されないときでも、出力パッドに接続されている外部回路が動作している等の理由により、電源電位ＨＶ_ＤＤが供給される場合がある。そのような場合には、内部回路１０及びインバータ２１及び２２の出力がハイインピーダンス状態（電位不定）となるので、ノードＡ及びノードＢの電位によっては、レベルシフト回路３１及び３２に貫通電流が流れてしまうおそれがある。さらに、レベルシフト回路３１及び３２の出力が不定状態になると、出力ドライバ６０を構成するトランジスタ６１及び６２の両方が共にオン状態となって、出力ドライバ６０に貫通電流が流れてしまうおそれがある。

そこで、本実施形態においては、電位固定回路として、ＰＯＣ回路５０と、ＮチャネルＭＯＳトランジスタＱＮ５１〜ＱＮ５４とが設けられている。ＰＯＣ回路５０は、電源電位ＨＶ_ＤＤが供給されたときに、電源電位ＬＶ_ＤＤが供給されているか否かを検出し、電源電位ＬＶ_ＤＤが供給されていない場合にハイレベルのＰＯＣ信号を出力し、電源電位ＬＶ_ＤＤが供給されている場合にローレベルのＰＯＣ信号を出力する。ＰＯＣ回路５０から出力されるＰＯＣ信号は、トランジスタＱＮ５１〜ＱＮ５４のゲートに供給される。

トランジスタＱＮ５１のドレインは、レベルシフト回路３１の第１の入力端子（ノードＡ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ５２のドレインは、レベルシフト回路３１の第１の出力端子（ノードＣ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。

これにより、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、トランジスタＱＮ５１が、レベルシフト回路３１の第１の入力端子（ノードＡ）の電位をローレベルに固定すると共に、トランジスタＱＮ５２が、レベルシフト回路３１の第１の出力端子（ノードＣ）の電位をローレベルに固定するようにしている。

レベルシフト回路３１のノードＡ及びＣの電位がローレベルになると、図１に示すトランジスタＱＰ３及びＱＰ１がオン状態となり、トランジスタＱＮ１がオフ状態となる。また、ノードＤの電位がハイレベルとなり、トランジスタＱＰ４がカットオフする。従って、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３１における貫通電流を防止することができる。

一方、トランジスタＱＮ５３のドレインは、レベルシフト回路３２の第２の入力端子（ノードＢ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ５４のドレインは、レベルシフト回路３２の第２の出力端子（ノードＤ）に接続されており、ソースは、基準電位Ｖ_ＳＳに接続されている。

これにより、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、トランジスタＱＮ５３が、レベルシフト回路３２の第２の入力端子（ノードＢ）の電位をローレベルに固定すると共に、トランジスタＱＮ５４が、レベルシフト回路３２の第２の出力端子（ノードＤ）の電位をローレベルに固定するようにしている。

レベルシフト回路３２のノードＢ及びＤの電位がローレベルになると、図１に示すトランジスタＱＰ４及びＱＰ２がオン状態となり、トランジスタＱＮ２がオフ状態となる。また、ノードＣの電位がハイレベルとなり、トランジスタＱＰ３がカットオフする。従って、電源電位ＨＶ_ＤＤが供給され電源電位ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３２における貫通電流を防止することができる。

また、インバータ４１の入力電位がローレベルに固定され、インバータ４２の入力電位がハイレベルに固定されるので、インバータ４１及び４２における貫通電流を防止することができる。さらに、出力ドライバ６０において、トランジスタ６１のゲートがハイレベルに固定され、トランジスタ６２のゲートがローレベルに固定されるので、出力ドライバ６０を構成するトランジスタ６１及び６２の両方をオフさせて貫通電流を防止することができる。

本発明の第１の実施形態に係る半導体集積回路の構成を示す図。本発明の実施形態において用いられるＰＯＣ回路の構成を示す回路図。本発明の第２の実施形態に係る半導体集積回路の構成を示す図。本発明の第３の実施形態に係る半導体集積回路の構成を示す図。本発明の第４の実施形態に係る半導体集積回路の構成を示す図。２種類の電源電位が供給されて動作する従来の半導体集積回路の例を示す図。

符号の説明

１０内部回路、２０〜２２、４０〜４２インバータ、３０〜３２レベルシフト回路、５０ＰＯＣ回路、６０出力ドライバ、６１、ＱＰ１〜ＱＰ４１ＰチャネルＭＯＳトランジスタ、６２、ＱＮ１〜ＱＮ５４ＮチャネルＭＯＳトランジスタ

Claims

第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、
第１の電源電位が供給されたときに動作する内部回路と、
前記内部回路の出力信号が供給されるゲートを第１の入力端子としてドレインを第１の出力端子とする直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、前記内部回路の反転された出力信号が供給されるゲートを第２の入力端子としてドレインを第２の出力端子とする直列接続された第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、前記第２の出力端子の電位がゲートに供給されて第２の電源電位から前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、前記第１の出力端子の電位がゲートに供給されて第２の電源電位から前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、前記第１及び第２の入力端子の電位をシフトさせて、前記第１及び第２の出力端子の内の一方からレベルシフト信号を出力するレベルシフト回路と、
第２の電源電位が供給され第１の電源電位が供給されていないときに、制御信号を活性化する制御回路と、
制御信号が活性化されたときに、前記レベルシフト回路の前記第１の入力端子及び前記第２の出力端子をローレベルに固定し、又は、前記レベルシフト回路の前記第２の入力端子及び前記第１の出力端子の電位をローレベルに固定する第３及び第４のＮチャネルＭＯＳトランジスタと、
を具備する半導体集積回路。
第２の電源電位が供給されたときに、前記レベルシフト回路から出力されるレベルシフト信号に基づいて動作する出力回路をさらに具備する、請求項１記載の半導体集積回路。
第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、
第１の電源電位が供給されたときに動作する内部回路と、
前記内部回路の出力信号が供給されるゲートを第１の入力端子としてドレインを第１の出力端子とする直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、前記内部回路の反転された出力信号が供給されるゲートを第２の入力端子としてドレインを第２の出力端子とする直列接続された第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、前記第２の出力端子の電位がゲートに供給されて第２の電源電位から前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、前記第１の出力端子の電位がゲートに供給されて第２の電源電位から前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、前記第１及び第２の入力端子の電位をシフトさせて、前記第１及び第２の出力端子の内の一方からレベルシフト信号を出力する第１のレベルシフト回路と、
前記内部回路の出力信号が供給されるゲートを第３の入力端子としてドレインを第３の出力端子とする直列接続された第５のＰチャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジスタと、前記内部回路の反転された出力信号が供給されるゲートを第４の入力端子としてドレインを第４の出力端子とする直列接続された第６のＰチャネルＭＯＳトランジスタ及び第４のＮチャネルＭＯＳトランジスタと、前記第４の出力端子の電位がゲートに供給されて第２の電源電位から前記第５のＰチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタに電流を供給する第７のＰチャネルＭＯＳトランジスタと、前記第３の出力端子の電位がゲートに供給されて第２の電源電位から前記第６のＰチャネルＭＯＳトランジスタ及び前記第４のＮチャネルＭＯＳトランジスタに電流を供給する第８のＰチャネルＭＯＳトランジスタとを含み、前記第３及び第４の入力端子の電位をシフトさせて、前記第３及び第４の出力端子の内の一方からレベルシフト信号を出力する第２のレベルシフト回路と、
第２の電源電位が供給され第１の電源電位が供給されていないときに、制御信号を活性化する制御回路と、
制御信号が活性化されたときに、前記第１のレベルシフト回路の前記第１の入力端子及び前記第２の出力端子をローレベルに固定すると共に前記第２のレベルシフト回路の前記第３の入力端子及び前記第４の出力端子をローレベルに固定し、又は、前記第１のレベルシフト回路の前記第２の入力端子及び前記第１の出力端子の電位をローレベルに固定すると共に前記第２のレベルシフト回路の前記第４の入力端子及び前記第３の出力端子の電位をローレベルに固定する第５〜第８のＮチャネルＭＯＳトランジスタと、
を具備する半導体集積回路。
第２の電源電位が供給されたときに、前記第１及び第２のレベルシフト回路からそれぞれ出力されるレベルシフト信号に基づいて出力信号を生成する直列接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含む出力ドライバをさらに具備する、請求項３記載の半導体集積回路。