JP4753663B2

JP4753663B2 - 出力回路

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Publication number: JP4753663B2
Application number: JP2005242137A
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Inventors: 一也西村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-08-24
Filing date: 2005-08-24
Publication date: 2011-08-24
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Description

本発明は、半導体集積回路の出力回路に関し、特に、所定の第２正側電源電圧と所定の負側電源電圧との振幅を有する信号を第２正側電源電圧よりも大きい第１正側電源電圧と該負側電源電圧との振幅を有する信号に変換して出力する出力回路に関する。

低電圧で動作する従来の半導体集積回路において、高電圧の信号を外部に出力する出力回路の構成は、図３のようになっていた（例えば、特許文献１参照。）。図３において、高電圧を５Ｖ、低電圧を３Ｖとした場合、第１正側電源電圧ＶＣＣ１は５Ｖであり、第２正側電源電圧ＶＣＣ２は３Ｖであり、ＮＭＯＳトランジスタＮ１０１及びＮ１０２は３Ｖの耐圧でよいが、ＰＭＯＳトランジスタＰ１０１は５Ｖの耐圧が必要になる。このため、製造工程の増加によりコスト増となっていた。
このようなコスト増を抑えるため、図４で示すような高耐圧のＰＭＯＳトランジスタを使用しない構成のものがあった（例えば、特許文献２参照。）。
図４において、高電圧を５Ｖ、低電圧を３Ｖ、各ＰＭＯＳトランジスタＰ１１１，Ｐ１１２及び各ＮＭＯＳトランジスタＮ１１１〜Ｎ１１４の耐圧をそれぞれ３Ｖにした場合、第１正側電源電圧ＶＣＣ１は５Ｖで、第２正側電源電圧ＶＣＣ２は３Ｖであり、第３正側電源電圧ＶＣＣ３は、第１正側電源電圧ＶＣＣ１との電圧差が各ＰＭＯＳトランジスタＰ１１１，Ｐ１１２の耐圧以下であると共にＰＭＯＳトランジスタＰ１１１，Ｐ１１２がオンする電圧以上である。

また、ＮＭＯＳトランジスタＮ１１４がオンしている場合、ＰＭＯＳトランジスタＰ１１１へのゲートへは、ＶＣＣ１×（Ｒ１１２の抵抗値＋Ｎ１１３のオン抵抗値＋Ｎ１１４のオン抵抗値）／（Ｒ１１１の抵抗値＋Ｒ１１２の抵抗値＋Ｎ１１３のオン抵抗値＋Ｎ１１４のオン抵抗値）の電圧が印加される。該電圧をＰＭＯＳトランジスタＰ１１１がオンする電圧にすることで、図４の出力回路は、入力信号Ｓｉｎによって、５Ｖを出力したり、接地電圧を出力することができる。図４の出力回路から５Ｖの信号を出力する場合は、３Ｖの入力信号Ｓｉｎを入力することにより、ＮＭＯＳトランジスタＮ１１２がオフし、ＮＭＯＳトランジスタＮ１１４がオンする。

ＮＭＯＳトランジスタＮ１１３は常時オンしていることから、ＰＭＯＳトランジスタＰ１１１がオンする。また、ＰＭＯＳトランジスタＰ１１２が常時オンしているため、出力端ＯＵＴから５Ｖの信号が出力される。逆に、接地電圧の入力信号Ｓｉｎを入力することにより、ＮＭＯＳトランジスタＮ１１２がオンし、ＮＭＯＳトランジスタＮ１１４がオフする。ＮＭＯＳトランジスタＮ１１４がオフすることによって、ＰＭＯＳトランジスタＰ１１１のゲートには５Ｖが入力され、ＰＭＯＳトランジスタＰ１１１はオフする。更にＮＭＯＳトランジスタＮ１１１は常時オンしているため、出力端ＯＵＴから接地電圧の信号が出力される。
特開平１１−４１０８２号公報特開２００５−３３５３０号公報

図４において、５Ｖの信号を出力する際の動作スピードを速くするためには、ＰＭＯＳトランジスタＰ１１１のゲートへの信号入力を速くする必要がある。ＰＭＯＳトランジスタＰ１１１のゲートへの信号入力の速さは、抵抗Ｒ１１１及びＲ１１２の各抵抗値、ＮＭＯＳトランジスタＮ１１３及びＮ１１４の各オン抵抗及びＰＭＯＳトランジスタＰ１１１のゲートが有する容量による。抵抗Ｒ１１１及びＲ１１２の各抵抗値、並びにＮＭＯＳトランジスタＮ１１３及びＮ１１４の各オン抵抗値が小さい場合、ＰＭＯＳトランジスタＰ１１１のゲートへの信号入力の速さが速くなり、また、ＰＭＯＳトランジスタＰ１１１のゲート容量が小さい場合は、ＰＭＯＳトランジスタＰ１１１のゲートへの信号入力の速さが速くなる。

ただし、一般的に外部回路に接続され、５Ｖの信号を出力するためのＰＭＯＳトランジスタＰ１１１及びＰ１１２のサイズは大きく、したがってＰＭＯＳトランジスタＰ１１１のゲートサイズも大きくなり、ＰＭＯＳトランジスタＰ１１１のゲートが有する容量も大きくなる。このことから、図４の出力回路の動作スピードを速くするためには、抵抗Ｒ１１１及びＲ１１２の各抵抗値とＮＭＯＳトランジスタＮ１１３及びＮ１１４の各オン抵抗値を小さくする必要がある。よって、動作スピードを速くするために、抵抗Ｒ１１１及びＲ１１２の各抵抗値とＮＭＯＳトランジスタＮ１１３及びＮ１１４の各オン抵抗値を小さくすると、出力端ＯＵＴから５Ｖの信号を出力するときに、抵抗Ｒ１１１、抵抗Ｒ１１２、ＮＭＯＳトランジスタＮ１１３及びＮ１１４の経路で流れる電流量が増加し、消費電流が増加するという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、消費電流を増加させることなく、高電圧の信号を高速に出力することができる出力回路を得ることを目的とする。

この発明に係る出力回路は、所定の負側電源電圧から所定の第２正側電源電圧の振幅を有する２値の入力信号に対して、ハイレベルのみの電圧を該第２正側電源電圧よりも大きい所定の第１正側電源電圧にレベルシフトさせて出力端から出力する出力回路において、
制御電極に入力された信号に応じて前記出力端に第１正側電源電圧からの電流を出力する第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御電極に所定の第１電圧が入力されて常時オンする第２のトランジスタと、
制御電極に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御電極に前記第２正側電源電圧が入力されて常時オンする第４のトランジスタと、
制御電極に入力された信号に応じて、前記第１のトランジスタの制御電極に前記第１正側電源電圧を出力する第５のトランジスタと、
制御電極に入力された信号に応じて、前記第１のトランジスタの制御電極に所定の第２電圧を出力する第６のトランジスタと、
入力された制御信号に応じて、前記第５及び第６の各トランジスタの動作制御を行う制御回路部と、
前記入力信号に応じて、前記第３のトランジスタ及び該制御回路部に対する制御信号を生成して出力する入力回路部と、
を備え、
前記第１電圧は、第１正側電源電圧との電圧差が前記第１及び第２の各トランジスタの耐圧以下であると共に該第２のトランジスタがオンする電圧であり、前記第２電圧は、第１正側電源電圧との電圧差が前記第１のトランジスタの耐圧以下であると共に該第１のトランジスタがオンする電圧であり、
前記制御回路部は、入力回路部からの制御信号に応じて、前記第１正側電源電圧と負側電源電圧との電圧差に応じた所定の第３電圧を生成し前記第５のトランジスタの制御電極に出力してオンさせるか、又は前記第１正側電源電圧と負側電源電圧との電圧差に応じた所定の第４電圧を生成し前記第６のトランジスタの制御電極に出力してオンさせるものである。

具体的には、前記第１、第２、第５及び第６の各トランジスタは、それぞれＰチャネル型ＭＯＳトランジスタであり、該各Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは前記第１正側電源電圧にそれぞれ接続されるようにした。

具体的には、前記制御回路部は、
前記第１正側電源電圧と負側電源電圧との電圧差を所定の第１分圧比で分圧して前記第５のトランジスタの制御電極に出力する第１の分圧回路と、
前記入力回路部からの制御信号に応じて、該第１の分圧回路を前記第１正側電源電圧と負側電源電圧との間に接続する第１の接続回路と、
前記第１正側電源電圧と負側電源電圧との電圧差を所定の第２分圧比で分圧して前記第６のトランジスタの制御電極に出力する第２の分圧回路と、
前記入力回路部からの制御信号に応じて、該第２の分圧回路を前記第１正側電源電圧と負側電源電圧との間に接続する第２の接続回路と、
を備え、
前記第１及び第２の各分圧回路は、対応する第１及び第２の各接続回路によって、第１正側電源電圧と負側電源電圧との間に接続されると、対応する第５及び第６のトランジスタをオンさせ、第１正側電源電圧と負側電源電圧との間の接続が遮断されると、対応する第５及び第６のトランジスタをオフさせるようにした。

また、前記第１の接続回路は、
前記入力回路部からの制御信号に応じて、前記第１の分圧回路を第１正側電源電圧と負側電源電圧との間に接続する第１のスイッチ回路と、
前記第１の分圧回路と該第１のスイッチ回路との間に接続され、制御電極に前記第２正側電源電圧が入力されて常時オンする第７のトランジスタと、
を備え、
前記第２の接続回路は、
前記入力回路部からの制御信号に応じて、前記第２の分圧回路を第１正側電源電圧と負側電源電圧との間に接続する第２のスイッチ回路と、
前記第２の分圧回路と該第２のスイッチ回路との間に接続され、制御電極に前記第２正側電源電圧が入力されて常時オンする第８のトランジスタと、
を備えるようにした。

この場合、前記入力回路部は、前記入力信号の信号レベルに応じて、前記第１及び第２の各スイッチ回路のいずれか一方を排他的にオンさせるようにした。

また、前記入力回路部は、外部からの制御信号に応じて、前記第１及び第２の各スイッチ回路のいずれか一方を排他的にオンさせるようにしてもよい。

本発明の出力回路によれば、前記第１のトランジスタの制御電極に前記第１正側電源電圧を出力する第５のトランジスタと、前記第１のトランジスタの制御電極に、第１正側電源電圧との電圧差が該第１のトランジスタの耐圧以下であると共に該第１のトランジスタがオンする電圧である所定の第２電圧を出力する第６のトランジスタとを備え、入力回路部に入力された入力信号に応じて、制御回路部により、前記第５及び第６の各トランジスタの動作制御を行うようにした。このことから、消費電流を増加させることなく、高電圧の信号を高速に出力することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における出力回路の回路例を示した図である。
図１において、出力回路１は、第２正側電源電圧（以下、第２電源電圧と呼ぶ）ＶＣＣ２と負側電源電圧である接地電圧との電圧幅の振幅を有する入力信号Ｓｉｎを、第２電源電圧ＶＣＣ２よりも大きい第１正側電源電圧（以下、第１電源電圧と呼ぶ）ＶＣＣ１と接地電圧との電圧幅の振幅を有する出力信号Ｓｏｕｔに変換して出力端ＯＵＴから出力する。

出力回路１は、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ６、抵抗Ｒ１〜Ｒ４及びインバータ２で構成されている。なお、ＰＭＯＳトランジスタＰ１は第１のトランジスタを、ＰＭＯＳトランジスタＰ２は第２のトランジスタを、ＮＭＯＳトランジスタＮ１は第４のトランジスタを、ＮＭＯＳトランジスタＮ２は第３のトランジスタをそれぞれなし、ＰＭＯＳトランジスタＰ３，Ｐ４、ＮＭＯＳトランジスタＮ３〜Ｎ６及び抵抗Ｒ１〜Ｒ４は制御回路部をなし、インバータ２は入力回路部をなす。また、抵抗Ｒ１，Ｒ２は第１の分圧回路を、ＮＭＯＳトランジスタＮ３，Ｎ４は第１の接続回路を、抵抗Ｒ３，Ｒ４は第２の分圧回路を、ＮＭＯＳトランジスタＮ５，Ｎ６は第２の接続回路をそれぞれなす。更に、ＮＭＯＳトランジスタＮ３は第７のトランジスタを、ＮＭＯＳトランジスタＮ４は第１のスイッチ回路を、ＮＭＯＳトランジスタＮ５は第８のトランジスタを、ＮＭＯＳトランジスタＮ６は第２のスイッチ回路をそれぞれなす。

第１電源電圧ＶＣＣ１と接地電圧との間には、抵抗Ｒ１、Ｒ２、ＮＭＯＳトランジスタＮ３及びＮ４が直列に接続されている。ＮＭＯＳトランジスタＮ３のゲートには第２電源電圧ＶＣＣ２が入力され、ＮＭＯＳトランジスタＮ４のゲートには入力信号Ｓｉｎが入力されるインバータ２の出力信号が入力されている。また、第１電源電圧ＶＣＣ１と接地電圧との間には、抵抗Ｒ３、Ｒ４、ＮＭＯＳトランジスタＮ５及びＮ６が直列に接続されている。ＮＭＯＳトランジスタＮ５のゲートには第２電源電圧ＶＣＣ２が入力され、ＮＭＯＳトランジスタＮ６のゲートには入力信号Ｓｉｎが入力されている。

第１電源電圧ＶＣＣ１と、ＰＭＯＳトランジスタＰ１がオンする電圧値である所定の第２電圧ＶＣＣ４との間には、ＰＭＯＳトランジスタＰ３及びＰ４が直列に接続されている。第２電圧ＶＣＣ４の電圧値は、第１電源電圧ＶＣＣ１との電圧差がＰＭＯＳトランジスタＰ１の耐圧以下であると共にＰＭＯＳトランジスタＰ１がオンする電圧以下である。ＰＭＯＳトランジスタＰ３のゲートは、抵抗Ｒ１とＲ２との接続部に接続され、ＰＭＯＳトランジスタＰ４のゲートは、抵抗Ｒ３とＲ４との接続部に接続されている。また、第１電源電圧ＶＣＣ１と接地電圧との間には、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１及びＮ２が直列に接続され、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１との接続部は出力端ＯＵＴに接続されている。

ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ３とＰ４との接続部に接続され、ＰＭＯＳトランジスタＰ２のゲートには所定の第１電圧ＶＣＣ３が入力され、ＮＭＯＳトランジスタＮ１のゲートには第２電源電圧ＶＣＣ２が入力されている。第１電圧ＶＣＣ３の電圧値は、第１電源電圧ＶＣＣ１との電圧差が各ＰＭＯＳトランジスタＰ１，Ｐ２の耐圧以下であると共にＰＭＯＳトランジスタＰ２がオンする電圧以下である。また、ＮＭＯＳトランジスタＮ１のゲートには、第２電源電圧ＶＣＣ２が入力され、ＮＭＯＳトランジスタＮ２のゲートには、インバータ２の出力信号が入力されている。インバータ２は、第２電源電圧ＶＣＣ２を電源にして作動する。ＰＭＯＳトランジスタＰ１〜Ｐ４の各サブストレートゲートは第１電源電圧ＶＣＣ１に接続され、ＮＭＯＳトランジスタＮ１〜Ｎ６の各サブストレートゲートは、接地電圧にそれぞれ接続されている。

このような構成において、ゲート容量の大きなＰＭＯＳトランジスタＰ１を作動させる信号は、ＰＭＯＳトランジスタＰ３及びＰ４によって作られる。ＰＭＯＳトランジスタＰ３及びＰ４は、ＰＭＯＳトランジスタＰ１よりも小さなトランジスタサイズでよく、それぞれのゲート容量は小さい。このため、ＰＭＯＳトランジスタＰ３を動作させる、抵抗Ｒ１及びＲ２の各抵抗値、並びにＮＭＯＳトランジスタＮ３及びＮ４の各オン抵抗値をそれぞれ大きな値にすることができる。同様に、ＰＭＯＳトランジスタＰ４を動作させる、抵抗Ｒ３及びＲ４の各抵抗値、並びにＮＭＯＳトランジスタＮ５及びＮ６の各オン抵抗値をそれぞれ大きな値にすることができる。これらのことから、出力回路１の消費電流を小さくすることができる。

入力信号Ｓｉｎがローレベル、すなわち接地電圧になると、ＮＭＯＳトランジスタＮ６がオフし、ＰＭＯＳトランジスタＰ４のゲートに第１電源電圧ＶＣＣ１が入力され、ＰＭＯＳトランジスタＰ４がオフする。一方、ＮＭＯＳトランジスタＮ４のゲートにはハイレベルの信号、すなわち第２電源電圧ＶＣＣ２の電圧が入力され、ＮＭＯＳトランジスタＮ４はオンする。このため、抵抗Ｒ１、Ｒ２、ＮＭＯＳトランジスタＮ３及びＮ４の直列回路に電流が流れ、ＰＭＯＳトランジスタＰ３のゲート電圧が低下し、ＰＭＯＳトランジスタＰ３がオンする。このため、ＰＭＯＳトランジスタＰ１のゲートには第１電源電圧ＶＣＣ１が入力され、ＰＭＯＳトランジスタＰ１はオフする。一方、ＮＭＯＳトランジスタＮ２のゲートには第２電源電圧ＶＣＣ２の電圧が入力され、ＮＭＯＳトランジスタＮ２がオンするため、出力端ＯＵＴは接地電圧になる。

入力信号Ｓｉｎがハイレベル、すなわち第２電源電圧ＶＣＣ２の電圧になると、ＮＭＯＳトランジスタＮ４がオフし、ＰＭＯＳトランジスタＰ３のゲートには第１電源電圧ＶＣＣ１が入力され、ＰＭＯＳトランジスタＰ３がオフする。また、ＮＭＯＳトランジスタＮ６のゲートには第２電源電圧ＶＣＣ２の電圧が入力され、ＮＭＯＳトランジスタＮ６はオンする。このため、抵抗Ｒ３、Ｒ４、ＮＭＯＳトランジスタＮ５及びＮ６の直列回路に電流が流れ、ＰＭＯＳトランジスタＰ４のゲート電圧が低下し、ＰＭＯＳトランジスタＰ４がオンする。このため、ＰＭＯＳトランジスタＰ１のゲートには第２電圧ＶＣＣ４が入力され、ＰＭＯＳトランジスタＰ１はオンする。一方、ＮＭＯＳトランジスタＮ２のゲートには接地電圧が入力され、ＮＭＯＳトランジスタＮ２がオフするため、出力端ＯＵＴは第１電源電圧ＶＣＣ１の電圧になる。
このように、本第１の実施の形態における出力回路は、消費電流を増加させることなく、高電圧の信号を高速に出力することができる。

第２の実施の形態．
前記第１の実施の形態では、抵抗Ｒ１、Ｒ２、ＮＭＯＳトランジスタＮ３及びＮ４の直列回路、又は抵抗Ｒ３、Ｒ４、ＮＭＯＳトランジスタＮ５及びＮ６の直列回路のいずれか一方に電流が流れるようにしたが、該各電流を同時に遮断することができるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図２は、本発明の第２の実施の形態における出力回路の回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、ＮＭＯＳトランジスタＮ７，Ｎ８及び抵抗Ｒ５を追加すると共に、インバータ２を入力回路１１に置き換えたことにあり、これに伴って、図１の出力回路１を出力回路１０にした。

図２において、出力回路１０は、第２電源電圧ＶＣＣ２と接地電圧との電圧幅の振幅を有する入力信号Ｓｉｎを、第２電源電圧ＶＣＣ２よりも大きい第１電源電圧ＶＣＣ１と接地電圧との電圧幅の振幅を有する出力信号Ｓｏｕｔに変換して出力端ＯＵＴから出力する。
出力回路１０は、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ８、抵抗Ｒ１〜Ｒ５及び入力回路１１で構成されている。また、入力回路１１は、外部から入力されるスリープ信号ＳＬＰ、入力信号Ｓｉｎ及びアウトプットイネーブルＯＥＢに応じて、ＮＭＯＳトランジスタＮ２、Ｎ４及びＮ６〜Ｎ８の動作制御を行い、ＮＡＮＤ回路ＮＡ１、ＮＯＲ回路ＮＯ１及びインバータＩＮＶ１〜ＩＮＶ３で構成されている。

なお、ＰＭＯＳトランジスタＰ３，Ｐ４、ＮＭＯＳトランジスタＮ３〜Ｎ６，Ｎ７，Ｎ８及び抵抗Ｒ１〜Ｒ４は制御回路部をなし、入力回路１１は入力回路部をなす。また、ＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ７は第１の接続回路を、ＮＭＯＳトランジスタＮ５，Ｎ６，Ｎ８は第２の接続回路をそれぞれなす。更に、ＮＭＯＳトランジスタＮ４，Ｎ７は第１のスイッチ回路を、ＮＭＯＳトランジスタＮ６，Ｎ８は第２のスイッチ回路をそれぞれなす。

第１電源電圧ＶＣＣ１と接地電圧との間には、抵抗Ｒ１、Ｒ２、ＮＭＯＳトランジスタＮ３、Ｎ４及びＮ７が直列に接続されると共に、抵抗Ｒ３、Ｒ４、ＮＭＯＳトランジスタＮ５、Ｎ６及びＮ８が直列に接続されている。また、第１電源電圧ＶＣＣ１とＰＭＯＳトランジスタＰ１のゲートとの間にはプルアップ抵抗をなす抵抗Ｒ５が接続されている。ＮＭＯＳトランジスタＮ７及びＮ８の各ゲートには、外部から入力されたスリープ信号ＳＬＰがインバータＩＮＶ１を介してそれぞれ入力され、更にスリープ信号ＳＬＰはＮＯＲ回路ＮＯ１の対応する入力端に入力されている。

入力信号Ｓｉｎは、ＮＡＮＤ回路ＮＡ１及びＮＯＲ回路ＮＯ１の対応する入力端にそれぞれ入力され、アウトプットイネーブル信号ＯＥＢは、インバータＩＮＶ２を介してＮＡＮＤ回路ＮＡ１の対応する入力端に入力されると共に、ＮＯＲ回路ＮＯ１の対応する入力端に入力されている。ＮＡＮＤ回路ＮＡ１の出力端は、ＮＭＯＳトランジスタＮ４のゲートに接続されると共に、インバータＩＮＶ３を介してＮＭＯＳトランジスタＮ６のゲートに接続されている。また、ＮＯＲ回路ＮＯ１の出力端はＮＭＯＳトランジスタＮ２のゲートに接続されている。

このような構成において、スリープ信号ＳＬＰがローレベル（接地電圧レベル）になると、ＮＭＯＳトランジスタＮ７及びＮ８の各ゲートには第２電源電圧ＶＣＣ２のハイレベルの信号が入力され、ＮＭＯＳトランジスタＮ７及びＮ８はそれぞれオンする。更に、アウトプットイネーブルＯＥＢ及び入力信号Ｓｉｎがそれぞれローレベルになると、ＮＭＯＳトランジスタＮ２，Ｎ４及びＰＭＯＳトランジスタＰ３がそれぞれオンし、ＮＭＯＳトランジスタＮ６及びＰＭＯＳトランジスタＰ１，Ｐ４がそれぞれオフすることから、出力端ＯＵＴはローレベルになる。この状態で、入力信号Ｓｉｎのみがハイレベル（第２電源電圧ＶＣＣ２レベル）になると、ＮＭＯＳトランジスタＮ６及びＰＭＯＳトランジスタＰ１，Ｐ４がそれぞれオンし、ＮＭＯＳトランジスタＮ２，Ｎ４及びＰＭＯＳトランジスタＰ３がそれぞれオフすることから、出力端ＯＵＴはハイレベル（第１電源電圧ＶＣＣ１レベル）になる。なお、抵抗Ｒ５の抵抗値は、ＰＭＯＳトランジスタＰ４のオン抵抗よりも十分に大きい。

また、スリープ信号ＳＬＰがローレベル（接地電圧レベル）であると共にアウトプットイネーブル信号ＯＥＢがハイレベル（第２電源電圧ＶＣＣ２レベル）である場合、入力信号Ｓｉｎの信号レベルに関係なく、ＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ３がそれぞれオンし、ＮＭＯＳトランジスタＮ２，Ｎ６及びＰＭＯＳトランジスタＰ１及びＰ４がそれぞれオフすることから、出力端ＯＵＴはハイインピーダンス状態になる。また、スリープ信号ＳＬＰがハイレベル（第２電源電圧ＶＣＣ２レベル）である場合、アウトプットイネーブルＯＥＢ及び入力信号Ｓｉｎの各信号レベルに関係なく、ＮＭＯＳトランジスタＮ２、Ｎ７及びＮ８がそれぞれオフする。

ＰＭＯＳトランジスタＰ３及びＰ４の各ゲートには第１電源電圧ＶＣＣ１がそれぞれ入力され、ＰＭＯＳトランジスタＰ３及びＰ４は共にオフする。このため、ＰＭＯＳトランジスタＰ１のゲートは、抵抗Ｒ５によって第１電源電圧ＶＣＣ１にプルアップされ、ＰＭＯＳトランジスタＰ１はオフし、出力回路１における入力回路１１以外の回路に電流が流れないようにすることができる。
このように、本第２の実施の形態における出力回路は、前記第１の実施の形態と同様の効果を得ることができると共に、更に消費電流の低減を図ることができる。

本発明の第１の実施の形態における出力回路の回路例を示した図である。本発明の第２の実施の形態における出力回路の回路例を示した図である。従来の出力回路の回路例を示した図である。従来の出力回路における他の回路例を示した図である。

符号の説明

１，１０出力回路
２，ＩＮＶ１〜ＩＮＶ３インバータ
１１入力回路
Ｐ１〜Ｐ４ＰＭＯＳトランジスタ
Ｎ１〜Ｎ８ＮＭＯＳトランジスタ
Ｒ１〜Ｒ５抵抗
ＮＡ１ＮＡＮＤ回路
ＮＯ１ＮＯＲ回路

Claims

所定の負側電源電圧から所定の第２正側電源電圧の振幅を有する２値の入力信号に対して、ハイレベルのみの電圧を該第２正側電源電圧よりも大きい所定の第１正側電源電圧にレベルシフトさせて出力端から出力する出力回路において、
制御電極に入力された信号に応じて前記出力端に第１正側電源電圧からの電流を出力する第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御電極に所定の第１電圧が入力されて常時オンする第２のトランジスタと、
制御電極に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御電極に前記第２正側電源電圧が入力されて常時オンする第４のトランジスタと、
制御電極に入力された信号に応じて、前記第１のトランジスタの制御電極に前記第１正側電源電圧を出力する第５のトランジスタと、
制御電極に入力された信号に応じて、前記第１のトランジスタの制御電極に所定の第２電圧を出力する第６のトランジスタと、
入力された制御信号に応じて、前記第５及び第６の各トランジスタの動作制御を行う制御回路部と、
前記入力信号に応じて、前記第３のトランジスタ及び該制御回路部に対する制御信号を生成して出力する入力回路部と、
を備え、
前記第１電圧は、第１正側電源電圧との電圧差が前記第１及び第２の各トランジスタの耐圧以下であると共に該第２のトランジスタがオンする電圧であり、前記第２電圧は、第１正側電源電圧との電圧差が前記第１のトランジスタの耐圧以下であると共に該第１のトランジスタがオンする電圧であり、
前記制御回路部は、入力回路部からの制御信号に応じて、前記第１正側電源電圧と負側電源電圧との電圧差に応じた所定の第３電圧を生成し前記第５のトランジスタの制御電極に出力してオンさせるか、又は前記第１正側電源電圧と負側電源電圧との電圧差に応じた所定の第４電圧を生成し前記第６のトランジスタの制御電極に出力してオンさせることを特徴とする出力回路。
前記第１、第２、第５及び第６の各トランジスタは、それぞれＰチャネル型ＭＯＳトランジスタであり、該各Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは前記第１正側電源電圧にそれぞれ接続されることを特徴とする請求項１記載の出力回路。
前記制御回路部は、
前記第１正側電源電圧と負側電源電圧との電圧差を所定の第１分圧比で分圧して前記第５のトランジスタの制御電極に出力する第１の分圧回路と、
前記入力回路部からの制御信号に応じて、該第１の分圧回路を前記第１正側電源電圧と負側電源電圧との間に接続する第１の接続回路と、
前記第１正側電源電圧と負側電源電圧との電圧差を所定の第２分圧比で分圧して前記第６のトランジスタの制御電極に出力する第２の分圧回路と、
前記入力回路部からの制御信号に応じて、該第２の分圧回路を前記第１正側電源電圧と負側電源電圧との間に接続する第２の接続回路と、
を備え、
前記第１及び第２の各分圧回路は、対応する第１及び第２の各接続回路によって、第１正側電源電圧と負側電源電圧との間に接続されると、対応する第５及び第６のトランジスタをオンさせ、第１正側電源電圧と負側電源電圧との間の接続が遮断されると、対応する第５及び第６のトランジスタをオフさせることを特徴とする請求項１又は２記載の出力回路。
前記第１の接続回路は、
前記入力回路部からの制御信号に応じて、前記第１の分圧回路を第１正側電源電圧と負側電源電圧との間に接続する第１のスイッチ回路と、
前記第１の分圧回路と該第１のスイッチ回路との間に接続され、制御電極に前記第２正側電源電圧が入力されて常時オンする第７のトランジスタと、
を備え、
前記第２の接続回路は、
前記入力回路部からの制御信号に応じて、前記第２の分圧回路を第１正側電源電圧と負側電源電圧との間に接続する第２のスイッチ回路と、
前記第２の分圧回路と該第２のスイッチ回路との間に接続され、制御電極に前記第２正側電源電圧が入力されて常時オンする第８のトランジスタと、
を備えることを特徴とする請求項３記載の出力回路。
前記入力回路部は、前記入力信号の信号レベルに応じて、前記第１及び第２の各スイッチ回路のいずれか一方を排他的にオンさせることを特徴とする請求項４記載の出力回路。
前記入力回路部は、外部からの制御信号に応じて、前記第１及び第２の各スイッチ回路のいずれか一方を排他的にオンさせることを特徴とする請求項４又は５記載の出力回路。