JPH09135160A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09135160A JPH09135160A JP7292820A JP29282095A JPH09135160A JP H09135160 A JPH09135160 A JP H09135160A JP 7292820 A JP7292820 A JP 7292820A JP 29282095 A JP29282095 A JP 29282095A JP H09135160 A JPH09135160 A JP H09135160A
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Abstract
(57)【要約】
【課題】レベル変換回路において、低電圧側の電源が落
ちてもそれを判別する信号を用いて高電圧側回路に貫通
電流を防ぐ。 【解決手段】入力信号の正転と反転信号を用いてレベル
変換を行う回路において、正転または反転した後の信号
をＮＯＲまたはＮＡＮＤを用いて、低電圧電源が落ちた
場合に強制的にｈｉｇｈまたはｌｏｗにすることにより
低電圧側からレベル変換回路に入力するレベルを固定
し、高電圧電源側に貫通電流が流れる事を防止する。 【効果】低電圧側の電源が落ちてもそれを判別する信号
を用いて高電圧側回路に貫通電流が流れない。また容易
な回路で実現できる。
ちてもそれを判別する信号を用いて高電圧側回路に貫通
電流を防ぐ。 【解決手段】入力信号の正転と反転信号を用いてレベル
変換を行う回路において、正転または反転した後の信号
をＮＯＲまたはＮＡＮＤを用いて、低電圧電源が落ちた
場合に強制的にｈｉｇｈまたはｌｏｗにすることにより
低電圧側からレベル変換回路に入力するレベルを固定
し、高電圧電源側に貫通電流が流れる事を防止する。 【効果】低電圧側の電源が落ちてもそれを判別する信号
を用いて高電圧側回路に貫通電流が流れない。また容易
な回路で実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に電源電圧の異なる信号関のレベル変換に関し、
絶対値の小さい電源が供給されなくなっても大きい電源
間にリーク電流が流れない回路に関する。
し、特に電源電圧の異なる信号関のレベル変換に関し、
絶対値の小さい電源が供給されなくなっても大きい電源
間にリーク電流が流れない回路に関する。
【０００２】
【従来の技術】ＩＣに搭載される回路が高集積、高密度
化されるにしたがって、多彩な要求がＩＣに求められ
る。その中に一つのチップの中に複数の電源を持たせる
ものがある。
化されるにしたがって、多彩な要求がＩＣに求められ
る。その中に一つのチップの中に複数の電源を持たせる
ものがある。
【０００３】これらの複数の電源回路の間には信号のや
り取りが存在するが、ＣＭＯＳの場合には単純に信号を
つないでも伝わらない事がある。これを実現するため
に、従来は特公昭５７−５９６９０の回路が用いられて
いた。図６はこの回路図を示す。
り取りが存在するが、ＣＭＯＳの場合には単純に信号を
つないでも伝わらない事がある。これを実現するため
に、従来は特公昭５７−５９６９０の回路が用いられて
いた。図６はこの回路図を示す。
【０００４】２種類の電源において、低電圧側の電源を
ＶＤＤ１、高電圧側の電圧をＶＤＤ２とする。ＶＤＤ１
を供給されるＰチャンネルトランジスタ６０１とＮチャ
ンネルトランジスタ６４１から構成されるインバータ
は、ＶＤＤ１系の信号６１１を入力とし、ＶＤＤ１系に
なる反転信号を出力する。この出力及びＶＤＤ１系の信
号６１１をＰチャンネルトランジスタ６２２、６２３、
６２４、６２５及びＮチャンネルトランジスタ６４２、
６４３から構成される回路に入力される。
ＶＤＤ１、高電圧側の電圧をＶＤＤ２とする。ＶＤＤ１
を供給されるＰチャンネルトランジスタ６０１とＮチャ
ンネルトランジスタ６４１から構成されるインバータ
は、ＶＤＤ１系の信号６１１を入力とし、ＶＤＤ１系に
なる反転信号を出力する。この出力及びＶＤＤ１系の信
号６１１をＰチャンネルトランジスタ６２２、６２３、
６２４、６２５及びＮチャンネルトランジスタ６４２、
６４３から構成される回路に入力される。
【０００５】入力信号６１１がｌｏｗの場合、インバー
タ出力はｈｉｇｈになる。このｌｏｗ、ｈｉｇｈによ
り、Ｎチャンネルトランジスタ６４３はオフし、Ｎチャ
ンネルトランジスタ６４２はオンする。Ｎチャンネルト
ランジスタ６４２はオンしたため、Ｐチャンネルトラン
ジスタ６２２、６２３と電源間で電流が流れるが、Ｎチ
ャンンネルトランジスタ６２４がグラウンド側にＰチャ
ンネルトランジスタ６２４のゲート電位を下げるため、
Ｐチャンネルトランジスタ６２４はオンする。Ｐチャン
ネルトランジスタ６２５は既にオンしているため、Ｐチ
ャンネルトランジスタ６２２のゲート電位はＶＤＤ２に
引き上げられ、Ｐチャンネルトランジスタ６２２はオフ
する。このため出力端子６１３はｌｏｗとなる。この動
作は入力端子６１１がｈｉｇｈのときも同様である。
タ出力はｈｉｇｈになる。このｌｏｗ、ｈｉｇｈによ
り、Ｎチャンネルトランジスタ６４３はオフし、Ｎチャ
ンネルトランジスタ６４２はオンする。Ｎチャンネルト
ランジスタ６４２はオンしたため、Ｐチャンネルトラン
ジスタ６２２、６２３と電源間で電流が流れるが、Ｎチ
ャンンネルトランジスタ６２４がグラウンド側にＰチャ
ンネルトランジスタ６２４のゲート電位を下げるため、
Ｐチャンネルトランジスタ６２４はオンする。Ｐチャン
ネルトランジスタ６２５は既にオンしているため、Ｐチ
ャンネルトランジスタ６２２のゲート電位はＶＤＤ２に
引き上げられ、Ｐチャンネルトランジスタ６２２はオフ
する。このため出力端子６１３はｌｏｗとなる。この動
作は入力端子６１１がｈｉｇｈのときも同様である。
【０００６】
【発明が解決しようとする課題】しかし前述の従来技術
では低電源電圧側から高電源電圧側に信号の変換は可能
であるが、低電圧側電源が供給されなくなった場合、入
力信号６１１は浮いた状態になり、高電源とグラウンド
間に貫通電流が流れてしまう。
では低電源電圧側から高電源電圧側に信号の変換は可能
であるが、低電圧側電源が供給されなくなった場合、入
力信号６１１は浮いた状態になり、高電源とグラウンド
間に貫通電流が流れてしまう。
【０００７】そこで本発明はこの様な問題点を解決する
ためのものであり、その目的とするところは、低電圧側
電源が供給されなくなり、入力信号浮いた状態になって
も、電源が供給されなくなったことを示す信号を使うこ
とにより、高電源とグラウンド間に貫通電流を防ぐ回路
を提供することにある。
ためのものであり、その目的とするところは、低電圧側
電源が供給されなくなり、入力信号浮いた状態になって
も、電源が供給されなくなったことを示す信号を使うこ
とにより、高電源とグラウンド間に貫通電流を防ぐ回路
を提供することにある。
【０００８】
１、ＣＭＯＳで構成された同一チップ内に、第１の電源
電圧が供給され、前記第１の電源電圧より絶対値が大き
い第２の電源電圧が供給される回路において、グラウン
ドから第１の電源までを振幅とする第１の信号を入力と
する第１の電源を供給されたインバータと、前記インバ
ータの出力と前記第２の信号を入力とする第２の電源が
供給された第１のＮＯＲと、前記第１の信号と前記第２
の信号とを入力とする第２の電源が供給された第２のＮ
ＯＲ回路と、前記第２の電源が供給され、前記第１のＮ
ＯＲの出力及び前記第２のＮＯＲの出力に接続された第
１の回路ブロックと、前記第１の回路ブロックは第１の
Ｎチャンネルトランジスタ及び第２のＮチャンネルトラ
ンジスタのソースと接続され、前記第１のＮチャンネル
トランジスタは前記第１のＮＯＲの出力とゲートで接続
され、前記第２のＮチャンネルトランジスタは前記第２
のＮＯＲの出力とゲートで接続され、前記第１のＮチャ
ンネルトランジスタのドレイン及び前記第２のＮチャン
ネルトランジスタのドレイン及び前記第１のＮＯＲの出
力及び前記第２のＮＯＲの出力と接続され、更にグラウ
ンドとも接続された第２の回路回路ブロックと、前記第
１の回路ブロックからの出力とから構成する。
電圧が供給され、前記第１の電源電圧より絶対値が大き
い第２の電源電圧が供給される回路において、グラウン
ドから第１の電源までを振幅とする第１の信号を入力と
する第１の電源を供給されたインバータと、前記インバ
ータの出力と前記第２の信号を入力とする第２の電源が
供給された第１のＮＯＲと、前記第１の信号と前記第２
の信号とを入力とする第２の電源が供給された第２のＮ
ＯＲ回路と、前記第２の電源が供給され、前記第１のＮ
ＯＲの出力及び前記第２のＮＯＲの出力に接続された第
１の回路ブロックと、前記第１の回路ブロックは第１の
Ｎチャンネルトランジスタ及び第２のＮチャンネルトラ
ンジスタのソースと接続され、前記第１のＮチャンネル
トランジスタは前記第１のＮＯＲの出力とゲートで接続
され、前記第２のＮチャンネルトランジスタは前記第２
のＮＯＲの出力とゲートで接続され、前記第１のＮチャ
ンネルトランジスタのドレイン及び前記第２のＮチャン
ネルトランジスタのドレイン及び前記第１のＮＯＲの出
力及び前記第２のＮＯＲの出力と接続され、更にグラウ
ンドとも接続された第２の回路回路ブロックと、前記第
１の回路ブロックからの出力とから構成する。
【０００９】２、ＣＭＯＳで構成された同一チップ内
に、第１の電源電圧が供給され、前記第１の電源電圧よ
り絶対値が大きい第２の電源電圧が供給される回路にお
いて、グラウンドから第１の電源までを振幅とする第１
の信号を入力とする第１の電源を供給されたインバータ
と、前記インバータの出力と前記第２の信号を入力とす
る第２の電源が供給された第１のＮＡＮＤと、前記第１
の信号と前記第２の信号とを入力とする第２の電源が供
給された第２のＮＡＮＤ回路と、前記第２の電源が供給
され、前記第１のＮＡＮＤの出力及び前記第２のＮＡＮ
Ｄの出力に接続された第１の回路ブロックと、前記第１
の回路ブロックは第１のＰチャンネルトランジスタ及び
第２のＰチャンネルトランジスタのソースと接続され、
前記第１のＰチャンネルトランジスタは前記第１のＮＡ
ＮＤの出力とゲートで接続され、前記第２のＰチャンネ
ルトランジスタは前記第２のＮＡＮＤの出力とゲートで
接続され、前記第１のＰチャンネルトランジスタのドレ
イン及び前記第２のＰチャンネルトランジスタのドレイ
ン及び前記第１のＮＡＮＤの出力及び前記第２のＮＡＮ
Ｄの出力と接続され、更にグラウンドとも接続された第
２の回路回路ブロックと、前記第１の回路ブロックから
の出力とから構成する。
に、第１の電源電圧が供給され、前記第１の電源電圧よ
り絶対値が大きい第２の電源電圧が供給される回路にお
いて、グラウンドから第１の電源までを振幅とする第１
の信号を入力とする第１の電源を供給されたインバータ
と、前記インバータの出力と前記第２の信号を入力とす
る第２の電源が供給された第１のＮＡＮＤと、前記第１
の信号と前記第２の信号とを入力とする第２の電源が供
給された第２のＮＡＮＤ回路と、前記第２の電源が供給
され、前記第１のＮＡＮＤの出力及び前記第２のＮＡＮ
Ｄの出力に接続された第１の回路ブロックと、前記第１
の回路ブロックは第１のＰチャンネルトランジスタ及び
第２のＰチャンネルトランジスタのソースと接続され、
前記第１のＰチャンネルトランジスタは前記第１のＮＡ
ＮＤの出力とゲートで接続され、前記第２のＰチャンネ
ルトランジスタは前記第２のＮＡＮＤの出力とゲートで
接続され、前記第１のＰチャンネルトランジスタのドレ
イン及び前記第２のＰチャンネルトランジスタのドレイ
ン及び前記第１のＮＡＮＤの出力及び前記第２のＮＡＮ
Ｄの出力と接続され、更にグラウンドとも接続された第
２の回路回路ブロックと、前記第１の回路ブロックから
の出力とから構成する。
【００１０】３、前記１の第１の回路ブロックは、第２
の電源とソースを接続された第３のＰチャンネルトラン
ジスタと、前記第３のＰチャンネルトランジスタのドレ
イン及び前記第１のＮチャンネルトランジスタのドレイ
ンと接続され、第１のＮＯＲを出力をゲートにもつ第４
のＰチャンネルトランジスタと、第２の電源とソースを
接続された第５のＰチャンネルトランジスタと、前記第
５のＰチャンネルトランジスタのドレイン及び前記第２
のＮチャンネルトランジスタのドレインと接続され、ゲ
ートを第２のＮＯＲを出力にもつ第６のＰチャンネルト
ランジスタと、前記第３のＰチャンネルトランジスタの
ゲートは前記第６のＰチャンネルトランジスタのドレイ
ンと前記第２のＮチャンネルトランジスタのソースとの
接続点と接続され、前記第５のＰチャンネルトランジス
タのゲートは前記第４のＰチャンネルトランジスタのド
レインと前記第１のＮチャンネルトランジスタのソース
との接続点と接続され、前記第２の回路ブロックは、前
記第１のＮチャンネルトランジスタ及び前記第２のＮチ
ャンネルトランジスタがそれぞれグラウンドに接続され
ている構成とする。
の電源とソースを接続された第３のＰチャンネルトラン
ジスタと、前記第３のＰチャンネルトランジスタのドレ
イン及び前記第１のＮチャンネルトランジスタのドレイ
ンと接続され、第１のＮＯＲを出力をゲートにもつ第４
のＰチャンネルトランジスタと、第２の電源とソースを
接続された第５のＰチャンネルトランジスタと、前記第
５のＰチャンネルトランジスタのドレイン及び前記第２
のＮチャンネルトランジスタのドレインと接続され、ゲ
ートを第２のＮＯＲを出力にもつ第６のＰチャンネルト
ランジスタと、前記第３のＰチャンネルトランジスタの
ゲートは前記第６のＰチャンネルトランジスタのドレイ
ンと前記第２のＮチャンネルトランジスタのソースとの
接続点と接続され、前記第５のＰチャンネルトランジス
タのゲートは前記第４のＰチャンネルトランジスタのド
レインと前記第１のＮチャンネルトランジスタのソース
との接続点と接続され、前記第２の回路ブロックは、前
記第１のＮチャンネルトランジスタ及び前記第２のＮチ
ャンネルトランジスタがそれぞれグラウンドに接続され
ている構成とする。
【００１１】４、前記２の第２の回路ブロックは、第２
の電源とソースを接続された第３のＮチャンネルトラン
ジスタと、前記第３のＮチャンネルトランジスタのドレ
イン及び前記第１のＮチャンネルトランジスタのドレイ
ンと接続され、第１のＮＡＮＤの出力をゲートにもつ第
４のＮチャンネルトランジスタと、第２の電源とソース
を接続された第５のＮチャンネルトランジスタと、前記
第５のＮチャンネルトランジスタのドレイン及び前記第
２のＰチャンネルトランジスタのドレインと接続され、
ゲートを第２のＮＡＮＤを出力にもつ第６のＮチャンネ
ルトランジスタと、前記第３のＮチャンネルトランジス
タのゲートは前記第６のＮチャンネルトランジスタのド
レインと前記第２のＰチャンネルトランジスタのソース
との接続点と接続され、前記第５のＮチャンネルトラン
ジスタのゲートは前記第４のＮチャンネルトランジスタ
のドレインと前記第１のＰチャンネルトランジスタのソ
ースとの接続点と接続され、前記第２の回路ブロック
は、前記第１のＰチャンネルトランジスタ及び前記第２
のＰチャンネルトランジスタがそれぞれグラウンドに接
続されている構成とする。
の電源とソースを接続された第３のＮチャンネルトラン
ジスタと、前記第３のＮチャンネルトランジスタのドレ
イン及び前記第１のＮチャンネルトランジスタのドレイ
ンと接続され、第１のＮＡＮＤの出力をゲートにもつ第
４のＮチャンネルトランジスタと、第２の電源とソース
を接続された第５のＮチャンネルトランジスタと、前記
第５のＮチャンネルトランジスタのドレイン及び前記第
２のＰチャンネルトランジスタのドレインと接続され、
ゲートを第２のＮＡＮＤを出力にもつ第６のＮチャンネ
ルトランジスタと、前記第３のＮチャンネルトランジス
タのゲートは前記第６のＮチャンネルトランジスタのド
レインと前記第２のＰチャンネルトランジスタのソース
との接続点と接続され、前記第５のＮチャンネルトラン
ジスタのゲートは前記第４のＮチャンネルトランジスタ
のドレインと前記第１のＰチャンネルトランジスタのソ
ースとの接続点と接続され、前記第２の回路ブロック
は、前記第１のＰチャンネルトランジスタ及び前記第２
のＰチャンネルトランジスタがそれぞれグラウンドに接
続されている構成とする。
【００１２】
【発明の実施の形態】以下本発明について実施例に基づ
いて詳細に説明する。
いて詳細に説明する。
【００１３】図１は本発明の半導体装置のブロック図で
ある。１００はグラウンド端子、１０１は低電圧電源、
１０２は高電圧電源を示す。１１１は入力端子、１１２
はコントロール端子、１１３は出力端子を示す。１２１
から１２７はＰチャンネルトランジスタ、１４１から１
４４はＮチャンネルトランジスタを示す。１６１は高電
圧側回路ブロック、１６２は低電圧側回路ブロックを示
す。
ある。１００はグラウンド端子、１０１は低電圧電源、
１０２は高電圧電源を示す。１１１は入力端子、１１２
はコントロール端子、１１３は出力端子を示す。１２１
から１２７はＰチャンネルトランジスタ、１４１から１
４４はＮチャンネルトランジスタを示す。１６１は高電
圧側回路ブロック、１６２は低電圧側回路ブロックを示
す。
【００１４】入力端子１１１から入力された信号は、低
電圧電源１０１系の信号である。この信号１０１をＰチ
ャンネル及びＮチャンネルトランジスタ１２１、１４１
で構成されるインバータに入力される。このインバータ
は低電圧電源１０１を電源にもつ。インバータの出力は
入力信号の反転信号となる。この出力の振幅はグラウン
ドから低電圧電源までとなる。
電圧電源１０１系の信号である。この信号１０１をＰチ
ャンネル及びＮチャンネルトランジスタ１２１、１４１
で構成されるインバータに入力される。このインバータ
は低電圧電源１０１を電源にもつ。インバータの出力は
入力信号の反転信号となる。この出力の振幅はグラウン
ドから低電圧電源までとなる。
【００１５】コントロール信号１１２がｌｏｗの場合、
Ｐチャンネル及びＮチャンネルトランジスタ１２２、
１２３、１４２、１４３で構成されるの第１のＮＯＲの
出力はインバータの出力を反転させる。このＮＯＲは低
電圧電源１０１を電源にもつ。同じくＰチャンネル及び
Ｎチャンネルトランジスタ１２４、１２５、１４４、１
４５で構成される第２のＮＯＲの出力は、入力端子１１
１から入力された信号を反転するが、振幅はこのＮＯＲ
は低電圧電源１０１を電源にもつため、グラウンドと低
電圧電源の間にある。
Ｐチャンネル及びＮチャンネルトランジスタ１２２、
１２３、１４２、１４３で構成されるの第１のＮＯＲの
出力はインバータの出力を反転させる。このＮＯＲは低
電圧電源１０１を電源にもつ。同じくＰチャンネル及び
Ｎチャンネルトランジスタ１２４、１２５、１４４、１
４５で構成される第２のＮＯＲの出力は、入力端子１１
１から入力された信号を反転するが、振幅はこのＮＯＲ
は低電圧電源１０１を電源にもつため、グラウンドと低
電圧電源の間にある。
【００１６】第１のＮＯＲの出力及び第２のＮＯＲの出
力は、第１の回路ブロック及び第２の回路ブロック、更
にＰチャンネルトランジスタ１４６、１４７に入力す
る。この振幅はグラウンドと低電圧電源の間にあるが、
これが、第１及び第２の回路ブロック及びＰチャンネル
トランジスタ１２６、１２７によって出力信号１１３に
変換される。変換される信号の振幅は、高電圧電源とグ
ラウンドの間になる。
力は、第１の回路ブロック及び第２の回路ブロック、更
にＰチャンネルトランジスタ１４６、１４７に入力す
る。この振幅はグラウンドと低電圧電源の間にあるが、
これが、第１及び第２の回路ブロック及びＰチャンネル
トランジスタ１２６、１２７によって出力信号１１３に
変換される。変換される信号の振幅は、高電圧電源とグ
ラウンドの間になる。
【００１７】つぎにコントロール信号１１２がｈｉｇｈ
の場合であるが、第１及び第２のＮＯＲは、入力がｈｉ
ｇｉのためその出力はｌｏｗになる。よってＮチャンネ
ルトランジスタ１２６、１２７はゲートがｌｏｗである
ためオフする。従って高電圧電源１０２とグラウンドの
間に電流が流れる経路がなくなり、貫通電流が流れるこ
とがない。これは低電圧電源１０１が供給されなくなっ
ても第１及び第２のＮＯＲの入力の一端はｈｉｇｈであ
るため、第１及び第２のＮＯＲの出力は必ずｌｏｗとな
る。このため低電圧電源が供給されなくなってもかなら
すＮチャンネルトランジスタ１４６、１４７はゲートが
ｌｏｗとなり、貫通電流は流れなくなる。
の場合であるが、第１及び第２のＮＯＲは、入力がｈｉ
ｇｉのためその出力はｌｏｗになる。よってＮチャンネ
ルトランジスタ１２６、１２７はゲートがｌｏｗである
ためオフする。従って高電圧電源１０２とグラウンドの
間に電流が流れる経路がなくなり、貫通電流が流れるこ
とがない。これは低電圧電源１０１が供給されなくなっ
ても第１及び第２のＮＯＲの入力の一端はｈｉｇｈであ
るため、第１及び第２のＮＯＲの出力は必ずｌｏｗとな
る。このため低電圧電源が供給されなくなってもかなら
すＮチャンネルトランジスタ１４６、１４７はゲートが
ｌｏｗとなり、貫通電流は流れなくなる。
【００１８】図２はレベル変換回路がｈｉｇｈ側で共通
の場合の回路構成である。２００はグラウンド、２０１
は低電圧電源、２０１は高電圧電源を示す。この時低電
圧電源及び高電圧電源は負の電圧を示し、絶対値は高電
圧電源のほうが大きい。 Ｐチャンネル及びＮチャンネ
ルトランジスタ２２１、２４１で構成されるインバータ
に入力され、 Ｐチャンネル及びＮチャンネルトランジ
スタ２２２、２２３、２４２、２４３で構成されるのＮ
ＡＮＤに入力される。同じくＰチャンネル及びＮチャン
ネルトランジスタ２２４、２２５、２４４、２４５で構
成される第２のＮＡＮＤに入力される。それぞれのＮＡ
ＮＤの入力のもう一端はコントロール端子２１２が入力
される。第２の回路ブロック２６１、２６２及びＰチャ
ンネルトランジスタ２２６、２２７のゲートは、及び第
２のＮＡＮＤの出力を入力とする。出力端子２１３は第
２の回路ブロック２６２から出力される。
の場合の回路構成である。２００はグラウンド、２０１
は低電圧電源、２０１は高電圧電源を示す。この時低電
圧電源及び高電圧電源は負の電圧を示し、絶対値は高電
圧電源のほうが大きい。 Ｐチャンネル及びＮチャンネ
ルトランジスタ２２１、２４１で構成されるインバータ
に入力され、 Ｐチャンネル及びＮチャンネルトランジ
スタ２２２、２２３、２４２、２４３で構成されるのＮ
ＡＮＤに入力される。同じくＰチャンネル及びＮチャン
ネルトランジスタ２２４、２２５、２４４、２４５で構
成される第２のＮＡＮＤに入力される。それぞれのＮＡ
ＮＤの入力のもう一端はコントロール端子２１２が入力
される。第２の回路ブロック２６１、２６２及びＰチャ
ンネルトランジスタ２２６、２２７のゲートは、及び第
２のＮＡＮＤの出力を入力とする。出力端子２１３は第
２の回路ブロック２６２から出力される。
【００１９】コントロール端子２１２がｈｉｇｈの場
合、第１及び第２のＮＡＮＤは単なるインバータとして
働く。第１及び第２のＮＡＮＤの出力はお互いに反転の
関係にある信号となり、この振幅は低電圧電源とグラウ
ンドの間にある。この振幅が、第１及び第２の回路ブロ
ック２６１、２６２及びＰチャンネルトランジスタ２２
６、２２７によって変換され高電圧電源とグラウンドの
間に振幅を持つ信号に変換される。
合、第１及び第２のＮＡＮＤは単なるインバータとして
働く。第１及び第２のＮＡＮＤの出力はお互いに反転の
関係にある信号となり、この振幅は低電圧電源とグラウ
ンドの間にある。この振幅が、第１及び第２の回路ブロ
ック２６１、２６２及びＰチャンネルトランジスタ２２
６、２２７によって変換され高電圧電源とグラウンドの
間に振幅を持つ信号に変換される。
【００２０】ここでコントロール端子２１２がｌｏｗの
場合には及び第２のＮＡＮＤの出力はＰチャンネルトラ
ンジスタ２２３、２２５がオンし、それぞれの出力はｈ
ｉｇｈとなり、この信号をゲートに持つＰチャンネルト
ランジスタ２２６と２２７はオフする。このためグラウ
ンド２００と高電圧電源２０２の間に電流が流れる経路
がなくなり貫通電流が流れる事がなくなる。この事は低
電圧電源が供給されていない場合にもあてはまる。低電
圧電源がなく浮いた状態においても、Ｐチャンネルトラ
ンジスタ２２３、２２５がオンするため、出力は必ずｈ
ｉｇｈとなる。
場合には及び第２のＮＡＮＤの出力はＰチャンネルトラ
ンジスタ２２３、２２５がオンし、それぞれの出力はｈ
ｉｇｈとなり、この信号をゲートに持つＰチャンネルト
ランジスタ２２６と２２７はオフする。このためグラウ
ンド２００と高電圧電源２０２の間に電流が流れる経路
がなくなり貫通電流が流れる事がなくなる。この事は低
電圧電源が供給されていない場合にもあてはまる。低電
圧電源がなく浮いた状態においても、Ｐチャンネルトラ
ンジスタ２２３、２２５がオンするため、出力は必ずｈ
ｉｇｈとなる。
【００２１】図３は、図１の回路ブロック１６１と第２
の回路ブロック１６２の具体的な回路を示したものであ
る。図３をみてわかるようにの回路ブロック１６１はＰ
チャンネルトランジスタ３２８、３２９とＮチャンネル
トランジスタ３２６、３２７で構成される。第２の回路
ブロック１６２は明らかなようにグラウンド３００とＰ
チャンネルトランジスタ３２６、３２７のドレインと接
続されているだけである。
の回路ブロック１６２の具体的な回路を示したものであ
る。図３をみてわかるようにの回路ブロック１６１はＰ
チャンネルトランジスタ３２８、３２９とＮチャンネル
トランジスタ３２６、３２７で構成される。第２の回路
ブロック１６２は明らかなようにグラウンド３００とＰ
チャンネルトランジスタ３２６、３２７のドレインと接
続されているだけである。
【００２２】コントロール端子３２１がｌｏｗならば及
び第２のＮＯＲはインバータとしか働かず、回路機能で
考えると特公昭５７−５９６９０に掲載された第２図と
同じになる。またコントロール端子がｈｉｇｈの場合に
は及び第２のＮＯＲの出力はｌｏｗしか出力せずＮチャ
ンネルトランジスタ３４６、３４７はオフするため高電
圧電源とグラウンド間に電流は流れず、またこれは高電
圧電源に電圧が供給されない場合においても同じであ
る。
び第２のＮＯＲはインバータとしか働かず、回路機能で
考えると特公昭５７−５９６９０に掲載された第２図と
同じになる。またコントロール端子がｈｉｇｈの場合に
は及び第２のＮＯＲの出力はｌｏｗしか出力せずＮチャ
ンネルトランジスタ３４６、３４７はオフするため高電
圧電源とグラウンド間に電流は流れず、またこれは高電
圧電源に電圧が供給されない場合においても同じであ
る。
【００２３】図４は、図２の回路ブロック２６１と第２
の回路ブロック２６２の具体的な回路を示したものであ
る。これも前記第３図の場合と同様である。図４をみて
わかるように第２の回路ブロック２６１はＰチャンネル
トランジスタ４２８、４２９とＮチャンネルトランジス
タ４２６、４２７で構成される。の回路ブロック４６２
は明らかなようにグラウンド４００とＰチャンネルトラ
ンジスタ４２６、４２７のドレインと接続されているだ
けである。この回路機能についても図３の場合と同じで
ある。
の回路ブロック２６２の具体的な回路を示したものであ
る。これも前記第３図の場合と同様である。図４をみて
わかるように第２の回路ブロック２６１はＰチャンネル
トランジスタ４２８、４２９とＮチャンネルトランジス
タ４２６、４２７で構成される。の回路ブロック４６２
は明らかなようにグラウンド４００とＰチャンネルトラ
ンジスタ４２６、４２７のドレインと接続されているだ
けである。この回路機能についても図３の場合と同じで
ある。
【００２４】図５は図１の回路ブロック１６１の回路を
より簡単にした場合の回路図を示す。この回路ブロック
１６１はＰチャンネルトランジスタ５２６、５２７で構
成される。
より簡単にした場合の回路図を示す。この回路ブロック
１６１はＰチャンネルトランジスタ５２６、５２７で構
成される。
【００２５】図５においてコントロール端子５１２がｌ
ｏｗならば、及び第２のＮＯＲはインバータとしか働か
ず、回路動作は特公昭５７−５９６９０に掲載された図
の機能と同じになる。
ｏｗならば、及び第２のＮＯＲはインバータとしか働か
ず、回路動作は特公昭５７−５９６９０に掲載された図
の機能と同じになる。
【００２６】この様に入力端子からの信号をＮＯＲまた
はＮＡＮＤを介する事により、、第２の回路ブロックお
よびＰまたはＮチャンネルトランジスタで構成されるレ
ベルシフト段に流れる貫通電流を防ぐ事が出来る。
はＮＡＮＤを介する事により、、第２の回路ブロックお
よびＰまたはＮチャンネルトランジスタで構成されるレ
ベルシフト段に流れる貫通電流を防ぐ事が出来る。
【００２７】この際に低電圧電源が供給されなくなった
信号が必要であるが、これはコントロール端子から信号
が伝わる。このコントロール信号は高電圧電源系の信号
となる。この信号が低電圧電源系の回路に入力される事
になるが、または第２のＮＯＲまたはＮＡＮＤにはゲー
トしか接続されないため、低電圧電源に電流が流れ込む
事はない。また動作としてもｈｉｇｈ又はｌｏｗの機能
に問題はない。
信号が必要であるが、これはコントロール端子から信号
が伝わる。このコントロール信号は高電圧電源系の信号
となる。この信号が低電圧電源系の回路に入力される事
になるが、または第２のＮＯＲまたはＮＡＮＤにはゲー
トしか接続されないため、低電圧電源に電流が流れ込む
事はない。また動作としてもｈｉｇｈ又はｌｏｗの機能
に問題はない。
【００２８】なおこれは一実施例であり、他のレベル変
換回路にも応用できるものである。
換回路にも応用できるものである。
【００２９】
【発明の効果】以上、述べたように本発明によれば低電
圧電源系から高電圧電源系に信号が変換される回路にお
いても、低電圧電源が供給状態を示す信号で低電圧電源
系信号が浮いた状態になっても貫通電流が流れる事がな
くなる。
圧電源系から高電圧電源系に信号が変換される回路にお
いても、低電圧電源が供給状態を示す信号で低電圧電源
系信号が浮いた状態になっても貫通電流が流れる事がな
くなる。
【００３０】さらにこの回路は単純なゲートで組む事も
可能であり、ゲートアレイで組む事も可能である。
可能であり、ゲートアレイで組む事も可能である。
【００３１】また入力から出力までの遅延時間もＮＯＲ
またはＮＡＮＤによって負荷が均一化されて波形の立ち
上がり時間及びたち下がり時間の差が少なくなるという
特徴を有する。
またはＮＡＮＤによって負荷が均一化されて波形の立ち
上がり時間及びたち下がり時間の差が少なくなるという
特徴を有する。
【図１】本発明の半導体装置のブロック図。
【図２】本発明の半導体装置のもう一つのブロック図。
【図３】本発明の半導体装置の具体的な回路図。
【図４】本発明の半導体装置のもう一つの具体的な回路
図。
図。
【図５】本発明の半導体装置のさらに異なった具体的な
回路図。
回路図。
【図６】従来の半導体装置の回路図。
１００、２００、３００、４００、５００、６００ グ
ラウンド １０１、２０１、３０１、４０１、５０１、６０１ 高
電圧電源 １０２、２０２、３０２、４０２、５０２、６０２ 低
電圧電源 １１１、２１１、３１１、４１１、５１１、６１１ 入
力端子 １１１、２１１、３１１、４１１、５１１、６１１ 出
力端子 １１２、２１２、３１２、４１２、５１２ コントロー
ル端子 １２１、１２２ 、１２３、１２４、１２５ Ｐチャン
ネルトランジスタ ２２１、２２２ 、２２３、２２４、２２５、２２６、
２２７ Ｐチャンネルトランジスタ １４１、１４２、１４３、１４４、１４５、１４６、１
４７ Ｎチャンネルトランジスタ ２４１、２４２、２４３、２４４、２４５ Ｎチャンネ
ルトランジスタ １６１、１６２、２６１、２６２ 回路ブロック
ラウンド １０１、２０１、３０１、４０１、５０１、６０１ 高
電圧電源 １０２、２０２、３０２、４０２、５０２、６０２ 低
電圧電源 １１１、２１１、３１１、４１１、５１１、６１１ 入
力端子 １１１、２１１、３１１、４１１、５１１、６１１ 出
力端子 １１２、２１２、３１２、４１２、５１２ コントロー
ル端子 １２１、１２２ 、１２３、１２４、１２５ Ｐチャン
ネルトランジスタ ２２１、２２２ 、２２３、２２４、２２５、２２６、
２２７ Ｐチャンネルトランジスタ １４１、１４２、１４３、１４４、１４５、１４６、１
４７ Ｎチャンネルトランジスタ ２４１、２４２、２４３、２４４、２４５ Ｎチャンネ
ルトランジスタ １６１、１６２、２６１、２６２ 回路ブロック
Claims (4)
- 【請求項１】ＣＭＯＳで構成された同一チップ内に、第
１の電源電圧が供給され、前記第１の電源電圧より絶対
値が大きい第２の電源電圧が供給される回路において、
グラウンドから第１の電源までを振幅とする第１の信号
を入力とする第１の電源を供給されたインバータと、前
記インバータの出力と前記第２の信号を入力とする第２
の電源が供給された第１のＮＯＲと、前記第１の信号と
前記第２の信号とを入力とする第２の電源が供給された
第２のＮＯＲ回路と、前記第２の電源が供給され、前記
第１のＮＯＲの出力及び前記第２のＮＯＲの出力に接続
された第１の回路ブロックと、前記第１の回路ブロック
は第１のＮチャンネルトランジスタ及び第２のＮチャン
ネルトランジスタのソースと接続され、前記第１のＮチ
ャンネルトランジスタは前記第１のＮＯＲの出力とゲー
トで接続され、前記第２のＮチャンネルトランジスタは
前記第２のＮＯＲの出力とゲートで接続され、前記第１
のＮチャンネルトランジスタのドレイン及び前記第２の
Ｎチャンネルトランジスタのドレイン及び前記第１のＮ
ＯＲの出力及び前記第２のＮＯＲの出力と接続され、更
にグラウンドとも接続された第２の回路回路ブロック
と、前記第１の回路ブロックからの出力とから構成され
る半導体装置。 - 【請求項２】ＣＭＯＳで構成された同一チップ内に、第
１の電源電圧が供給され、前記第１の電源電圧より絶対
値が大きい第２の電源電圧が供給される回路において、
グラウンドから第１の電源までを振幅とする第１の信号
を入力とする第１の電源を供給されたインバータと、前
記インバータの出力と前記第２の信号を入力とする第２
の電源が供給された第１のＮＡＮＤと、前記第１の信号
と前記第２の信号とを入力とする第２の電源が供給され
た第２のＮＡＮＤ回路と、前記第２の電源が供給され、
前記第１のＮＡＮＤの出力及び前記第２のＮＡＮＤの出
力に接続された第１の回路ブロックと、前記第１の回路
ブロックは第１のＰチャンネルトランジスタ及び第２の
Ｐチャンネルトランジスタのソースと接続され、前記第
１のＰチャンネルトランジスタは前記第１のＮＡＮＤの
出力とゲートで接続され、前記第２のＰチャンネルトラ
ンジスタは前記第２のＮＡＮＤの出力とゲートで接続さ
れ、前記第１のＰチャンネルトランジスタのドレイン及
び前記第２のＰチャンネルトランジスタのドレイン及び
前記第１のＮＡＮＤの出力及び前記第２のＮＡＮＤの出
力と接続され、更にグラウンドとも接続された第２の回
路回路ブロックと、前記第１の回路ブロックからの出力
とから構成される半導体装置。 - 【請求項３】請求項１記載の第１の回路ブロックは、第
２の電源とソースを接続された第３のＰチャンネルトラ
ンジスタと、前記第３のＰチャンネルトランジスタのド
レイン及び前記第１のＮチャンネルトランジスタのドレ
インと接続され、第１のＮＯＲを出力をゲートにもつ第
４のＰチャンネルトランジスタと、第２の電源とソース
を接続された第５のＰチャンネルトランジスタと、前記
第５のＰチャンネルトランジスタのドレイン及び前記第
２のＮチャンネルトランジスタのドレインと接続され、
ゲートを第２のＮＯＲを出力にもつ第６のＰチャンネル
トランジスタと、前記第３のＰチャンネルトランジスタ
のゲートは前記第６のＰチャンネルトランジスタのドレ
インと前記第２のＮチャンネルトランジスタのソースと
の接続点と接続され、前記第５のＰチャンネルトランジ
スタのゲートは前記第４のＰチャンネルトランジスタの
ドレインと前記第１のＮチャンネルトランジスタのソー
スとの接続点と接続され、前記第２の回路ブロックは、
前記第１のＮチャンネルトランジスタ及び前記第２のＮ
チャンネルトランジスタがそれぞれグラウンドに接続さ
れている構成になることを特徴とする半導体装置。 - 【請求項４】請求項２記載の第２の回路ブロックは、第
２の電源とソースを接続された第３のＮチャンネルトラ
ンジスタと、前記第３のＮチャンネルトランジスタのド
レイン及び前記第１のＮチャンネルトランジスタのドレ
インと接続され、第１のＮＡＮＤの出力をゲートにもつ
第４のＮチャンネルトランジスタと、第２の電源とソー
スを接続された第５のＮチャンネルトランジスタと、前
記第５のＮチャンネルトランジスタのドレイン及び前記
第２のＰチャンネルトランジスタのドレインと接続さ
れ、ゲートを第２のＮＡＮＤを出力にもつ第６のＮチャ
ンネルトランジスタと、前記第３のＮチャンネルトラン
ジスタのゲートは前記第６のＮチャンネルトランジスタ
のドレインと前記第２のＰチャンネルトランジスタのソ
ースとの接続点と接続され、前記第５のＮチャンネルト
ランジスタのゲートは前記第４のＮチャンネルトランジ
スタのドレインと前記第１のＰチャンネルトランジスタ
のソースとの接続点と接続され、前記第２の回路ブロッ
クは、前記第１のＰチャンネルトランジスタ及び前記第
２のＰチャンネルトランジスタがそれぞれグラウンドに
接続されている構成になることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7292820A JPH09135160A (ja) | 1995-11-10 | 1995-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7292820A JPH09135160A (ja) | 1995-11-10 | 1995-11-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135160A true JPH09135160A (ja) | 1997-05-20 |
Family
ID=17786775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7292820A Withdrawn JPH09135160A (ja) | 1995-11-10 | 1995-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135160A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229409A (ja) * | 2004-02-13 | 2005-08-25 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| JP2008079298A (ja) * | 2006-08-24 | 2008-04-03 | Fujitsu Ltd | レベルシフト回路 |
| US7564288B2 (en) | 2005-06-13 | 2009-07-21 | Seiko Epson Corporation | Semiconductor integrated circuit |
-
1995
- 1995-11-10 JP JP7292820A patent/JPH09135160A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229409A (ja) * | 2004-02-13 | 2005-08-25 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| US7564288B2 (en) | 2005-06-13 | 2009-07-21 | Seiko Epson Corporation | Semiconductor integrated circuit |
| JP2008079298A (ja) * | 2006-08-24 | 2008-04-03 | Fujitsu Ltd | レベルシフト回路 |
| US7759976B2 (en) | 2006-08-24 | 2010-07-20 | Fujitsu Semiconductor Limited | Level shift circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040729 |