JP2012169810A

JP2012169810A - レベルシフト回路

Info

Publication number: JP2012169810A
Application number: JP2011028367A
Authority: JP
Inventors: Toshikatsu Jinbo; 敏且神保
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-02-14
Filing date: 2011-02-14
Publication date: 2012-09-06

Abstract

【課題】消費電流の増加を抑制しつつ電源投入時にレベルシフタの状態を確定させる技術を提供する。
【解決手段】信号レベル変換部（１１）と、安定化回路（１２）とを具備するレベルシフト回路を構成する。安定化回路（１２）は、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）との接続を制御する第１スイッチ（Ｐ３）と、接続ノード（ＮＤ２）電圧に応答して接地電圧供給ノード（ＧＮＤ）と出力ノード（ＮＤ３）との接続を制御する第２スイッチ（Ｎ３）とを備えることが好ましい。そして、第１スイッチ（Ｐ３）は、第２電源電圧（ＶＤＤ）が、第１中間電圧を超えないときに、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）とを接続する。また、第２スイッチ（Ｎ３）は、第２電源電圧供給ノード（ＮＤ１）の電圧に応答して、出力ノード（ＮＤ３）と接地電圧供給ノード（ＧＮＤ）とを接続する。
【選択図】図７

Description

本発明は、レベルシフト回路に関する。

同じ半導体装置の内部で、異なる電源電圧を使用する場合、レベルシフト回路が必要となる。図１Ａは、動作電圧が異なる２つの回路ブロックを搭載する半導体装置１０１の構成を示すブロック図である。半導体装置１０１は、電源電圧ＶＤＤを供給する外部電源（第１外部電源）１０７に接続されている。図１Ａは、外部電源（第１外部電源）１０７が電源電圧ＶＤＤとして１．８Ｖを供給する場合を示している。

図１Ａを参照すると、半導体装置１０１は、電源電圧ＶＤＤを受けて動作するＶＤＤ系回路１０６と、電源電圧ＶＤＤから降圧回路１０２で発生した電源電圧ＶＤＬを受けて動作するＶＤＬ系回路１０４と、レベルシフト回路１０５とを備えている。ここで、降圧回路１０２は、電源電圧ＶＤＬとして１．２Ｖを供給する場合を示している。

ＶＤＬ系回路１０４から供給されるＶＳＳ／ＶＤＬ振幅の信号ＩＮは、レベルシフト回路１０５により、ＶＳＳ／ＶＤＤ振幅の信号ＯＵＴにレベルシフトされる。ＶＳＳ／ＶＤＤ振幅の信号ＯＵＴは、ＶＤＤ系回路１０６に入力される。

図１Ｂは、動作電圧が異なる２つの回路ブロックを搭載する半導体装置における、他の構成を示すブロック図である。図１Ｂに示す半導体装置１０１は、外部電源（第１外部電源）１０７と第２外部電源１０８とに接続されている。図１Ｂは、外部電源（第１外部電源）１０７が電源電圧ＶＤＤとして１．８Ｖを供給し、第２外部電源１０８が電源電圧ＶＤＬとして１．２Ｖを供給する場合を示している。

図１Ｂの半導体装置１０１も、図１Ａの半導体装置１０１と同様に、ＶＤＬ系回路１０４から供給されるＶＳＳ／ＶＤＬ振幅の信号ＩＮは、レベルシフト回路１０５により、ＶＳＳ／ＶＤＤ振幅の信号ＯＵＴにレベルシフトされる。ＶＳＳ／ＶＤＤ振幅の信号ＯＵＴは、ＶＤＤ系回路１０６に入力される。

このように半導体装置内部の電源構成は、要求仕様や設計事項に応じて複数の電源電圧が用いられる場合がある。電源電圧が異なる回路間の信号の受け渡しに、レベルシフト回路１０５が用いられる。

図２は図１Ａ、図１Ｂに示した半導体装置１０１で用いられるレベルシフト回路１０５の構成を示す回路図である。レベルシフト回路１０５は、第１ＰチャネルＭＯＳトランジスタＰ１０１と第２ＰチャネルＭＯＳトランジスタＰ１０２と、第１ＮチャネルＭＯＳトランジスタＮ１０１と、第１ＮチャネルＭＯＳトランジスタＮ１０１と、降圧回路１０２とを備えている。ＶＤＬ系回路１０４は、第１インバータＩＮＶ１を備え、非反転入力信号ＩＮと反転入力信号ＩＮＢをレベルシフト回路１０５に供給している。ＶＤＤ系回路１０６は、第２インバータＩＮＶ２を備え、レベルシフト回路１０５から供給される非反転出力信号ＯＵＴを受け取っている。

第１ＰチャネルＭＯＳトランジスタＰ１０１は、第１ノードＮＤ１０１を介して電源供給線に接続されている。また、第１ＰチャネルＭＯＳトランジスタＰ１０１は、第２ノードＮＤ１０２を介して第１ＮチャネルＭＯＳトランジスタＮ１０１に接続されている。第２ＰチャネルＭＯＳトランジスタＰ１０２は、第１ノードＮＤ１０１を介して電源供給線に接続されている。また、第２ＰチャネルＭＯＳトランジスタＰ１０２は、第３ノードＮＤ１０３を介して降圧回路１０２に接続されている。

第１ＰチャネルＭＯＳトランジスタＰ１０１のゲートは、第３ノードＮＤ１０３に接続され、第２ＰチャネルＭＯＳトランジスタＰ１０２のゲートは、第２ノードＮＤ１０２に接続されている。第３ノードＮＤ１０３の電圧は、非反転出力信号ＯＵＴとして後段の回路に供給される。また、第２ノードＮＤ１０２の電圧は、反転出力信号ＯＵＴＢとしてレベルシフト回路１０５内部を伝搬する。

図２に示したレベルシフト回路１０５は、半導体装置１０１の電源投入時に、電源電圧ＶＤＬの立ち上がりが電源電圧ＶＤＤの立ち上がりよりも遅れた場合に、レベルシフト回路１０５の非反転出力信号ＯＵＴ、反転出力信号ＯＵＴＢが不定状態となることがある。

図３は、レベルシフト回路１０５の非反転出力信号ＯＵＴ、反転出力信号ＯＵＴＢが不定状態となるときの動作を示すタイミングチャートである。時刻Ｔ１から電源電圧ＶＤＤが立ち上がる時、電源電圧ＶＤＬの電源投入が遅れた場合には、レベルシフト回路の入力である非反転入力信号ＩＮ、反転入力信号ＩＮＢはともにＶＳＳレベルである。このとき、第１ＮチャネルＭＯＳトランジスタＮ１０１と降圧回路１０２はともに非導通状態である。したがって、レベルシフト回路１０５の非反転出力信号ＯＵＴと反転出力信号ＯＵＴＢは、不定状態となる。

その後、電源ＶＤＬが立ち上がると、非反転入力信号ＩＮが接地電圧ＶＳＳを維持し、反転入力信号ＩＮＢのレベルがインバータ回路ＩＮＶ１により上昇する。それによって、降圧回路１０２が導通状態となる。時刻Ｔ２において、レベルシフト回路１０５の非反転出力信号ＯＵＴが、降圧回路１０２が活性化することによって接地電圧ＶＳＳレベルに固定される。

図３に示されているように、時刻Ｔ１から時刻Ｔ２の期間は、レベルシフト回路１０５の非反転出力信号ＯＵＴ、反転出力信号ＯＵＴＢは不定状態となる。そのため、レベルシフト回路１０５の出力を受けるＶＤＤ系回路１０６では、予期しない不具合が電源投入時に発生する可能性がある。

上記のような不具合を抑制する技術が知られている（例えば、特許文献１参照）。図４は、特許文献１に記載のレベルシフト回路１０５の構成を示す回路図である。特許文献１に記載の技術では、図４に示すようにレベルシフト回路１０５の出力となる第３ノードＮＤ１０３に抵抗素子Ｒ１０１を設けている。特許文献１に記載のレベルシフト回路１０５は、抵抗素子Ｒ１０１の作用によって、電源投入時に非反転出力信号ＯＵＴを接地電圧ＶＳＳレベルに固定している。

特開平５−７１５１号公報

上述のように、半導体装置内の内部回路が複数の電圧で動作する領域を有する半導体装置では、低電圧動作回路から高電圧動作回路に信号を引き渡す場合にレベルシフト回路が用いられる。電源投入時に低電圧電源の立ち上がりが、高電圧電源の立ち上がりよりも遅い場合に、レベルシフト回路の出力信号の状態が不定状態となり、高電圧動作回路部分で誤動作を発生させるという不具合が以前から指摘されている。

特許文献１に記載は、抵抗素子Ｒ１０１の作用によって、そのような不具合を抑制する技術を開示している。しかし、この抵抗素子Ｒ１０１を備えた場合、
非反転入力信号ＩＮ＝電源電圧ＶＤＬ
反転入力信号ＩＮＢ＝接地電圧ＶＳＳ
で、レベルシフト回路１０５の非反転出力信号ＯＵＴがハイレベルを出力している期間には、電源電圧ＶＤＤから接地電圧ＶＳＳに貫通電流が流れるという問題がある。

図５は、特許文献１の記載のレベルシフト回路１０５の電流−電圧特性を示す電圧電流波形図である。横軸は、非反転出力信号ＯＵＴの電圧レベルを示している。縦軸は、電流を示している。図５は、非反転出力信号ＯＵＴにハイレベルを出力している時の、第２ＰチャネルＭＯＳトランジスタＰ１０２の電圧電流特性を、実線ＩＰ１０２で示し、抵抗素子Ｒ１０１の電圧電流特性を実線ＩＲ１０１で示している。

図５に示されているように、レベルシフト回路１０５の非反転出力信号ＯＵＴがハイレベルのときは、実線ＩＰ１０２と実線ＩＲ１０１の交点の電圧（横軸ＨＯＵＴのレベル）を出力し、交点の電流（縦軸ＩＤＤの電流）を消費することになる。

また、電源電圧ＶＤＤと出力電圧ＨＯＵＴの電圧差が、Ｐ型ＭＯＳＦＥＴのしきい値電圧よりも大きな場合には、第１ＰチャネルＭＯＳトランジスタＰ１０１が非導通状態とならず、第１ＰチャネルＭＯＳトランジスタＰ１０１、第１ＮチャネルＭＯＳトランジスタＮ１０１を介して電源供給線から接地線に電流が流れることになる。さらに、非反転出力信号ＯＵＴを受けるＶＤＤ系回路（例えば、図４の第２インバータＩＮＶ２）においても余分な電流が流れることがある。

本発明が解決しようとする課題は、消費電流の増加を抑制しつつ電源投入時にレベルシフタの状態を確定させる技術を提供することにある。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、第１電源電圧（ＶＤＬ）と接地電圧（ＶＳＳ）との間の電圧差に相当する振幅の入力信号（ＩＮ、ＩＮＢ）を受け、第２電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との間の電圧差に相当する振幅の信号に変換して出力信号（ＯＵＴ）として出力する信号レベル変換部（１１）と、信号レベル変換部（１１）に接続され、出力信号（ＯＵＴ）を安定させる安定化回路（１２）とを具備するレベルシフト回路を構成する。

ここで、信号レベル変換部（１１）は、第２電源電圧（ＶＤＤ）を受ける第２電源電圧供給ノード（ＮＤ１）と、接地電圧（ＶＳＳ）を供給する接地電圧供給ノード（ＧＮＤ）と、第１ＰチャネルＭＯＳトランジスタ（Ｐ１）を介して第２電源電圧供給ノード（ＮＤ１）に接続される接続ノード（ＮＤ２）と、第２ＰチャネルＭＯＳトランジスタ（Ｐ２）を介して第２電源電圧供給ノード（ＮＤ１）に接続される出力ノード（ＮＤ３）と、接続ノード（ＮＤ２）を介して第１ＰチャネルＭＯＳトランジスタ（Ｐ１）に接続され、入力信号（ＩＮ、ＩＮＢ）に応答して接続ノード（ＮＤ２）に接地電圧供給ノード（ＧＮＤ）の電圧を供給する第１ＮチャネルＭＯＳトランジスタ（Ｎ１）と、出力ノード（ＮＤ３）を介して第２ＰチャネルＭＯＳトランジスタ（Ｐ２）に接続され、入力信号（ＩＮ、ＩＮＢ）に応答して出力ノード（ＮＤ３）に接地電圧供給ノード（ＧＮＤ）の電圧を供給する第２ＮチャネルＭＯＳトランジスタ（Ｎ２）とを備えることが好ましい。

第１ＰチャネルＭＯＳトランジスタ（Ｐ１）は、出力ノード（ＮＤ３）に接続される第１ＰＭＯＳゲートを有し、第１ＰＭＯＳゲートに印加される電圧に応じて活性化される。また、第２ＰチャネルＭＯＳトランジスタ（Ｐ２）は、接続ノード（ＮＤ２）に接続される第２ＰＭＯＳゲートを有し、第２ＰＭＯＳゲートに印加される電圧に応じて活性化される。

安定化回路（１２）は、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）との接続を制御する第１スイッチ（Ｐ３）と、接続ノード（ＮＤ２）に供給される接続ノード（ＮＤ２）電圧を監視し、接続ノード（ＮＤ２）電圧に応答して接地電圧供給ノード（ＧＮＤ）と出力ノード（ＮＤ３）との接続を制御する第２スイッチ（Ｎ３）とを備えることが好ましい。そして、第１スイッチ（Ｐ３）は、第２電源電圧（ＶＤＤ）が、接地電圧（ＶＳＳ）と第２電源電圧（ＶＤＤ）との中間の第１中間電圧を超えないときに、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）とを接続する。また、第２スイッチ（Ｎ３）は、接続ノード（ＮＤ２）を介して供給される第２電源電圧供給ノード（ＮＤ１）の電圧に応答して、出力ノード（ＮＤ３）と接地電圧供給ノード（ＧＮＤ）とを接続する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、消費電流の増加を抑制しつつ電源投入時にレベルシフタの状態を確定させることが可能となる。

図１Ａは、動作電圧が異なる２つの回路ブロックを搭載する半導体装置１０１の構成を示すブロック図である。図１Ｂは、動作電圧が異なる２つの回路ブロックを搭載する半導体装置における、他の構成を示すブロック図である。図２はレベルシフト回路１０５の構成を示す回路図である。図３は、レベルシフト回路１０５の動作を示すタイミングチャートである。図４は、特許文献１に記載のレベルシフト回路１０５の構成を示す回路図である。図５は、特許文献１の記載のレベルシフト回路１０５の電流−電圧特性を示す電圧電流波形図である。図６は、本実施形態の半導体装置１の構成を例示するブロック図である。図７は、本実施形態のレベルシフト回路５の構成を例示する回路図である。図８は、本実施形態のレベルシフト回路５の動作を例示する電圧波形図である。図９は、パワーオン検知回路３の一般的な構成を例示する回路図である。図１０は、パワーオン検知回路３の動作を例示する図である。図１１は、本実施形態の半導体装置１の他の構成を例示するブロック図である。図１２は、本願のレベルシフト回路５の第２実施形態の構成を例示する回路図である。図１３は、本願のレベルシフト回路５の第３実施形態の構成を例示する回路図である。

［第1実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図６は、本実施形態の半導体装置１の構成を例示するブロック図である。半導体装置１は、外部電源７に接続されている。本実施形態においては、その外部電源７が、電源電圧ＶＤＤとして１．８Ｖを供給する場合を例示する。

図６に示されているように、半導体装置１は、降圧回路２と、パワーオン検知回路３と、ＶＤＬ系回路４と、レベルシフト回路５と、ＶＤＤ系回路６とを備えている。ＶＤＤ系回路６は、外部電源７から供給される電源電圧ＶＤＤを受けて動作する。本実施形態におけるＶＤＤ系回路６は、例えばＶＤＤ＝１．８Ｖで動作するものとする。降圧回路２は、外部電源７から供給される電源電圧ＶＤＤを降圧して電源電圧ＶＤＬを生成する。

ＶＤＬ系回路４は、降圧回路２で発生した電源電圧ＶＤＬを受けて動作する。本実施形態の降圧回路２は、例えば、ＶＤＬ＝１．２Ｖで動作するものとする。ＶＤＬ系回路４から供給されるＶＳＳ／ＶＤＬ振幅の信号（非反転入力信号ＩＮ、反転入力信号ＩＮＢ）は、レベルシフト回路５により、ＶＳＳ／ＶＤＤ振幅の信号（非反転出力信号ＯＵＴ、反転出力信号ＯＵＴＢ）にレベルシフトされる。ＶＳＳ／ＶＤＤ振幅の信号である非反転出力信号ＯＵＴは、ＶＤＤ系回路６に供給される。

パワーオン検知回路３は、レベルシフト回路５の電源電圧となる電源電圧ＶＤＤの立ち上がりを検知する。パワーオン検知回路３は、電源電圧ＶＤＤが所定の電圧を超えたとき、そのことを示すパワーオン検出信号ＰＯＮＶＤＤを生成する。パワーオン検知回路３の出力であるパワーオン検出信号ＰＯＮＶＤＤは、レベルシフト回路５に供給される。

図７は、本実施形態のレベルシフト回路５の構成を例示する回路図である。本実施形態のレベルシフト回路５は、レベル変換部１１と安定化部１２とを備えている。また、本実施形態のＶＤＬ系回路４は、第１インバータＩＮＶ１を備え、非反転入力信号ＩＮと反転入力信号ＩＮＢをレベルシフト回路５に供給している。また、ＶＤＤ系回路６は、第２インバータＩＮＶ２を備え、レベルシフト回路５から供給される非反転出力信号ＯＵＴを受け取っている。

図７に示されているように、レベル変換部１１は、第１ＰチャネルＭＯＳトランジスタＰ１と第１ＮチャネルＭＯＳトランジスタＮ１とで構成される第一の電流経路と、第２ＰチャネルＭＯＳトランジスタＰ２と第２ＮチャネルＭＯＳトランジスタＮ２とで構成される第二の電流経路とを備えている。

第１ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤを受ける電源電圧供給ノードＮＤ１と、接続ノード（中間ノード）ＮＤ２との間に設けられている。第１ＮチャネルＭＯＳトランジスタＮ１は、接続ノード（中間ノード）ＮＤ２と、接地電圧を受ける接地電圧供給ノードＧＮＤとの間に設けられている。

第２ＰチャネルＭＯＳトランジスタＰ２は、電源電圧供給ノードＮＤ１と、レベルシフト回路５の出力端として機能する出力ノードＮＤ３との間に設けられている。第２ＮチャネルＭＯＳトランジスタＮ２は、出力ノードＮＤ３と接地電圧供給ノードＧＮＤとの間に設けられている。

第１ＰチャネルＭＯＳトランジスタＰ１のゲートには、出力ノードＮＤ３の電圧が供給される。第２ＰチャネルＭＯＳトランジスタＰ２のゲートには、接続ノード（中間ノード）ＮＤ２の電圧が供給される。

第１ＮチャネルＭＯＳトランジスタＮ１のゲートには、信号線１３を介して非反転入力信号ＩＮが供給される。第２ＮチャネルＭＯＳトランジスタＮ２のゲートには、信号線１４を介して反転入力信号ＩＮＢが供給される。

本実施形態のレベルシフト回路５において、安定化部１２は、電源電圧供給ノードＮＤ１と接続ノード（中間ノード）ＮＤ２との間に設けられた安定化用ＰチャネルＭＯＳトランジスタＰ３を備えている。安定化用ＰチャネルＭＯＳトランジスタＰ３のゲート電極には、電源電圧ＶＤＤの立ち上がりを検知するパワーオン検知回路（ＶＤＤ−ＰＯＮ回路）から供給されるパワーオン検出信号ＰＯＮＶＤＤが印加される。安定化用ＰチャネルＭＯＳトランジスタＰ３は、パワーオン検出信号ＰＯＮＶＤＤに応答して開閉するスイッチとしての機能を提供している。

また、その安定化部１２は、出力ノードＮＤ３と接地電圧供給ノードＧＮＤとの間に設けられた安定化用ＮチャネルＭＯＳトランジスタＮ３を備えている。安定化用ＮチャネルＭＯＳトランジスタＮ３のゲート電極は、接続ノード（中間ノード）ＮＤ２に接続されている。安定化用ＮチャネルＭＯＳトランジスタＮ３は、接続ノード（中間ノード）ＮＤ２の電圧に応じて開閉するスイッチとしての機能を提供している。

以下に、本実施形態のレベルシフト回路５の動作について説明を行う。図８は、本実施形態のレベルシフト回路５の動作を例示する電圧波形図である。図８は、時刻Ｔ１から電源電圧ＶＤＤが立ち上がる時において、電源電圧ＶＤＬの電源投入が遅れた場合の動作を示している。このとき、レベルシフト回路５の入力である非反転入力信号ＩＮ、反転入力信号ＩＮＢはともに接地電圧ＶＳＳレベルである。したがって、時刻Ｔ１における第１ＮチャネルＭＯＳトランジスタＮ１と第２ＮチャネルＭＯＳトランジスタＮ２とは、ともに非導通状態である。

図８を参照すると、時刻Ｔ１におけるパワーオン検出信号ＰＯＮＶＤＤのレベルは接地電圧ＶＳＳである。電源電圧ＶＤＤのレベルは、時間の経過とともに上昇する。

時刻Ｔ１Ａにおいて、電源電圧ＶＤＤのレベルが、安定化用ＰチャネルＭＯＳトランジスタＰ３にドレイン電流を流せるまで高くなる。この時刻Ｔ１Ａで、安定化用ＰチャネルＭＯＳトランジスタＰ３は導通状態となる。このとき、安定化用ＰチャネルＭＯＳトランジスタＰ３は接続ノード（中間ノード）ＮＤ２をＶＤＤレベルにプルアップする。その後、接続ノード（中間ノード）ＮＤ２のレベルは、電源電圧ＶＤＤの上昇に追随して遷移する。

一方、安定化用ＮチャネルＭＯＳトランジスタＮ３のゲート電極に接続された接続ノード（中間ノード）ＮＤ２のレベルが上昇することで、安定化用ＮチャネルＭＯＳトランジスタＮ３は導通状態となる。安定化用ＮチャネルＭＯＳトランジスタＮ３は導通状態となることで、出力ノードＮＤ３は接地電圧ＶＳＳレベルに固定される。

上述のレベルシフト回路１０５のように、本実施形態の安定化部１２を備えていない場合では、電源電圧ＶＤＤの立ち上げから電源電圧ＶＤＬが立ち上がるまで、時刻Ｔ１から時刻Ｔ２の長期間にわたってレベルシフト回路の出力（非反転出力信号ＯＵＴ、反転出力信号ＯＵＴＢ）が不定状態であった。本実施形態のレベルシフト回路５は、レベルシフト回路が不定状態である期間を、時刻Ｔ１から時刻Ｔ１Ａまでという非常に短い期間にすることができる。

本実施形態の半導体装置１は、電源電圧ＶＤＤの立ち上がりを検知するパワーオン検知回路３を備えている。本実施形態の半導体装置１にいて、そのパワーオン検知回路３の回路構成に制限はない。以下に、本実施形態のパワーオン検知回路３について説明を行う。図９は、パワーオン検知回路３の一般的な構成を例示する回路図である。図９に示されているように、パワーオン検知回路３は、第１抵抗素子Ｒ１と、第２抵抗素子Ｒ２と、第３抵抗素子Ｒ３と、第４抵抗素子Ｒ４と、検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１と、検知回路用第２ＰチャネルＭＯＳトランジスタＭＰ２と、検知回路用第１ＮチャネルＭＯＳトランジスタＭＮ１と、検知回路用第２ＮチャネルＭＯＳトランジスタＭＮ２とを備えている。

第１抵抗素子Ｒ１と第２抵抗素子Ｒ２は、接点ＶＲ１を介して接続されている。また、その接点ＶＲ１は、検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１のゲートに接続されている。検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１と第３抵抗素子Ｒ３は、接点ＶＲ２を介して接続されている。また、その接点ＶＲ２は、検知回路用第１ＮチャネルＭＯＳトランジスタＭＮ１のゲートに接続されている。第４抵抗素子Ｒ４と検知回路用第１ＮチャネルＭＯＳトランジスタＭＮ１は、接点ＶＲ３を介して接続されている。また、その接点ＶＲ３は、検知回路用第２ＰチャネルＭＯＳトランジスタＭＰ２と検知回路用第２ＮチャネルＭＯＳトランジスタＭＮ２の各々のゲートに接続されている。

次に、図１０を参照してパワーオン検知回路３の動作について説明する。図１０は、パワーオン検知回路３の動作を例示する図である。図１０に示す各グラフは、電源電圧ＶＤＤ、接点ＶＲ１、接点ＶＲ２、接点ＶＲ３およびパワーオン検出信号ＰＯＮＶＤＤの時間経過と電圧との対応を例示している。なお、以下の説明においては、本願発明の理解を容易にするために、
第１抵抗素子Ｒ１の抵抗値＝第２抵抗素子Ｒ２の抵抗値
とし、
接点ＶＲ１の電圧＝電源電圧ＶＤＤ×０．５
とする。

また、検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１と検知回路用第２ＰチャネルＭＯＳトランジスタＭＰ２のしきい値電圧Ｖｔｐを、
しきい値電圧Ｖｔｐ＝−０．４Ｖ
とし、検知回路用第１ＮチャネルＭＯＳトランジスタＭＮ１と検知回路用第２ＮチャネルＭＯＳトランジスタＭＮ２のしきい値電圧Ｖｔｎを、
しきい値電圧Ｖｔｎ＝０．４Ｖ
とする。

図１０に示されているように、電源電圧ＶＤＤを供給する電源電圧ノードに接続されたパワーオン検知回路３の各接点は、電源電圧ＶＤＤの立ち上げ前は、接地レベル（０Ｖ）にある。電源電圧ＶＤＤが立ち上がっていくと、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２により抵抗分圧された接点ＶＲ１は、
ＶＲ１＝ＶＤＬ×Ｒ２／（Ｒ１＋Ｒ２）・・・（１）
の比率で内部電源ＶＤＬに追随して上昇してゆく。

電源電圧ＶＤＤが立ち上がる過程で、電源電圧ＶＤＤが０Ｖから０．８Ｖ未満の領域（時刻ＴＰＯＮ以前の時間帯）では、検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１のゲート-ソース間の電圧差（ＶＲ１−ＶＤＤ）は、Ｐ型ＭＯＳＦＥＴのしきい値電圧Ｖｔｐを絶対値において越えていない。したがって、このときの検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１は、非導通状態である。

接点ＶＲ２は、抵抗Ｒ３により０Ｖに固定され、検知回路用第１ＮチャネルＭＯＳトランジスタＭＮ１もそのゲート電圧である接点ＶＲ２が０Ｖなので、非導通状態である。接点ＶＲ３は、抵抗Ｒ４によりＶＤＤにプルアップされ、パワーオン検出信号ＰＯＮＶＤＤは、検知回路用第２ＮチャネルＭＯＳトランジスタＭＮ２により０Ｖに固定されたままを保つ。

電源電圧ＶＤＤが０．８Ｖを越えると（時刻ＴＰＯＮ以降の時間帯）、検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１のゲート-ソース間の電圧差（ＶＲ１−ＶＤＤ）は、Ｐ型ＭＯＳＦＥＴのしきい値電圧Ｖｔｐを絶対値で超える。したがって検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１の状態は、導通状態に変化する。検知回路用第１ＰチャネルＭＯＳトランジスタＭＰ１は、接点ＶＲ２をプルアップする。検知回路用第１ＮチャネルＭＯＳトランジスタＭＮ１は、そのゲート電圧である接点ＶＲ２の電圧が上昇することで、導通状態に遷移する。検知回路用第１ＮチャネルＭＯＳトランジスタＭＮ１は、接点ＶＲ３をプルダウンする。パワーオン検知回路３は、接点ＶＲ３の電圧がプルダウンされることで、検知回路用第２ＰチャネルＭＯＳトランジスタＭＰ２により、ハイレベルをパワーオン検出信号ＰＯＮＶＤＤとして出力する。

このように図９に示したパワーオン検知回路３は、電源電圧ＶＤＤが０Ｖから０．８Ｖ未満の領域では出力パワーオン検出信号ＰＯＮＶＤＤとしてロウレベルを出力する。また、パワーオン検知回路３は、電源電圧ＶＤＤが０．８Ｖを越えるとパワーオン検出信号ＰＯＮＶＤＤとしてハイレベルを出力する。

本実施形態の半導体装置１は、本願のレベルシフト回路を制御する目的でパワーオン検知回路を備えている。ＶＤＤ系回路６内のレジスタ等を電源投入時に初期化する目的で、パワーオン検知回路が設けられる場合は、そのパワーオン検知回路により本願のレベルシフタ回路を制御しても良い。また、半導体装置１の外部から所望の信号を得られる場合には、その信号によって本願のレベルシフト回路を制御しても良い。

図１１は、本実施形態の半導体装置１の他の構成を例示するブロック図である。図１１に示されているように、他の構成の半導体装置１は、外部電源７と外部電源８とに接続されている。図１１は、外部電源７が電源電圧ＶＤＤとして１．８Ｖを供給し、外部電源８が電源電圧ＶＤＬとして１．２Ｖを供給する場合を示している。

その半導体装置１は、パワーオン検知回路３と、電源電圧ＶＤＤを受けて動作するＶＤＤ系回路６と、電源電圧ＶＤＬを受けて動作するＶＤＬ系回路４と、レベルシフト回路５とを備えている。パワーオン検知回路３は、レベルシフト回路５の電源電圧となる電源電圧ＶＤＤの立ち上がりを検知する。パワーオン検知回路３は、電源電圧ＶＤＤが所定の電圧を超えたとき、そのことを示すパワーオン検出信号ＰＯＮＶＤＤを生成する。パワーオン検知回路３の出力であるパワーオン検出信号ＰＯＮＶＤＤは、レベルシフト回路５に供給される。ＶＤＬ系回路４から供給されるＶＳＳ／ＶＤＬ振幅の信号ＩＮは、レベルシフト回路５により、ＶＳＳ／ＶＤＤ振幅の信号ＯＵＴにレベルシフトされる。ＶＳＳ／ＶＤＤ振幅の信号ＯＵＴは、ＶＤＤ系回路６に入力される。

半導体装置内部の電源構成は、要求仕様や設計事項に応じて複数の電源電圧が用いられる場合がある。本願のレベルシフト回路５を備える半導体装置１は、特定の電源構成にのみ適用されるものではなく、半導体装置内部の電源が２種類以上存在する場合に適用可能である。

［第２実施形態］
以下に、図面を参照して、本願発明の第２実施形態について説明を行う。図１２は、本願のレベルシフト回路５の第２実施形態の構成を例示する回路図である。第２実施形態のレベルシフト回路５は、レベル変換部１１ａと安定化部１２とを備えている。また、第２実施形態のＶＤＬ系回路４とＶＤＤ系回路６は、第１実施形態のＶＤＬ系回路４とＶＤＤ系回路６と同様に構成されている。

図１２に示されているように、レベル変換部１１ａは、第１ＰチャネルＭＯＳトランジスタＰ１と第４ＮチャネルＭＯＳトランジスタＮ１ａとで構成される第一の電流経路と、第２ＰチャネルＭＯＳトランジスタＰ２と第２ＮチャネルＭＯＳトランジスタＮ２とで構成される第二の電流経路とを備えている。第１ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤを受ける電源電圧供給ノードＮＤ１と、接続ノード（中間ノード）ＮＤ２との間に設けられている。第２実施形態において、第４ＮチャネルＭＯＳトランジスタＮ１ａは、接続ノード（中間ノード）ＮＤ２と、第１インバータＩＮＶ１の出力端との間に設けられている。

第２ＰチャネルＭＯＳトランジスタＰ２は、電源電圧供給ノードＮＤ１と、レベルシフト回路５の出力端として機能する出力ノードＮＤ３との間に設けられている。第２ＮチャネルＭＯＳトランジスタＮ２は、出力ノードＮＤ３と接地電圧供給ノードＧＮＤとの間に設けられている。第１ＰチャネルＭＯＳトランジスタＰ１のゲートには、出力ノードＮＤ３の電圧が供給される。第２ＰチャネルＭＯＳトランジスタＰ２のゲートには、接続ノード（中間ノード）ＮＤ２の電圧が供給される。第４ＮチャネルＭＯＳトランジスタＮ１ａのゲートには、電源電圧ＶＤＬが供給される。第２ＮチャネルＭＯＳトランジスタＮ２のゲートには、反転入力信号ＩＮＢが供給される。

第２実施形態のレベルシフト回路５において、安定化部１２は、電源電圧供給ノードＮＤ１と接続ノード（中間ノード）ＮＤ２との間に設けられた安定化用ＰチャネルＭＯＳトランジスタＰ３を備えている。安定化用ＰチャネルＭＯＳトランジスタＰ３のゲート電極には、電源電圧ＶＤＤの立ち上がりを検知するパワーオン検知回路（ＶＤＤ−ＰＯＮ回路）から供給されるパワーオン検出信号ＰＯＮＶＤＤが印加される。また、その安定化部１２は、出力ノードＮＤ３と接地電圧供給ノードＧＮＤとの間に設けられた安定化用ＮチャネルＭＯＳトランジスタＮ３を備えている。安定化用ＮチャネルＭＯＳトランジスタＮ３のゲート電極は、接続ノード（中間ノード）ＮＤ２に接続されている。

第２実施形態のレベルシフト回路５は、第１実施形態のレベルシフト回路５と比較すると、第４ＮチャネルＭＯＳトランジスタＮ１ａのゲート及びソース電極の接続が異なっている。異なる構成のレベル変換部１１ａであっても、安定化部１２を備えることによって、第１実施形態のレベルシフト回路５と機能的に同一なレベルシフト回路５を構成することが可能となる。第２実施形態のレベルシフト回路５における電源投入過程での動作は、接続ノード（中間ノード）ＮＤ２は、安定化用ＰチャネルＭＯＳトランジスタＰ３によりプルアップされ、出力ノードＮＤ３は、安定化用ＮチャネルＭＯＳトランジスタＮ３によりプルダウンされる。このように、回路構成が異なるレベル変換部１１ａにおいても、安定化用ＰチャネルＭＯＳトランジスタＰ３と安定化用ＮチャネルＭＯＳトランジスタＮ３とを備える安定化部１２を構成することで、第１実施形態と同様に所望の効果が得られる。

［第３実施形態］
以下に、図面を参照して、本願発明の第３実施形態について説明を行う。図１３は、本願のレベルシフト回路５の第３実施形態の構成を例示する回路図である。第３実施形態のレベルシフト回路５は、レベル変換部１１ｂと安定化部１２とを備えている。また、第３実施形態のＶＤＬ系回路４とＶＤＤ系回路６は、第１実施形態のＶＤＬ系回路４とＶＤＤ系回路６と同様に構成されている。

図１３に示されているように、レベル変換部１１ｂは、第１ＰチャネルＭＯＳトランジスタＰ１と第４ＰチャネルＭＯＳトランジスタＰ４と第１ＮチャネルＭＯＳトランジスタＮ１とで構成される第一の電流経路と、第２ＰチャネルＭＯＳトランジスタＰ２と第５ＰチャネルＭＯＳトランジスタＰ５と第２ＮチャネルＭＯＳトランジスタＮ２とで構成される第二の電流経路とを備えている。

第１ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤを受ける電源電圧供給ノードＮＤ１と、第４ＰチャネルＭＯＳトランジスタＰ４との間に設けられている。第４ＰチャネルＭＯＳトランジスタＰ４は、第１ＰチャネルＭＯＳトランジスタＰ１と接続ノード（中間ノード）ＮＤ２との間に設けられている。また、第４ＰチャネルＭＯＳトランジスタＰ４のゲートには非反転入力信号ＩＮが供給される。第１ＮチャネルＭＯＳトランジスタＮ１は、接続ノード（中間ノード）ＮＤ２と、接地電圧を受ける接地電圧供給ノードＧＮＤとの間に設けられている。

第２ＰチャネルＭＯＳトランジスタＰ２は、電源電圧供給ノードＮＤ１と、第５ＰチャネルＭＯＳトランジスタＰ５との間に設けられている。第５ＰチャネルＭＯＳトランジスタＰ５は、第２ＰチャネルＭＯＳトランジスタＰ２と出力ノードＮＤ３との間に設けられている。また、第５ＰチャネルＭＯＳトランジスタＰ５のゲートには反転入力信号ＩＮＢが供給される。第２ＮチャネルＭＯＳトランジスタＮ２は、出力ノードＮＤ３と接地電圧供給ノードＧＮＤとの間に設けられている。第１ＮチャネルＭＯＳトランジスタＮ１のゲートには、非反転入力信号ＩＮが供給される。第２ＮチャネルＭＯＳトランジスタＮ２のゲートには、反転入力信号ＩＮＢが供給される。

第３実施形態のレベルシフト回路５において、安定化部１２は、電源電圧供給ノードＮＤ１と接続ノード（中間ノード）ＮＤ２との間に設けられた安定化用ＰチャネルＭＯＳトランジスタＰ３を備えている。安定化用ＰチャネルＭＯＳトランジスタＰ３のゲート電極には、電源電圧ＶＤＤの立ち上がりを検知するパワーオン検知回路（ＶＤＤ−ＰＯＮ回路）から供給されるパワーオン検出信号ＰＯＮＶＤＤが印加される。また、その安定化部１２は、出力ノードＮＤ３と接地電圧供給ノードＧＮＤとの間に設けられた安定化用ＮチャネルＭＯＳトランジスタＮ３を備えている。安定化用ＮチャネルＭＯＳトランジスタＮ３のゲート電極は、接続ノード（中間ノード）ＮＤ２に接続されている。

第３実施形態のレベルシフト回路５は、第１実施形態のレベルシフト回路５と比較すると、レベル変換部１１ｂが第４ＰチャネルＭＯＳトランジスタＰ４と第５ＰチャネルＭＯＳトランジスタＰ５とを備えた構成となっている。第３実施形態のレベルシフト回路５は、出力を変化させる時の電源電圧ＶＤＤから接地電圧ＶＳＳへの貫通電流を削減する効果がある。第３実施形態のレベルシフト回路５は、そのようなレベルシフト回路に対して、安定化部１２を適用している。第３実施形態のレベルシフト回路５は、機能的には第１、第２実施形態のレベルシフト回路５と同様である。第３実施形態のレベルシフト回路５における電源投入過程での動作は、接続ノード（中間ノード）ＮＤ２は、安定化用ＰチャネルＭＯＳトランジスタＰ３によりプルアップされ、出力ノードＮＤ３は、安定化用ＮチャネルＭＯＳトランジスタＮ３によりプルダウンされる。このように、回路構成が異なるレベル変換部１１ｂにおいても、安定化用ＰチャネルＭＯＳトランジスタＰ３と安定化用ＮチャネルＭＯＳトランジスタＮ３とを備える安定化部１２を構成することで、第１実施形態と同様に所望の効果が得られる。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１…半導体装置
２…降圧回路
３…パワーオン検知回路
４…ＶＤＬ系回路
５…レベルシフト回路
６…ＶＤＤ系回路
７…外部電源
８…外部電源
１１…レベル変換部
１１ａ…レベル変換部
１１ｂ…レベル変換部
１２…安定化部
１３…信号線
１４…信号線
Ｐ１…第１ＰチャネルＭＯＳトランジスタ
Ｐ２…第２ＰチャネルＭＯＳトランジスタ
Ｐ３…安定化用ＰチャネルＭＯＳトランジスタ
Ｐ４…第４ＰチャネルＭＯＳトランジスタ
Ｐ５…第５ＰチャネルＭＯＳトランジスタ
Ｎ１…第１ＮチャネルＭＯＳトランジスタ
Ｎ２…第２ＮチャネルＭＯＳトランジスタ
Ｎ３…安定化用ＮチャネルＭＯＳトランジスタ
Ｎ１ａ…第４ＮチャネルＭＯＳトランジスタ
ＮＤ１…電源電圧供給ノード
ＮＤ２…接続ノード（中間ノード）
ＮＤ３…出力ノード
Ｒ１…第１抵抗素子
Ｒ２…第２抵抗素子
Ｒ３…第３抵抗素子
Ｒ４…第４抵抗素子
ＭＰ１…検知回路用第１ＰチャネルＭＯＳトランジスタ
ＭＰ２…検知回路用第２ＰチャネルＭＯＳトランジスタ
ＭＮ１…検知回路用第１ＮチャネルＭＯＳトランジスタ
ＭＮ２…検知回路用第２ＮチャネルＭＯＳトランジスタ
ＶＲ１…接点
ＶＲ２…接点
ＶＲ３…接点
ＰＯＮＶＤＤ…パワーオン検出信号
１０１…半導体装置
１０２…降圧回路
１０４…ＶＤＬ系回路
１０５…レベルシフト回路
１０６…ＶＤＤ系回路
１０７…外部電源（第１外部電源）
１０８…第２外部電源
ＩＮ…非反転入力信号
ＩＮＢ…反転入力信号
ＩＮＶ１…第１インバータ
ＩＮＶ２…第２インバータ
ＩＰ１０２…実線
ＩＲ１０１…実線
ＯＵＴ…非反転出力信号
ＯＵＴＢ…反転出力信号
ＶＤＤ…電源電圧
ＶＤＬ…電源電圧
ＶＳＳ…接地電圧
ＧＮＤ…接地電圧供給ノード
Ｐ１０１…第１ＰチャネルＭＯＳトランジスタ
Ｐ１０２…第２ＰチャネルＭＯＳトランジスタ
Ｎ１０１…第１ＮチャネルＭＯＳトランジスタ
Ｎ１０２…第２ＮチャネルＭＯＳトランジスタ
Ｒ１０１…抵抗素子
ＮＤ１０１…第１ノード
ＮＤ１０２…第２ノード
ＮＤ１０３…第３ノード
ＨＯＵＴ…出力電圧

Claims

第１電源電圧と接地電圧との間の電圧差に相当する振幅の入力信号を受け、第２電源電圧と前記接地電圧との間の電圧差に相当する振幅の信号に変換して出力信号として出力する信号レベル変換部と、
前記信号レベル変換部に接続され、前記出力信号を安定させる安定化回路と
を具備し、
前記信号レベル変換部は、
前記第２電源電圧を受ける第２電源電圧供給ノードと、
前記接地電圧を供給する接地電圧供給ノードと、
第１ＰチャネルＭＯＳトランジスタを介して前記第２電源電圧供給ノードに接続される接続ノードと、
第２ＰチャネルＭＯＳトランジスタを介して前記第２電源電圧供給ノードに接続される出力ノードと、
前記接続ノードを介して前記第１ＰチャネルＭＯＳトランジスタに接続され、前記入力信号に応答して前記接続ノードに前記接地電圧供給ノードの電圧を供給する第１ＮチャネルＭＯＳトランジスタと、
前記出力ノードを介して前記第２ＰチャネルＭＯＳトランジスタに接続され、前記入力信号に応答して前記出力ノードに前記接地電圧供給ノードの電圧を供給する第２ＮチャネルＭＯＳトランジスタと
を具備し、
前記第１ＰチャネルＭＯＳトランジスタは、
前記出力ノードに接続される第１ＰＭＯＳゲートを有し、前記第１ＰＭＯＳゲートに印加される電圧に応じて活性化され
前記第２ＰチャネルＭＯＳトランジスタは、
前記接続ノードに接続される第２ＰＭＯＳゲートを有し、前記第２ＰＭＯＳゲートに印加される電圧に応じて活性化され
前記安定化回路は、
前記第２電源電圧供給ノードと前記接続ノードとの接続を制御する第１スイッチと、
前記接続ノードに供給される接続ノード電圧を監視し、前記接続ノード電圧に応答して前記接地電圧供給ノードと前記出力ノードとの接続を制御する第２スイッチと
を備え、
前記第１スイッチは、
前記第２電源電圧が、前記接地電圧と前記第２電源電圧との中間の第１中間電圧を超えないときに、前記第２電源電圧供給ノードと前記接続ノードとを接続し、
前記第２スイッチは、
前記接続ノードを介して供給される前記第２電源電圧供給ノードの電圧に応答して、前記出力ノードと前記接地電圧供給ノードとを接続する
レベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記第１スイッチは、
前記第２電源電圧が、前記第１中間電圧を超えたときに、前記第２電源電圧供給ノードと前記接続ノードとの接続を禁止する
レベルシフト回路。
請求項２に記載のレベルシフト回路において、
前記第１スイッチは、
安定化用ＰチャネルＭＯＳトランジスタで構成され、
前記第２電源電圧の供給開始を示す電圧供給開始信号が印加されるゲートと
前記第２電源電圧供給ノードに接続される電源端と、
前記接続ノードに接続される接地端と
を備え、
前記第２スイッチは、
安定化用ＮチャネルＭＯＳトランジスタで構成され、
前記接続ノードに接続されるゲートと、
前記出力ノードに接続される電源端と、
前記接地電圧供給ノードに接続される接地端と
を備える
レベルシフト回路。
レベルシフト回路と
電源の電圧を検知するパワーオン検出回路と、
を具備し、
前記パワーオン検出回路は、
電源電圧が所定の電圧を超えたことを示すパワーオン検出信号を生成し、前記パワーオン検出信号を前記レベルシフト回路に供給し、
前記レベルシフト回路は、
第１電源電圧と接地電圧との間の電圧差に相当する振幅の入力信号を受け、第２電源電圧と前記接地電圧との間の電圧差に相当する振幅の信号に変換して出力信号として出力する信号レベル変換部と、
前記信号レベル変換部に接続され、前記出力信号を安定させる安定化回路と
を具備し、
前記信号レベル変換部は、
前記第２電源電圧を受ける第２電源電圧供給ノードと、
前記接地電圧を供給する接地電圧供給ノードと、
第１ＰチャネルＭＯＳトランジスタを介して前記第２電源電圧供給ノードに接続される接続ノードと、
第２ＰチャネルＭＯＳトランジスタを介して前記第２電源電圧供給ノードに接続される出力ノードと、
前記接続ノードを介して前記第１ＰチャネルＭＯＳトランジスタに接続され、前記入力信号に応答して前記接続ノードに前記接地電圧供給ノードの電圧を供給する第１ＮチャネルＭＯＳトランジスタと、
前記出力ノードを介して前記第２ＰチャネルＭＯＳトランジスタに接続され、前記入力信号に応答して前記出力ノードに前記接地電圧供給ノードの電圧を供給する第２ＮチャネルＭＯＳトランジスタと
を具備し、
前記第１ＰチャネルＭＯＳトランジスタは、
前記出力ノードに接続される第１ＰＭＯＳゲートを有し、前記第１ＰＭＯＳゲートに印加される電圧に応じて活性化され
前記第２ＰチャネルＭＯＳトランジスタは、
前記接続ノードに接続される第２ＰＭＯＳゲートを有し、前記第２ＰＭＯＳゲートに印加される電圧に応じて活性化され
前記安定化回路は、
前記第２電源電圧供給ノードと前記接続ノードとの接続を制御する第１スイッチと、
前記接続ノードに供給される接続ノード電圧を監視し、前記接続ノード電圧に応答して前記接地電圧供給ノードと前記出力ノードとの接続を制御する第２スイッチと
を備え、
前記第１スイッチは、
前記パワーオン検出信号が、
前記第２電源電圧が、前記接地電圧と前記第２電源電圧との中間の第１中間電圧を超えないことを示すときに、前記第２電源電圧供給ノードと前記接続ノードとを接続し、
前記第２スイッチは、
前記接続ノードを介して供給される前記第２電源電圧供給ノードの電圧に応答して、前記出力ノードと前記接地電圧供給ノードとを接続する
半導体装置。
請求項４に記載の半導体装置において、
前記第１スイッチは、
前記パワーオン検出信号が、
前記第２電源電圧が、前記第１中間電圧を超えたことを示すときに、前記第２電源電圧供給ノードと前記接続ノードとの接続を禁止する
半導体装置。
請求項５に記載の半導体装置において、
前記第１スイッチは、
安定化用ＰチャネルＭＯＳトランジスタで構成され、
前記第２電源電圧の供給開始を示す電圧供給開始信号が印加されるゲートと
前記第２電源電圧供給ノードに接続される電源端と、
前記接続ノードに接続される接地端と
を備え、
前記第２スイッチは、
安定化用ＮチャネルＭＯＳトランジスタで構成され、
前記接続ノードに接続されるゲートと、
前記出力ノードに接続される電源端と、
前記接地電圧供給ノードに接続される接地端と
を備え、
前記第１スイッチは、
前記パワーオン検出信号が、Ｌｏｗレベルのときに、前記第２電源電圧供給ノードと前記接続ノードとを接続し、
前記パワーオン検出信号が、Ｈｉｇｈレベルのときに、前記第２電源電圧供給ノードと前記接続ノードとの接続を禁止する
半導体装置。