JP2020120402A - 集積回路デバイス - Google Patents

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Abstract

【課題】ボディバイアス回路の電源立ち上げのための集積回路（ＩＣ）デバイス等を提供する。【解決手段】ＩＣデバイスは、ＩＣデバイスの電源電圧とは異なる第１ボディバイアス電圧を生成するよう構成される少なくとも１つの第１ボディバイアス回路と、第１ボディバイアスノードを第１電源電圧に設定し、その後に第１ボディバイアスノードが第１ボディバイアス電圧に設定されることを可能にするよう構成される少なくとも１つの第１バイアス制御回路と、第１ボディバイアスノードへ接続されるボディを備える複数の第１トランジスタとを有する。【選択図】図２Ａ

Description

本発明は、概して、集積回路デバイスのためのトランジスタボディバイアシング回路に関し、特に、そのようなデバイスの電源立ち上げ時にボディバイアシング回路に関する。
集積回路（ＩＣ）デバイスは、例えば絶縁ゲート形電界効果トランジスタ（以降、ＭＯＳ型トランジスタと呼ばれるが、如何なる特定のゲート又はゲート絶縁体材料も暗示しない。）などのトランジスタを含むことができる。ＭＯＳ型トランジスタは、ゲート、ドレイン、ソース及びボディを含むことができる。いくつかのＩＣデバイス、又はＩＣデバイス内のいくつかの回路では、トランジスタのボディは、電源電圧への恒久的な接続を備える。例えば、ｐチャネルＭＯＳトランジスタのボディは高電源電圧（例えば、ＶＤＤ）へ接続され、一方、ｎチャネルトランジスタのボディは低電源電圧（例えば、ＶＳＳ）へ接続される。
しかしながら、ＩＣデバイス内の他のＩＣデバイス又は回路では、トランジスタのボディは、電源電圧とは異なる電位にバイアスをかけられ得る。そのようなボディバイアシングは、トランジスタの性能を有利に変更することができる。例えば、より大きい逆方向ボディバイアス（すなわち、ＶＤＤを上回る電圧にバイアスをかけられたｐチャネルボディ、又はＶＳＳよりも小さい電圧にバイアスをかけられたｎチャネルボディ）は、トランジスタの電流漏れを減らすことができる。より大きい順方向ボディバイアス（ＶＤＤを下回る電圧にバイアスをかけられたｐチャネルボディ、又はＶＳＳを上回る電圧にバイアスをかけられたｎチャネルボディ）は、トランジスタのスイッチング速度を高めることができる。いくつかの場合に、ＩＣデバイスは、所望のボディバイアス電圧を生成するよう１以上のボディバイアス電圧生成回路を含むことができる。生成されたボディバイアス電圧は、次いで、対象のトランジスタのボディに印加される。
ボディバイアシング回路を実装する欠点は、ＩＣデバイスの電源を立ち上げる過渡状態の間にボディ電圧を厳密に制御する必要性であり得る。ボディ電圧レベルが厳密に制御されない場合は、トランジスタのボディによって形成されるｐ−ｎ接合は順方向バイアスをかけることができ、大量の電流を引き込んで、場合によりＩＣデバイスに損傷を与える。更に、トランジスタのボディの初期フローティング状態は、ラッチアップ条件を生じさせ得る（寄生バイポーラ接合トランジスタの活性化）。
実施形態は、集積回路デバイスであって、当該集積回路デバイスの電源電圧とは異なる第１ボディバイアス電圧を生成するよう構成される少なくとも１つの第１ボディバイアス回路と、第１ボディバイアスノードを第１電源電圧に設定し、その後に前記第１ボディバイアスノードが前記第１ボディバイアス電圧に設定されることを可能にするよう構成される少なくとも１つの第１バイアス制御回路と、前記第１ボディバイアスノードへ接続されるボディを備える複数の第１トランジスタとを有する集積回路デバイスを提供する。
他の実施形態は、集積回路デバイスに第１電源電圧を印加し、最初に少なくとも１つの第１ボディバイアスノードを前記第１電源電圧にクランピングし、前記第１電源電圧により少なくとも１つの第１ボディバイアス電圧を生成し、その後に前記第１ボディバイアスノードが前記第１ボディバイアス電圧によって駆動されることを可能にし、前記第１ボディバイアスノードは、前記第１ボディバイアス電圧を複数の第１トランジスタのボディへ供給する、方法を提供する。
更なる他の実施形態は、第１電源電圧を受けるよう構成される第１電源接続と、前記第１電源電圧よりも大きい第２電源電圧を受けるよう構成される第２電源接続と、発生器電源ノードで電力を受けるよう結合され、第１ボディバイアス電圧を生成するよう構成される少なくとも１つの第１ボディバイアス発生器回路と、前記第１電源接続又は前記第２電源接続のどちらか一方を前記発生器電源ノードへ結合するよう構成されるスイッチ回路と、前記第１ボディバイアス電圧を受けるよう結合されるボディを備える複数の第１トランジスタとを有する集積回路デバイスを提供する。
実施形態に従うボディバイアス回路のブロック略図である。 他の実施形態に従うボディバイアス回路のブロック略図である。 図２Ａのボディバイアス回路と同じ回路のための電源立ち上げ動作を示すタイミング図である。 他の実施形態に従うボディバイアス回路のブロック略図である。 図３Ａのボディバイアス回路と同じ回路のための電源立ち上げ動作を示すタイミング図である。 実施形態に含まれ得るクランピングデバイスの概略図である。 図４Ａのデバイスに含まれ得るクランピングトランジスタの側面断面図である。 実施形態に含まれ得る他のクランピングデバイスの概略図である。 図５Ａのデバイスに含まれ得るクランピングトランジスタの側面断面図である。 実施形態に含まれ得る他のクランピングデバイスの概略図である。 図６Ａのデバイスに含まれ得るクランピングトランジスタの側面断面図である。 実施形態に含まれ得る他のクランピングデバイスの概略図である。 図７Ａのデバイスに含まれ得るクランピングトランジスタの側面断面図である。 従来の集積回路（ＩＣ）デバイスの電源立ち上げ動作についてのシミュレーション結果を示す図である。 実施形態に従うＩＣデバイスの電源立ち上げ動作についてのシミュレーション結果を示す図である。 実施形態に従うクランピング回路の概略図である。 実施形態に含まれ得るＤＤＣトランジスタの側面断面図である。 実施形態に含まれ得るＤＤＣトランジスタの側面断面図である。 実施形態に含まれ得るＤＤＣトランジスタの側面断面図である。 実施形態に従うボディバイアシングを備える回路の表現である。 図１２Ａに表されている回路と同じＩＣデバイスのための電源立ち上げ動作を示すタイミング図である。 従来のボディバイアシング配置のブロック略図である。 図１３Ａのボディバイアシング配置と同じデバイスのための電源立ち上げ動作を示すタイミング図である。
本発明の様々な実施形態は、これより、多数の図面を参照して記載される。実施形態は、電流スパイク及び／又はラッチアップを減らすことができる、電源立ち上げ動作中にボディバイアス電圧を制御する回路、集積回路（ＩＣ）デバイス、及び方法を示す。電源立ち上げ動作は、ほんの数例として、デバイスが最初に電源オンされ、リセットされ、電源中断事象にさらされ、あるいは、電源節約目的で動的に電源オン及びオフされる場合を含め、電源電圧が最初に立ち上げられる場合の動作を含むことができる。
以下の実施形態では、同じアイテムは、図番に対応する数字を先頭に持った同じ参照符号によって参照される。
図１２Ａは、ＩＣデバイスにおけるボディバイアスをかけられた相補型ＭＯＳトランジスタの図解表現である。ＩＣデバイス１２００は、高電源電圧（ＶＤＤ）に接続されているソースと、ｐチャネルボディバイアス電圧（ＶＢＰ）を受けるボディとを備えるｐチャネルトランジスタＰ１２０を含むことができる。同様に、ｎチャネルトランジスタＮ１２０は、低電源電圧（ＶＳＳ）に接続されているソースと、ｎチャネルボディバイアス電圧（ＶＢＮ）を受けるボディとを備えることができる。図１２Ａは、トランジスタゲート電圧Ｖｇａｔｅを更に示す（単なる一例として、両方のトランジスタＰ１２０及びＮ１２０に印加されるものとして示されている。）。
図１２Ｂは、図１２Ａに表されているのと同じＩＣデバイスのための電源立ち上げ動作を示すタイミング図である。図１２Ｂは、図１２Ａにおいて上述されたＶＤＤ、ＶＢＰ、ＶＢＮ及びＶｇａｔｅを示す。電源立ち上げ動作の間、ＶＤＤはＶＳＳ（本例では０ボルト）から所望のレベル（ＶＤＤ＿ｏｐｔ）へ立ち上がる。しかしながら、この期間中に、ボディバイアス回路はアクティブでない。結果として、トランジスタのボディ電圧（ＶＢＰ及びＶＢＮ）は浮いていることがあり得る。然るに、抵抗性及び／又は容量性結合に起因して、そのようなボディバイアス電圧は変化し得る。ＶＢＮが十分な量だけＶＳＳを上回り、あるいは、ＶＢＰが十分な量だけＶＤＤを下回る場合において、トランジスタのボディによって形成されるｐ−ｎ接合は順方向バイアスをかけられて、大量の電流を引き込むことがあり得る。そのようなフローティング状態のボディはまた、ラッチアップ条件を生じさせ得る。
更に図１２Ｂを参照すると、ＶＤＤが安定したレベルに達すると、ボディバイアス回路はアクティブにされ得る。これは時間ｔａで示されており、ＶＢＰはＶＢＰ＿ｏｐｔへ駆動され、ＶＢＮはＶＢＮ＿ｏｐｔへ駆動される。
図１３Ａ及び１３Ｂは、電源立ち上げ動作中のボディ（すなわち、ウェル）バイアシングに対処する１つの従来方法を示す。図１３Ａ及び１３Ｂの従来のアプローチでは、ＩＣデバイスは、ＶＤＤよりも大きい入出力電源電圧（ＶＤＤＩＯ）を有するとされる。更に、ＶＤＤＩＯは、ＶＤＤより前に、最初に立ち上げられる。図１３Ａは、ＶＤＤＩＯによって給電されるボディバイアス回路を備える従来のボディバイアシング配置を示す。特に、ｐチャネルボディバイアス生成回路１３０１は、ＶＤＤＩＯからＶＢＰを生成することができ、ｎチャネルボディバイアス生成回路１３０３は、ＶＤＤＩＯからＶＢＮを生成することができる。
図１３Ｂに示されるように、ボディバイアス回路１３０１／１３０２は、ＶＤＤの立ち上がりより前に、ボディバイアス電圧ＶＢＰ／ＶＢＮを確立することができる。これは、電源立ち上げ時に引き込まれる電流を実質的に減らし、ラッチアップの機会を防止及び／又は大いに低減することができる。
そのようなボディバイアスアプローチの効率は、

ＥＦＦ＝｜Ｖｏｕｔ／ＶＤＤＩＯ｜

に制限され得ることが知られる。ここで、ＶｏｕｔはＶＢＰ又はＶＢＮである。例えば、ＶＢＮ＝−０．６Ｖ及びＶＤＤＩＯ＝２．５Ｖであるとすると、効率は２４％に満たない。
図１は、第１実施形態に従うボディバイアス回路１００のブロック略図である。ボディバイアス回路１００は、第１の高電源電圧（ＶＤＤ）及び第２の高電源電圧（ＶＤＤＩＯ）を備える集積回路デバイスに含まれているとする。いくつかの実施形態において、第２の高電源電圧は、第１の高電源電圧よりも大きくてよい（すなわち、ＶＤＤＩＯ＞ＶＤＤ）。いくつかの実施形態において、ＶＤＤＩＯは１．５ボルトよりも大きく、例えば、ほんの一例として、１．８ボルトであり、あるいは、２．０ボルトよりも大きく、約２．５ボルトであり、あるいは、それよりも大きく、例えば約３．３ボルトであることができる。いくつかの実施形態において、ＶＤＤは２．５ボルトより小さく、あるいは、２．０ボルトよりも小さく、あるいは、１．５ボルトよりも小さくてよい。１つの極めて特定の実施形態では、ＶＤＤＩＯは約２．５ボルトであることができ、ＶＤＤは約１．２ボルトであることができる。電源立ち上げ動作において、ＶＤＤＩＯの供給が最初に立ち上がる。ボディバイアス電圧は、ＶＤＤＩＯの供給に基づき最初に生成され得る。ボディバイアス電圧が所望のレベルにあると、他の電源電圧ＶＤＤは立ち上がることができる。特定の実施形態では、ＶＤＤＩＯは、ＩＣデバイスの入出力ドライバへ電力を供給する入出力電源電圧であることができる。
示されている実施形態では、ボディバイアス回路１００は、第１電源入力部１０８−０で第１電源電圧（ＶＤＤ）を、第２電源入力部１０８−１で第２電源電圧（ＶＤＤＩＯ）を受けることができ、そして、ボディバイアスノード１１０でボディバイアス電圧（ＶＢｘ）を生成することができる。ボディバイアス回路１００は、ボディバイアス発生器回路１０２、スイッチ回路１０４、及び電圧レギュレータ１０６を含むことができる。電圧レギュレータ１０６は、ＶＤＤＩＯを受け、それを、所定のレベルＶＤＤ＿Ｒｅｇ（ＶＤＤのための所望の最終レベルであることができる。）を得るようレギュレートすることができる。
スイッチ回路１０４は、第１スイッチ入力部１１２−０、第２スイッチ入力部１１２−１、及びスイッチ出力部１１２−２を含むことができる。第１スイッチ入力部１１２−０は、ＶＤＤＩＯから生成された電圧ＶＤＤ＿Ｒｅｇを受けることができる。第２スイッチ入力部１１２−１はＶＤＤを受けることができる。スイッチ回路１０４は、起動回路（図示せず。）によって生成された制御信号ＣＴＲＬによって制御され得る。電源立ち上げ時に、ＣＴＲＬは、第１スイッチ入力部１１２−０がスイッチ出力部１１２−２に接続され且つ第２スイッチ入力部１１２−１がスイッチ出力部１１２−２から分離されることを生じさせる第１の値を有することができる。次いで、ＣＴＲＬは、第１スイッチ入力部１１２−０がスイッチ出力部１１２−２から分離され且つ第２スイッチ入力部１１２−１がスイッチ出力部１１２−２に接続されることを生じさせる第２の値に変化することができる。いくつかの実施形態において、制御信号ＣＴＲＬは、ＶＤＤパワーオンリセット（ＰＯＲ）型回路、又は同様のものに基づくことができる。
ボディバイアス発生器回路１０２は、スイッチ出力部１１２−２から電源電圧ＶＤＤＩｎを受けることができる。ＶＤＤＩｎに応答して、ボディバイアス発生器回路１０２は、ボディバイアス電圧ＶＢｘを生成することができる。ＶＢｘは、ｎチャネルボディバイアス電圧又はｐチャネルボディバイアス電圧であることができることが理解される。
更に図１を参照すると、動作において、ＶＤＤＩＯは、ＶＤＤより前に立ち上がるとされる。更に、信号ＣＴＲＬは、ＶＤＤが安定したレベルに達した後に、第１の値から第２の値へ切り替わる。然るに、電源立ち上げ動作において、ＶＤＤＩＯは最初に立ち上がって、電圧レギュレータ１０６がＶＤＤ＿Ｒｅｇをスイッチ回路１０４へ供給することを生じさせる。ＣＴＲＬは第１の値を有するので、ＶＤＤ＿ＲｅｇはＶＤＤＩｎとしてボディバイアス発生器回路１０２へ供給される。ボディバイアス発生器回路１０２は、ボディバイアス電圧ＶＢｘを生成して、トランジスタのための所望のボディバイアスを確立する。その後に、確立されたトランジスタのボディバイアスによれば、ＶＤＤは立ち上がることができ、ボディバイアス発生器回路１０２がそれらのボディを所望の電圧へ駆動しているので、ｐ−ｎ接合に順方向バイアスをかけ及び／又はラッチアップを生じさせる条件を回避する。ＶＤＤが所望のレベル及び／又は安定に達すると、信号ＣＴＲＬは第２の値へ切り替わることができ、ＶＤＤをＶＤＤＩｎとしてボディバイアス発生器回路１０２へ印加する。ＶＤＤ＜ＶＤＤＩＯであるから、ボディバイアス電圧の生成は、より効率的であることができる。
ＩＣデバイスは、正負両方のボディバイアス電圧を含む様々なボディバイアス電圧を生成するよう、図１に示されたような複数のボディバイアス回路を含むことができる。更に、生成されたボディバイアス電圧は、逆方向ボディバイアス（すなわち、ｐチャネルデバイスについてはＶＤＤよりも大きく、あるいは、ｎチャネルデバイスについてはＶＳＳよりも小さい。）、又は順方向ボディバイアス（すなわち、ｐチャネルデバイスについてはＶＤＤよりも小さく、あるいは、ｎチャネルデバイスについてはＶＳＳよりも大きいが、ボディｐ−ｎ接合に順方向バイアスをかける電圧に満たない。）であることができる。極めて特定の実施形態において、ｐチャネルデバイスのための逆方向ボディバイアス電圧（ＶＢＰ）は、ＶＤＤよりも約１ボルト大きい電圧からＶＤＤよりも約０．１ボルト大きい電圧に及ぶことできる。同様に、ｎチャネルトランジスタのための逆方向ボディバイアス電圧（ＶＢＮ）は、ＶＳＳよりも約１ボルト小さい電圧からＶＳＳよりも約０．１ボルト小さい電圧に及ぶことができる。順方向ＶＢＰ制限はドーピング条件に依存し得るが、特定の実施形態では、ＶＤＤよりもほんの０．６ボルト小さいことができる。同様に、順方向ＶＢＮ制限はドーピング条件に依存し得るが、特定の実施形態では、ＶＤＤよりもほんの０．６ボルト小さいことができる。
実施形態は、ボディバイアス発生器回路への電源電圧を切り替える配置を含むことができ、一方、他の実施形態は、電源立ち上げ時にトランジスタのボディを“安全”な電圧に保つ（例えば、クランプする）ことができる。その後に、ボディバイアス電圧が確立されると、トランジスタのボディは、クランプされた電圧から所望のボディバイアス電圧へ切り替えられ得る。そのような実施形態の例は、これより記載される。
図２Ａは、他の実施形態に従うボディバイアス回路２００のブロック略図である。図１の場合と同様に、図２Ａにおいて、ボディバイアス回路２００は、第１電源電圧ＶＤＤより前に立ち上がる、より高い第２電源電圧（ＶＤＤＩＯ）を有するＩＣデバイスに含まれるとされる。ＶＤＤとＶＤＤＩＯとの間の特定の値及び関係は、上述されたもの、及び同等のものを含むことができる。
示されている実施形態では、ボディバイアス回路２００は、最初に立ち上がる電源電圧（例えば、ＶＤＤＩＯ）を利用して、クランピング回路がボディバイアスノードを他の電源電圧（例えば、ＶＤＤ，ＶＳＳ）にクランプすることを可能にすることができる。よって、デバイスの電源が立ち上がる場合に、トランジスタのボディはそのような電源電圧（例えば、ＶＤＤ，ＶＳＳ）にクランプされる。低い方の電源電圧（ＶＤＤ）が安定すると、ボディバイアス発生器回路はボディバイアス電圧を生成することができる。ボディバイアスノードは、次いで、電源電圧から“アンクランプ”され、ボディバイアス電圧に接続され得る。
示されている特定の実施形態では、ボディバイアス回路２００は、ｐチャネルトランジスタボディバイアス（ＰＢＢ）発生器回路２０２−０、ｎチャネルトランジスタボディバイアス（ＮＢＢ）発生器回路２０２−１、第１クランプ回路２０４−０、第２クランプ回路２０４−１、及びクランプ制御回路２１４を含むことができる。ＰＢＢ発生器回路２０２−０は、ｐチャネルトランジスタのためのボディバイアス電圧ＶＢＰ＿Ｇｅｎを生成することができる。同様に、ＮＢＢ発生器回路２０２−１は、ｎチャネルトランジスタのためのボディバイアス電圧ＶＢＮ＿Ｇｅｎを生成することができる。ＰＢＢ及びＮＢＢ発生器回路（２０２−０／１）はいずれも、第１電源電圧（ＶＤＤ）により給電され得る。第１電源電圧（ＶＤＤ）は、第２電源電圧（ＶＤＤＩＯ）の後に立ち上がると理解される。よって、電源立ち上げ動作の最初の部分において、ＶＤＤの立ち上がりより前に、ＰＢＢ及びＮＢＢ発生器回路（２０２−０／１）はアクティブでなく、よって、それらの夫々のボディバイアス電圧ＶＢＰ＿Ｇｅｎ、ＶＢＮ＿Ｇｅｎを生成していない。
電源電圧ＶＤＤは、第１クランプ回路２０４−０への第１入力として高電源入力部２０８−０から供給され得る。第１クランプ回路２０４−０は、第２入力としてＰＢＢ発生器回路２０２−０からＶＢＰ＿Ｇｅｎを受けることができる。第１クランプ回路２０４−０の出力２１０−０は、ｐチャネルボディバイアスノード２１０−０にあるいくつかのｐチャネルトランジスタのためにボディバイアス電圧ＶＢＰを設定することができる。第１クランプ回路２０４−０は、クランプイネーブル信号（Ｃｌａｍｐ＿ＥｎａｂｌｅＰ）及びクランプディセーブル信号（Ｃｌａｍｐ＿ＤｉｓａｂｌｅＰ）によって制御され得る。クランプイネーブル信号（Ｃｌａｍｐ＿ＥｎａｂｌｅＰ）は、ＶＤＤＩＯからアクティブにされるか、あるいは、ＶＤＤＩＯに対応することができる。ＶＤＤＩＯの最初の立ち上げは、Ｃｌａｍｐ＿ＥｎａｂｌｅＰをアクティブにすることができる。Ｃｌａｍｐ＿ＥｎａｂｌｅＰがアクティブである場合に、クランプ回路２０４−０はｐチャネルボディバイアスノード２１０−０をＶＤＤにクランプすることができる。対照的に、クランプディセーブル信号（Ｃｌａｍｐ＿ＤｉｓａｂｌｅＰ）は、クランプ制御回路２１４によってアクティブにされ得る。アクティブにされる場合に、信号Ｃｌａｍｐ＿ＤｉｓａｂｌｅＰは信号Ｃｌａｍｐ＿ＥｎａｂｌｅＰに優先し、ｐチャネルボディバイアスノード２１０−０がＶＢＰ＿Ｇｅｎに接続されることを生じさせる。
第１クランプ回路２０４−０と同様にして、第２クランプ回路２０４−１は、低電源入力部２０８−２からＶＳＳを受け、ＮＢＢ発生器回路２０２−１からＶＢＮ＿Ｇｅｎを受け、ｎチャネルボディバイアスノード２１０−１にあるいくつかのｎチャネルトランジスタのためにボディバイアス電圧ＶＢＮを設定することができる。第２クランプ回路２０４−１は、第１クランプ回路２０４−０と同じように動作することができる。ｎチャネルボディバイアスノード２１０−１は、ＶＤＤＩＯに基づくクランプイネーブル信号（Ｃｌａｍｐ＿ＥｎａｂｌｅＮ）の動作によってＶＳＳにクランプされ得る。そのようなクランピングは、クランプ制御回路２１４から供給されるクランプディセーブル信号（Ｃｌａｍｐ＿ＤｉｓａｂｌｅＮ）に応答して無効にされ、ｎチャネルボディバイアスノード２１０−１がＶＢＮ＿Ｇｅｎを受けるよう接続されることを生じさせ得る。
クランプ制御回路２１４は、ＶＤＤに従って動作することができる。すなわち、ＶＤＤが所望のレベルに達すると、あるいは、その後しばらくして、クランプ制御回路は、クランプディセーブル信号（Ｃｌａｍｐ＿ＤｉｓａｂｌｅＰ、Ｃｌａｍｐ＿ＤｉｓａｂｌｅＮ）をアクティブにすることができる。
図２Ａのボディバイアス回路のための１つの特定の電源立ち上げ動作は、図２Ｂを参照して記載される。図２Ｂは、上述されたＶＤＤＩＯ、ＶＤＤ、ＶＢＰ、ＶＢＮ及びＶＳＳを示すタイミング図である。
図２Ａ及び２Ｂを参照すると、時間ｔ０で、ＶＤＤＩＯは立ち上がることができる。抵抗性／容量性結合に起因して、ＶＢＮ／ＶＢＰにはいくらかの変動が存在することがある。
おおよそ時間ｔ１で、ＶＤＤＩＯは、クランプ回路２０４−０／１を有効にするレベルに到達する。結果として、ＶＢＰはＶＤＤにクランプされ、ＶＢＮはＶＳＳ（示されている実施形態では零ボルトである。）にクランプされる。
おおよそ時間ｔ２で、ＶＤＤは立ち上がることができる。クランプ回路２０４−０／１が有効にされていることにより、ＶＢＰはＶＤＤにクランプされたままであることができる。よって、ＶＢＰはＶＤＤとともに上昇し、ｐチャネルボディのｐ−ｎ接合の如何なる順方向バイアシング及び／又は潜在的なラッチアップ条件も防ぐ。同様に、ＶＢＮはＶＳＳにクランプされたままであり、同じくｎチャネルボディの接合の順方向バイアシングを防ぎ及び／又はラッチアップ条件を低減する。ＶＤＤが十分なレベルに達すると、ボディバイアス回路（例えば、２０２−０／１）はアクティブにされ、ＶＢＰ及びＶＢＮの各電圧を生成することができる。
おおよそ時間ｔ３で、ＶＤＤは、所定量の時間、所望のレベルに達している。結果として、クランプ制御回路２１４は、クランプディセーブル信号をアクティブにし、クランプ回路２０４−０／１がＶＢＰをＶＢＰ＿Ｇｅｎに接続するか、あるいは、ＶＢＰ＿ＧｅｎへのＶＢＰの接続を受動的に可能にすること、及びＶＢＮをＶＢＮ＿Ｇｅｎに接続するか、あるいは、ＶＢＮ＿ＧｅｎへのＶＢＮの接続を受動的に可能にすることを生じさせ得る。ＩＣは、これより、所望のボディバイアス電圧を有するトランジスタにより動作することができる。
図２Ｂは、（ＶＤＤ＿ｏｐｔ及びＶＳＳレベルに対して）逆方向ボディバイアス電圧により動作するトランジスタを示すが、ボディバイアス電圧は、所与の用途のために如何なる適切な値も有すると理解される。更に、確立されると、ボディバイアス電圧は動的な様態において変化し得る。ボディバイアス電圧（ＶＢＰ，ＶＢＮ）は、ここで特定の実施形態について記載された関係及び／又は範囲、並びに同等のものを有することができる。
ここで実施形態において示されるように、ＶＤＤＩＯとは対照的にＶＤＤによりボディバイアス電圧（例えば、ＶＢＰ，ＶＢＮ）を生成することは、従来のアプローチよりも効率的であることができる。図１３Ａ及び１３Ｂに関して先に述べられたように、２．５ＶのＶＤＤＩＯにより−０．６ＶのＶＢＮを生成することは、２４％の最大効率を有する。しかしながら、ＶＤＤが０．９Ｖである場合に、同じＶＢＮを生成することは、６７％の最大効率により、効率の有意な改善をもって行われ得る。
図３Ａは、他の実施形態に従うボディバイアス回路３００のブロック略図である。示されている実施形態では、ボディバイアス回路３００は、印加される電力がない場合に、あるいは、さもなくば、安定した電力供給の必要性なしで動作するクランプ回路を含むことができる。そのような“零バイアス”クランプ回路を用いると、電源立ち上げ時に、トランジスタのボディは、電源電圧（例えば、ＶＤＤ，ＶＳＳ）にクランプされ得る。電源電圧が安定していると、ボディバイアス発生器回路はボディバイアス電圧を生成することができる。ボディバイアスノードは、次いで、電源電圧から“アンクランプ”され、ボディバイアス電圧に接続され得る。
ボディバイアス回路３００は、図２Ａと同じアイテムを含むことができ、ＰＢＢ発生器回路３０２−０、ＮＢＢ発生器回路３０２−１、第１クランプ回路３０４−０、第２クランプ回路３０４−１、及びクランプ制御回路３１４を含む。ＰＢＢ及びＮＢＢ発生器回路（３０２−０／１）は、図２Ａのそれらと同じように動作することができ、第１電源電圧ＶＤＤが安定すると、ｐチャネルトランジスタのためのボディバイアス電圧ＶＢＰ＿Ｇｅｎ及びｎチャネルトランジスタのためのＶＢＮ＿Ｇｅｎを生成する。同様に、クランプ制御回路３１４は、ＶＤＤが所望のレベルに達するか、あるいは、その後しばらくして、クランプディセーブル信号（Ｃｌａｍｐ＿ＤｉｓａｂｌｅＰ、Ｃｌａｍｐ＿ＤｉｓａｂｌｅＮ）をアクティブにすることができる。
しかしながら、図２Ａの実施形態と違って、クランプ回路３０４−０／１は、第２電源電圧ＶＤＤＩＯに応答して動作しない。むしろ、上述されたように、ＶＤＤ、又は安定したＶＤＤレベルがない場合に、第１クランプ回路３０４−０はｐチャネルボディバイアスノード３１０−０をＶＤＤにクランプすることができ、一方、第２クランプ回路３０４−１はｎチャネルボディバイアスノード３１０−１をＶＳＳにクランプすることができる。クランプディセーブル信号Ｃｌａｍｐ＿ＤｉｓａｂｌｅＰに応答して、第１クランプ回路３０４−０は、ｐチャネルボディバイアスノード３１０−０が、ＰＢＢ発生器回路３０２−０によって生成されたボディバイアス電圧ＶＢＰ＿Ｇｅｎに接続されることを可能にすることができる。同様に、クランプディセーブル信号Ｃｌａｍｐ＿ＤｉｓａｂｌｅＮに応答して、第２クランプ回路３０４−１は、ｎチャネルボディバイアスノード３１０−１が、ＮＢＢ発生器回路３０２−１によって生成されたボディバイアス電圧ＶＢＮ＿Ｇｅｎに接続されることを可能にすることができる。
極めて特定の実施形態において、クランプ回路３０４−０／１は、デプレッションモードＭＯＳ型トランジスタを利用することができる。よって、ゲート電圧がない場合に、そのようなトランジスタはクランピング接続を提供することができる（すなわち、ソース−ドレイン経路はＶＢＮをＶＳＳへ及び／又はＶＢＰをＶＤＤへ接続する。）。その後に、ゲート電圧は、そのようなデプレッションモードトランジスタをオフすることができ、ＶＢＮがＶＢＮ＿Ｇｅｎへ接続され且つＶＢＰがＶＢＰ＿Ｇｅｎへ接続されることを可能にする。
図３Ａのボディバイアス回路の１つの特定の電源立ち上げ動作は、図３Ｂを参照して記載される。図３Ｂは、上述されたＶＤＤ、ＶＢＰ、ＶＢＮ及びＶＳＳを示すタイミング図である。
図３Ａ及び３Ｂを参照すると、時間ｔ０で、ＶＤＤは立ち上がり始めることができる。従来のデバイスでは、そのような動作は、ボディバイアスレベル（ＶＢＰ及びＶＢＮ）が容量性／抵抗性結合に起因して変動することを生じさせ得る。しかしながら、“零バイアス”の第１及び第２クランプ回路（３０４−０／１）の動作によって、ＶＢＰ（ｐチャネルトランジスタのボディバイアス）はＶＤＤにクランプされたままであり、ＶＢＮ（ｎチャネルトランジスタのボディバイアス）はＶＳＳにクランプされたままである。ボディに基づくｐ−ｎ接合の順方向バイアシング及び／又はラッチアップを引き起こす条件は、阻止され得る。
おおよそ時間ｔ１で、ＶＤＤは、所定量の時間、所望のレベルに達している。結果として、クランプ制御回路３１４はクランプディセーブル信号をアクティブにし、クランプ回路３０４−０／１がＶＢＰをＶＢＰ＿Ｇｅｎへ及びＶＢＮをＶＢＮ＿Ｇｅｎへ接続することを生じさせ得る。ＩＣは、これより、所望のボディバイアス電圧を柚須売るトランジスタにより動作することができる。
ここで他の実施形態において見られるように、ボディバイアス電圧（ＶＢＮ＿Ｇｅｎ、ＶＢＰ＿Ｇｅｎ）は、逆方向ボディバイアス電圧、順方向ボディバイアス電圧、及び動的に切り替わるボディバイアス電圧であることができる。特定の実施形態において、電源電圧（ＶＤＤ）及びボディバイアス電圧（ＶＢＰ，ＶＢＮ）は、ここで特定の実施形態について記載される関係及び／又は範囲、並びに同等のものを有することができる。
図４Ａは、実施形態に従うクランプデバイス４１６の概略図である。クランプデバイス４１６は、デプレッションモードのｎチャネルＭＯＳ型トランジスタＮ４０、キャパシタンスＣ４０、及び電流源回路４１８を含むことができる。トランジスタＮ４０は、第１電源（ＶＤＤ）入力部４０８−０に接続されたソースと、ｐチャネルボディバイアスノード４１０−０に接続されたドレインと、電流源回路４１８に接続されたゲートとを備えることができる。トランジスタＮ４０のボディは、自身のソース（ＶＤＤ）へ（又は、代替的に、低電源電圧（ＶＳＳ）へ）接続され得る。キャパシタンスＣ４０は、トランジスタＮ４０のソース及びゲートの間に接続され得る。
電流源回路４１８は、トランジスタＮ４０のゲートと低電源接続部４０８−２との間に接続され得る。電流源回路４１８は、ＶＤＤレベルに応答して動作することができる。すなわち、最初に、ＶＤＤが立ち上がり途中である場合に、電流源回路４１８は電流を引き込むことができない。しかし、ＶＤＤが所定のレベルに達するか、あるいは、所定量の時間安定していると、電流源回路４１８は電流を引き込むことができる。
動作において、電源立ち上げ時に、ＶＤＤは、所望のレベルへと立ち上がり始めることができる。この時点で、電流源回路４１８は無効にされ得る。キャパシタンスＣ４０の動作によって、Ｎ４０のゲートでの電圧は、そのソースに追随する（すなわち、ＶＤＤに追随する）ことができる。Ｎ４０はデプレッションモードデバイスであるから、それはこの状態において導通しており、ｐチャネルボディバイアスノード４１０−０（すなわち、ＶＢＰ）はＶＤＤにクランプされ得る。
その後に、ＶＤＤが安定したレベルにあるか、あるいは、適切な量の時間安定していると、電流源回路４１８は有効にされ得る。結果として、Ｎ４０のゲートはＶＳＳに引っ張られて、Ｎ４０をオフすることができる。このように、ｐチャネルボディバイアスノード４１０−０は、ＶＤＤにクランプされることから解放され、例えば、ボディバイアス発生器回路によって生成されるような、ボディバイアス電圧（例えば、ＶＢＰ＿Ｇｅｎ）へ駆動され得る。
図４Ｂは、例えば、図４ＡにおいてＮ４０として示されるような、クランピングトランジスタ４２０の側面断面図である。クランピングトランジスタ４２０はｐ形ウェル（ｐ−ウェル）４２２において形成され、ｐ−ウェル４２２はディープｎ形ウェル（ｎ−ウェル）４２４において形成され、ディープｎ−ウェルはｐ形基板４２６において形成される。第１電源（ＶＤＤ）入力部４０８−０は、ディープｎ−ウェルタップ４２８−０、ｐ−ウェルタップ４２８−１、及びクランピングトランジスタ４２０のソース４３０へ接続され得る。キャパシタンスＣ４０は、ソース４３０とゲート４３２との間に接続される。ドレイン４３４は、ｐチャネルボディバイアスノード４１０−０へ接続され得る。いくつかの実施形態において、チャネル領域４３６は、デプレッションモードにおいて所望の応答を提供するよう、ｎ形ドーパントをドープされ得る。
特定の実施形態において、電源電圧（ＶＤＤ）及びボディバイアス電圧（ＶＢＰ）は、ここで特定の実施形態について記載される関係及び／又は範囲、並びに同等のものを有することができる。
図５Ａは、他の実施形態に従うクランプデバイス５１６の概略図である。クランプデバイス５１６は、デプレッションモードｐチャネルＭＯＳ型トランジスタＰ５０、キャパシタンスＣ５０、及び電流源回路５１８を含むことができる。トランジスタＰ５０は、低電源（ＶＳＳ）入力部５０８−２に接続されたソースと、ｎチャネルボディバイアスノード５１０−１に接続されたドレインと、電流源回路５１８に接続されたゲートと、そのソース（ＶＳＳ）に（又は、代替的にＶＤＤに）接続されたボディとを備えることができる。
キャパシタンスＣ５０は、トランジスタＰ５０のソース及びゲートの間に接続され得る。電流源回路５１８は、トランジスタＰ５０のゲートと高電源（ＶＤＤ）接続部５０８−０との間に接続され得る。電流源回路５１８は、図４Ａに示された４１８と同じように動作することができる。
クランピングデバイス５１６は、図４Ａのクランピングデバイス４１６と同じように動作することができる。要するに、ＶＤＤが立ち上がるにつれて、ＶＢＮは、デプレッションモードトランジスタＰ５０によってＶＳＳにクランプされ得る。ＶＤＤがあるレベルに達するか、あるいは、所定量の時間安定していると、電流源回路５１８は有効にされ、Ｐ５０のゲートをＶＤＤへ駆動して、トランジスタＰ５０をオフすることができる。
図５Ｂは、図５ＡにおいてＰ５０として示されたような、クランピングトランジスタ５２０の側面断面図である。クランピングトランジスタ５２０は、ｐ形基板５２６において形成されるｎ−ウェル５２４において形成され得る。低電源（ＶＳＳ）入力部５０８−２は、ｎ−ウェルタップ５２８−０及びクランピングトランジスタ５２０のソース５３０へ接続され得る。キャパシタンスＣ５０は、Ｐ５０のソース５３０及びゲート５３２の間に接続され得る。ドレイン５３４は、ｎチャネルボディバイアスノード５１０−１へ接続され得る。いくつかの実施形態において、チャネル領域５３６は、デプレッションモードにおいて所望の応答を提供するよう、ｐ形ドーパントによりドープされ得る。
特定の実施形態において、電源電圧（ＶＳＳ）及びボディバイアス電圧（ＶＢＮ）は、ここで特定の実施形態について記載される関係及び／又は範囲、並びに同等のものを有することができる。
図６Ａは、更なる実施形態に従うクランプデバイス６１６の概略図である。クランプデバイス６１６は、ｎチャネル接合型電界効果トランジスタ（ＪＦＥＴ）Ｎ６０、キャパシタンスＣ６０、及び電流源回路６１８を含むことができる。ＪＦＥＴ Ｎ６０は、第１電源（ＶＤＤ）入力部６０８−０に接続されたソースと、ｐチャネルボディバイアスノード６１０−０に接続されたドレインと、電流源回路６１８に接続されたゲートとを備えることができる。
キャパシタンスＣ６０は、トランジスタＮ６０のソース及びゲートの間に接続され得る。電流源回路６１８は、トランジスタＮ６０のゲートと低電源（ＶＳＳ）接続部６０８−２との間に接続され得る。電流源回路６１８は、図４Ａに示される４１８と同じように動作することができる。
クランピングデバイス６１６は、図４Ａのクランピングデバイス４１６と同じように動作することができる。ＶＤＤが立ち上がるにつれて、ＶＢＰは、ＪＦＥＴ Ｎ６０によってＶＤＤにクランプされ得る。ＶＤＤがあるレベルに達するか、あるいは、所定量の時間安定していると、電流源回路６１８は有効にされ、Ｎ６０のゲートをＶＳＳへ駆動して、トランジスタＮ６０をオフすることができる。
図６Ｂは、図６ＡにおいてＮ６０として示されたような、クランピングトランジスタ６２０の側面断面図である。クランピングトランジスタ６２０は、ディープｎ−ウェル６２４において形成されるｐ−ウェル６２２において形成され得る。ディープｎ−ウェル６２４はｐ形基板６２６において形成される。第１電源（ＶＤＤ）入力部６０８−０は、ディープｎ−ウェルタップ６２８−０及びクランピングトランジスタ６２０のソース６３０へ接続され得る。ゲート６３２は、ｐ−ウェル６２２を駆動するｐ−ウェルタップ６２８−１を含むことができる。キャパシタンスＣ６０は、ソース６３０とゲート６３２との間に接続され得る。ドレイン６３４は、ｐチャネルボディバイアスノード６１０−０へ接続され得る。いくつかの実施形態において、チャネル領域６３６は、所望の応答を提供するよう、ｎ形ドーパントによりドープされ得る。
特定の実施形態において、電源電圧（ＶＳＳ）及びボディバイアス電圧（ＶＢＰ）は、ここで特定の実施形態について記載される関係及び／又は範囲、並びに同等のものを有することができる。
図７Ａは、更なる実施形態に従うクランプデバイス７１６の概略図である。クランプデバイス７１６は、ｐチャネルＪＦＥＴ Ｐ７０、キャパシタンスＣ７０、及び電流源回路７１８を含むことができる。ＪＦＥＴ Ｐ７０は、低電源（ＶＳＳ）入力部７０８−２に接続されたソースと、ｎチャネルボディバイアスノード７１０−１に接続されたドレインと、電流源回路７１８に接続されたゲートとを備えることができる。
キャパシタンスＣ７０は、ＪＦＥＴ Ｐ７０のソース及びゲートの間に接続され得る。電流源回路７１８は、ＪＦＥＴ Ｐ７０のゲートと高電源（ＶＤＤ）接続部７０８−０との間に接続され得る。電流源回路７１８は、図４Ａに示される４１８と同じように動作することができる。
クランピングデバイス７１６は、図４Ａのクランピングデバイス４１６と同じように動作することができる。ＶＤＤが立ち上がるにつれて、ＶＢＰは、ＪＦＥＴ Ｐ７０によってＶＳＳにクランプされ得る。ＶＤＤがあるレベルに達するか、あるいは、所定量の時間安定していると、電流源回路７１８は有効にされ、Ｐ６０のゲートをＶＤＤへ駆動して、ＪＦＥＴ Ｐ７０をオフすることができる。
図７Ｂは、図７ＡにおいてＰ７０として示されたような、クランピングトランジスタ７２０の側面断面図である。クランピングトランジスタ７２０は、ｐ形基板７２６において形成されるｎ−ウェル６２４において形成され得る。低電源（ＶＳＳ）入力部７０８−２は、クランピングトランジスタ７２０のソース７３０へ接続され得る。ゲート７３２は、ｎ−ウェル７２４を駆動するｎ−ウェルタップ７２８−０を含むことができる。キャパシタンスＣ７０は、ソース７３０とゲート７３２との間に接続され得る。ドレイン７３４は、ｎチャネルボディバイアスノード７１０−１へ接続され得る。いくつかの実施形態において、チャネル領域７３６は、所望の応答を提供するよう、ｐ形ドーパントによりドープされ得る。
特定の実施形態において、電源電圧（ＶＳＳ）及びボディバイアス電圧（ＶＢＮ）は、ここで特定の実施形態について記載される関係及び／又は範囲、並びに同等のものを有することができる。
図４Ａ乃至７Ｂにおいて示されるクランプデバイス及びトランジスタは、実施形態に含まれ得るほんの２，３の起こり得る回路及びデバイスの例を提示すると理解される。
図８は、典型的な電源立ち上げ動作のシミュレーション結果を示すグラフである。図８は、電源立ち上げ時に立ち上がる電源電圧ＶＤＤと、ｐチャネルボディバイアス電圧ＶＢＰと、ｎチャネルボディバイアス電圧ＶＢＮと、ボディバイアス電圧生成回路（例えば、電荷ポンプ）の起動を示す信号ＶＰｕｍｐＥＮとについての波形を含む。
時間ｔ０で、ＶＤＤは、０ボルトから１．２ボルトへ立ち上がり始める。容量性及び抵抗性結合に起因して、ＶＢＰ及びＶＢＮは、ＶＤＤとともに立ちがある。そのような応答は、ｐ−ｎ接合の順方向バイアシング及び／又はラッチアップ条件を生じさせ得る。
おおよそ時間ｔ１で、ＶＤＤは、１．２Ｖの所望のレベルに達する。ＶＢＰ及びＶＢＮは、高められたレベルにとどまる。
おおよそ時間ｔ２で、ＶＰｕｍｐＥＮはアクティブレベル（本例ではハイ）になる。ＶＢＮ及びＶＢＰは、次いで、所望のボディバイアスレベルへ駆動され得る（取り得るボディバイアス電圧の様々な例が図８において示される。）。
図９は、実施形態に従う電源立ち上げ動作のシミュレーション結果を示すグラフである。図９は、ＶＤＤ、ＶＢＰ、ＶＢＮ及びＶＰｕｍｐＥＮを含む、図８と同じ波形を含む。加えて、図９は、第２電源電圧ＶＤＤＩＯ及びクランプイネーブル信号ＶＣｌａｍｐＥＮについての波形を含む。ＶＤＤＩＯはＶＤＤよりも大きく、ＶＤＤよりも前に立ち上がる。アクティブな（本例ではハイ）ＶＣｌａｍｐＥＮ信号に応答して、ここで記載されるように、又は同等に、ＶＢＰはＶＤＤにクランプされ得、ＶＢＮはＶＳＳにクランプされ得る。
時間ｔ０で、ＶＤＤＩＯは、０ボルトから２．５ボルトへ立ち上がり始める。
時間ｔ１で、ＶＤＤＩＯが２．５ボルトに達した後、ＶＣｌａｍｐＥＮはアクティブにされ得る。結果として、ＶＢＰはＶＤＤにクランプされ、ＶＢＰはＶＳＳにクランプされる。時間ｔ１の後、ＶＤＤは、０ボルトから１．２ボルトへ立ち上がり始めることができる。しかし、図８と違って、クランピング動作により、ＶＢＰはＶＤＤに追随し、ＶＢＮは密接にＶＳＳに追随する。然るに、ボディに基づくｐ−ｎ接合の順方向ボディバイアシング及びラッチアップ条件は阻止され得る。
時間ｔ２で、ＶＤＤは、１．２Ｖのその目標値に達する。
時間ｔ３で、ＶＤＤが安定した値に達した後、ＶＣｌａｍｐＥＮは非アクティブレベルに戻され得る。よって、ＶＢＰ及びＶＢＮは、夫々ＶＤＤ及びＶＳＳにクランプされることから解放される。
時間ｔ４で、ＶＰｕｍｐＥＮはアクティブであることができ、ＶＢＮ及びＶＢＰが所望のボディバイアス電圧へ駆動されることを生じさせる。
図１０は、１つの特定の実施形態に従うクランピング回路１０００の概略図である。図１０の実施形態において、クランプイネーブル信号（ＶＣｌａｍｐＥＮ）がアクティブであることに応答して、クランピング回路１０００は、ｐチャネルボディバイアスノード（ＶＢＰ）を高電源電圧（ＶＤＤ）へ及びｎチャネルボディバイアスノード（ＶＢＮ）を低電源電圧（ＶＳＳ）へクランプすることができる。クランプイネーブル信号（ＶＣｌａｍｐＥＮ）が非アクティブであることに応答して、クランピング回路１０００は、ＶＢＰをＶＤＤから分離し、ＶＢＮをＶＳＳから分離することができる。
示されている特定の実施形態では、クランピング回路１０００は、第１クランピングデバイス１０１６−０、第２クランピングデバイス１０１６−１、及び制御部１０４０を含む。第１クランピングデバイス１０１６−０は、ＶＤＤに接続されたソース及びボディと、ＶＢＰに接続されたドレインと、ＶＣｌａｍｐＥＮを受信するよう接続されたゲートとを備えるｎチャネルＭＯＳ型トランジスタＮ１００を含むことができる。
制御部１０４０は、ｐチャネルトランジスタＰ１００／Ｐ１０１／Ｐ１０２によって形成される電流ミラー回路、抵抗Ｒ１００、及びｎチャネルＭＯＳ型トランジスタＮ１０１を含むことができる。トランジスタＰ１００は、第２電源電圧ＶＤＤＩＯに接続されたソースと、互いに接続されたゲート及びドレインとを備えることができる。ＶＤＤＩＯは、ＶＤＤよりも前に立ち上がり、ＶＤＤよりも大きくてよい。トランジスタＰ１０１／Ｐ１０２は、電流ミラーを形成することができ、Ｐ１００のゲート−ドレインに共通に接続されたソースを備える。トランジスタＰ１０１は、そのゲートをそのドレインに接続され得る。トランジスタＰ１０２は、Ｐ１０１のゲートに接続されたゲートと、制御ノード１０４２に接続されたドレインとを備えることができる。抵抗Ｒ１００は、トランジスタＰ１０１のゲート−ドレインとトランジスタＮ１０１のドレインとの間に接続され得る。トランジスタＮ１０１は、ＶＣｌａｍｐＥＮを受信するゲートと、ＶＳＳに接続されたボディ及びソースとを備えることができる。
制御部１０４０は、ｎチャネルＭＯＳ型トランジスタＮ１０２／Ｎ１０３／Ｎ１０４によって形成されるディセーブル回路を更に含むことができる。トランジスタＮ１０２及びＮ１０３は、制御ノード１０４２に共通に接続されたドレイン及びゲートを備えることができる。トランジスタＮ１０２は、トランジスタＮ１０４のドレインに接続されたソースを備えることができる。トランジスタＮ１０３は、ｎチャネルボディバイアスノードＶＢＮに接続されたソースを備えることができる。トランジスタＮ１０２／Ｎ１０４のボディは、互いに共通に接続され得る。トランジスタＮ１０４は、ＶＳＳに接続されたソースを備えることができる。
第２クランピングデバイス１０１６−１は、ＶＳＳに接続されたドレインと、ＶＢＮに接続されたソースと、Ｎ１０３のボディに接続されたボディとを備えるｎチャネルＭＯＳ型トランジスタＮ１０５を含むことができる。
動作において、ＶＤＤＩＯはハイレベルへ立ち上がって、制御部１０４０を有効にすることができる。
その後に、ＶＣｌａｍｐＥＮはアクティブにされ得る（例えば、ＶＤＤＩＯへ駆動される）。結果として、第１クランピングデバイス１０１６−０はＶＢＰをＶＤＤにクランプすることができる。加えて、ＶＣｌａｍｐＥＮは、トランジスタＮ１０１をオンして、電流ミラーの一方のレッグをローに引っ張ることができる。これは、制御ノード１０４２がハイに駆動されることを生じさせる。結果として、第２クランピングデバイス１０１６−１はオンされ、ＶＢＮをＶＳＳにクランプすることができる。
ＶＤＤは、次いで、立ち上げられてよく、ＶＢＰ及びＶＢＮは、これより、夫々ＶＤＤ及びＶＳＳにクランプされる。
ＶＣｌａｍｐＥＮが非アクティブレベル（例えば、ＶＳＳ）に戻る場合に、第１クランピングデバイス１０１６−０はオフして、ＶＢＰをＶＤＤから分離することができる。これは、ＶＢＰが所望のボディバイアス電圧へ駆動されることを可能にすることができる。加えて、電流ミラー回路内のトランジスタＮ１０１はオフする。結果として、制御ノード１０４２は下がって、ＶＢＮをＶＳＳから分離するよう第２クランピングデバイス１０１６−１をオフすることができる。これは、ＶＢＮが所望のボディバイアスレベルへ駆動されることを可能にすることができる。ディセーブル回路Ｎ１０２／Ｎ１０３／Ｎ１０４は、ＶＢＮがＶＳＳを下回って駆動される場合でさえ、第２クランピングデバイス１０１６−１がオフされたままであることを確かにすることができる。
実施形態は、従来のＭＯＳ型トランジスタを備えるＩＣデバイスにおいて含まれ得るが、いくつかの実施形態では、集積回路デバイス内のトランジスタの全て又は一部は、従来のトランジスタと比較してボディ効果を高められたＤＤＣ（Deeply Depleted Channel）トランジスタであることができる。然るに、ＤＤＣトランジスタに印加されるボディバイアス電圧は、従来のＭＯＳ型トランジスタよりも効果的にトランジスタ応答を調節するのに使用され得る。
いくつかの実施形態において、ボディバイアス電圧により駆動されるトランジスタはＤＤＣトランジスタであることができる。すなわち、ＤＤＣトランジスタのボディは、ここで記載されるように、又は同等に、電源立ち上げ時にクランプされ得る。加えて、又は代替的に、ボディバイアス回路を構成するトランジスタはＤＤＣトランジスタであることができる。よって、ここで実施形態において記載されるＭＯＳ型トランジスタのいずれかはＤＤＣトランジスタであることができると理解される。
図１１Ａは、ここでの実施形態において含まれ得るＤＤＣ型トランジスタ１１７１を示す。ＤＤＣトランジスタ１１７１は、高められた精度をもって閾電圧（Ｖｔ）を設定する能力とともに、高められたボディ係数を有するよう構成され得る。ＤＤＣトランジスタ１１７１は、ゲート電極１１７３と、ソース１１７５と、ドレイン１１７７と、実質的に非ドープのチャネル１１８１の上に位置するゲート誘電体１１７９とを含むことができる。任意の、低ドープのソース及びドレイン拡張（ＳＤＥ；Source and Drain Extensions）１１８３は、ソース１１７５及びドレイン１１７７に夫々隣接して位置付けられ得る。そのような拡張１１８３は、互いに向かって延在することができ、実質的に非ドープのチャネル１１８１の実効長さを縮める。示されている実施形態では、絶縁側壁１１９３がゲート電極１１７３の両側に形成され得る。
図１１Ａにおいて、ＤＤＣトランジスタ１１７１は、ｐ−ウェル１１８５であることができる例えばｐ形ドープされたシリコン基板などの基板上に形成されたｎ型ドーパント材料から作られたソース１１７５及びドレイン１１７７を備えるｎチャネルトランジスタとして示されている。ボディバイアス電圧ＶＢＮは、タップ１１９１を介してｐ−ウェル１１８５へ印加され得る。しかし、ｐチャネルＤＤＣトランジスタが図１１Ａから理解される（すなわち、反対のドーピングタイプを有する。）。
いくつかの実施形態において、ＤＤＣトランジスタ１１７１、高ドープのスクリーニング領域１１８７及び任意の閾電圧設定領域１１８９は、ボディと同じ導電型のドーパント（すなわち、図１１Ａにおけるｐ形ドーパント材料）により作られ得る。ある実施形態では、スクリーニング領域１１８７は、所望の閾電圧及び他の所望のトランジスタ特性に依存した選択されたドーパント濃度により、約５×１０１８から１×１０２０ドーパントａｔｏｍｓ／ｃｍ３の間のドーパント濃度を有することができる。いくつかの実施形態において、実質的に非ドープのチャネル１１８１は、トランジスタのための所望の閾電圧に基づく選択された厚さにより、約５〜２５ｎｍに及ぶ深さを有することができる。
ＤＤＣトランジスタの更なる記載並びにＤＤＣトランジスタの例となる整合工程及び他の態様は、“Electronic Devices and Systems, and Methods for Making and Using the Same”と題された米国特許第８２７３６１７号において見つけられ得る。
図１１Ｂは、実施形態に従ってボディバイアス電圧を受けることができるＦｉｎＦＥＴ型トランジスタ１１７１−Ｂを示す。ＦｉｎＦＥＴトランジスタ１１７１−Ｂは、ゲート電極１１７３−Ｂと、対向する側において実質的に非ドープのチャネル１１８１−Ｂを囲むゲート誘電体１１７９−Ｂとを含むことができる。図１１Ｂの図は、チャネル長に沿って見られる。よって、ソース及びドレインの各領域は、示されている図の中及び外に延在することができる。ボディバイアスＶＢＢは、基板１１９７への接続を介して印加され得る。
図１１Ｃは、実施形態に従ってボディバイアス電圧を受けることができる、スクリーニング領域１１８７−Ｃを備えるＦｉｎＦＥＴトランジスタ１１７１−Ｃを示す。図１１Ａの場合と同様に、ＦｉｎＦＥＴトランジスタ１１７１−Ｃは、高められた精度をもってＶｔを設定する能力とともに、高められたボディ係数を有するよう構成され得る高ドープ領域を備える。トランジスタ１１７１−Ｃは、ゲート電極１１７３−Ｃと、対向する側において実質的に非ドープのチャネル１１８１−Ｃの上に形成されたゲート誘電体１１７９−Ｃとを含む。しかし、図１１Ｂと違って、高ドープのスクリーニング領域１１８７−Ｃは、３次元的に上方向に立ち上がる実質的に非ドープのチャネル１１８１−Ｃの下に、基板１１９７において形成される。任意に、Ｖｔ設定領域１１８９−Ｃは、スクリーニング領域１１８７−Ｃと実質的に非ドープのチャネル１１８１−Ｃとの間に形成され得る。
図１１Ｂの場合と同様に、図１１Ｃの図は、チャネル長に沿って見られ、ソース及びドレインの各領域は、図の中及び外に延在することができ、実質的に非ドープのチャネル１１８１−Ｃの部分によってスクリーニング領域１１８７−Ｃから分離される。ボディバイアスＶＢＢは、基板１１９７への接続を介して印加され得る。高ドープ領域を備えるＦｉｎＦＥＴトランジスタの更なる記載は、“Semiconductor Devices Having Fin Strictures and Fabrication Methods Thereof”と題された国際特許出願第ＰＣＴ／ＵＳ１２／４９５３１号において見つけられ得る。
当然ながら、例となる実施形態の上記の説明において、様々な特徴は、様々な発明態様のうちの１以上の理解を助ける開示を簡素化する目的で、時々、単一の実施形態、図、又はその記載においてまとめられる。なお、開示の本方法は、請求される発明が、各請求項において明示的に挙げられているよりも多い特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、特許請求の範囲が反映するように、発明の態様は、単一の、上記の開示されている実施形態の全てに満たない特徴にある。よって、詳細に説明に続く特許請求の範囲は、これにより、この詳細な説明に組み込まれ、各請求項は、発明の別個の実施形態として自立する。
また、実施形態は、具体的に開示されていない要素及び／又はステップがない場合に実施されてよいことが理解される。すなわち、発明の発明的特徴は、要素の削除であってよい。
然るに、ここで説明されている特定の実施形態の様々な態様が詳細に記載されてきたが、本発明は、発明の主旨及び適用範囲から逸脱することなしに、様々な変更、置換、及び代替に従ってよい。
上記の実施形態に加えて、以下の付記を開示する。
（付記１）
集積回路デバイスであって、
当該集積回路デバイスの電源電圧とは異なる第１ボディバイアス電圧を生成するよう構成される少なくとも１つの第１ボディバイアス回路と、
第１ボディバイアスノードを第１電源電圧に設定し、その後に前記第１ボディバイアスノードが前記第１ボディバイアス電圧に設定されることを可能にするよう構成される少なくとも１つの第１バイアス制御回路と、
前記第１ボディバイアスノードへ接続されるボディを備える複数の第１トランジスタと
を有する集積回路デバイス。
（付記２）
前記第１バイアス制御回路は、前記第１電源電圧が所定レベルに達した後に前記第１ボディバイアスノードを前記第１電源電圧に設定するよう構成される、
付記１に記載の集積回路デバイス。
（付記３）
前記第１バイアス制御回路は、該第１バイアス制御回路への電源電圧がない場合に前記第１ボディバイアスノードを前記第１電源電圧に設定するよう構成される、
付記２に記載の集積回路デバイス。
（付記４）
前記第１バイアス制御回路は、前記第１電源電圧と前記第１ボディバイアスノードとの間に結合されるソース−ドレイン経路を備えるデプレッション形トランジスタを含む、
付記３に記載の集積回路デバイス。
（付記５）
当該集積回路デバイスの電源電圧及び前記第１ボディバイアス電圧とは異なる第２ボディバイアス電圧を生成するよう構成される第２ボディバイアス回路と、
第２ボディバイアスノードを第２電源電圧に設定し、その後に前記第２ボディバイアスノードを前記第２ボディバイアス電圧に設定するよう構成される第２バイアス制御回路と、
前記第２ボディバイアスノードへ接続されるボディを備える複数の第２トランジスタと
を更に有する付記１に記載の集積回路デバイス。
（付記６）
前記第１トランジスタはｎチャネルトランジスタであり、前記第２トランジスタはｐチャネルトランジスタである、
付記５に記載の集積回路デバイス。
（付記７）
当該集積回路デバイスは、第１の高電源電圧と、該第１の高電源電圧よりも大きい第２の高電源電圧と、低電源電圧とを受け、
前記第１バイアス制御回路は、前記第２の高電源電圧から給電され、該第２の高電源電圧に応答して前記第１ボディバイアスノードを前記第１電源電圧に設定し、前記第１の高電源電圧が所定レベルに達することに応答して前記第１ボディバイアスノードを前記第１ボディバイアス電圧に設定するよう構成される、
付記１に記載の集積回路デバイス。
（付記８）
前記第１の高電源電圧は１．５ボルトよりも小さく、前記第２の高電源電圧は１．５ボルトよりも大きい、
付記７に記載の集積回路デバイス。
（付記９）
前記第１バイアス制御回路は、前記第１電源電圧と前記第１ボディバイアスノードとの間に結合されるソース−ドレイン経路を備えるクランピングトランジスタと、前記第１ボディバイアス回路が前記第１ボディバイアス電圧を発現させている最中は前記クランピングトランジスタを有効にし、前記第１ボディバイアス電圧が確立される場合に前記クランピングトランジスタを無効にするよう構成されるゲート制御回路とを含み、
前記クランピングトランジスタは、絶縁ゲート形電界効果トランジスタ及び接合形電界効果トランジスタのグループから選択される、
付記１に記載の集積回路デバイス。
（付記１０）
前記第１トランジスタの少なくとも一部はＤＤＣトランジスタを有し、夫々のＤＤＣトランジスタは、実質的に非ドープのチャネルの下に形成されたスクリーニング領域を備え、該スクリーニング領域は、当該ＤＤＣトランジスタのソース及びドレインの導電型とは反対の導電型のドーパントを含む１×１０１８ドーパントａｔｏｍｓ／ｃｍ３に満たないドーパント濃度を有する、
付記１に記載の集積回路デバイス。
（付記１１）
集積回路デバイスに第１電源電圧を印加し、
最初に少なくとも１つの第１ボディバイアスノードを前記第１電源電圧にクランピングし、
前記第１電源電圧により少なくとも１つの第１ボディバイアス電圧を生成し、
その後に前記第１ボディバイアスノードが前記第１ボディバイアス電圧によって駆動されることを可能にし、
前記第１ボディバイアスノードは、前記第１ボディバイアス電圧を複数の第１トランジスタのボディへ供給する、
方法。
（付記１２）
前記第１電源電圧により前記第１ボディバイアス電圧を生成するより前に、前記第１電源電圧よりも大きい第２電源電圧によりクランプイネーブル信号を生成し、
前記第１ボディバイアスノードは、前記クランプイネーブル信号に応答して前記第１電源電圧にクランピングされる、
付記１１に記載の方法。
（付記１３）
最初に前記第１ボディバイアスノードを前記第１電源電圧にクランピングすることは、前記第１電源電圧が発現しようとしている最中に起こる、
付記１１に記載の方法。
（付記１４）
最初に第２ボディバイアスノードを第２電源電圧にクランピングし、
前記第１電源電圧により第２ボディバイアス電圧を生成し、
その後に前記第２ボディバイアスノードが前記第２ボディバイアス電圧によって駆動されることを可能にし、
前記第２ボディバイアスノードは、前記第２ボディバイアス電圧を複数の第２トランジスタのボディへ供給する、
付記１１に記載の方法。
（付記１５）
前記第１ボディバイアス電圧は、前記第１電源電圧よりも大きい逆方向ｐチャネルボディバイアス電圧（ＶＢＰ）、及び低電源電圧よりも小さい逆方向ｎチャネルボディバイアス電圧（ＶＢＮ）のグループから選択される逆方向ボディバイアス電圧である、
付記１１に記載の方法。
（付記１６）
逆方向ＶＢＰは、前記第１電源電圧よりも０．１ボルトから１．０ボルト大きい範囲をとり、前記逆方向ＶＢＮは、前記低電源電圧よりも０．１ボルトから１．０ボルト小さい範囲をとる、
付記１５に記載の方法。
（付記１７）
前記第１トランジスタの少なくとも一部はＤＤＣトランジスタを有し、夫々のＤＤＣトランジスタは、実質的に非ドープのチャネルの下に形成されたスクリーニング領域を備え、該スクリーニング領域は、当該ＤＤＣトランジスタのソース及びドレインの導電型とは反対の導電型のドーパントを含み且つ１×１０１８ドーパントａｔｏｍｓ／ｃｍ３に満たないドーパント濃度を有する、
付記１１に記載の方法。
（付記１８）
第１電源電圧を受けるよう構成される第１電源接続と、
前記第１電源電圧よりも大きい第２電源電圧を受けるよう構成される第２電源接続と、
発生器電源ノードで電力を受けるよう結合され、第１ボディバイアス電圧を生成するよう構成される少なくとも１つの第１ボディバイアス発生器回路と、
前記第１電源接続又は前記第２電源接続のどちらか一方を前記発生器電源ノードへ結合するよう構成されるスイッチ回路と、
前記第１ボディバイアス電圧を受けるよう結合されるボディを備える複数の第１トランジスタと
を有する集積回路デバイス。
（付記１９）
前記第２電源電圧を前記第１ボディバイアス発生器回路への印加より前にレギュレートするよう構成される電圧レギュレータ
を更に有する付記１８に記載の集積回路デバイス。
（付記２０）
前記第１トランジスタの少なくとも一部はＤＤＣトランジスタを有し、夫々のＤＤＣトランジスタは、実質的に非ドープのチャネルの下に形成されたスクリーニング領域を備え、該スクリーニング領域は、当該ＤＤＣトランジスタのソース及びドレインの導電型とは反対の導電型のドーパントを含む１×１０１８ドーパントａｔｏｍｓ／ｃｍ３に満たないドーパント濃度を有する、
付記１８に記載の集積回路デバイス。
１００，２００，３００ ボディバイアス回路
１０２ ボディバイアス発生器回路
１０４ スイッチ回路
１０６ 電圧レギュレータ
２０２−０，３０２−０ ＰＢＢ発生器回路
２０２−１，３０２−１ ＮＢＢ発生器回路
２０４−０，３０４−０ 第１クランプ回路
２０４−１，３０４−１ 第２クランプ回路
２１４，３１４ クランプ制御回路
４２０，５２０，６２０，７２０ クランピングトランジスタ
１０００ クランピング回路
１１７１ ＤＤＣトランジスタ
１１８１ 実質的に非ドープのチャネル
１１８７ スクリーニング領域
１１８９ 閾電圧設定領域
ＣＴＲＬ 制御信号
ＶＢｘ，ＶＢＰ＿Ｇｅｎ，ＶＢＮ＿Ｇｅｎ ボディバイアス電圧
ＶＤＤ 第１電源電圧
ＶＤＤＩｎ 電源電圧
ＶＤＤＩＯ 第２電源電圧
特開２００９−３０２１２６号公報

Claims (5)

  1. 第１電源電圧を受けるよう構成される第１電源接続と、
    前記第１電源電圧よりも大きい第２電源電圧を受けるよう構成される第２電源接続と、
    発生器電源ノードで電力を受けるよう結合され、第１ボディバイアス電圧を生成するよう構成される少なくとも１つの第１ボディバイアス発生器回路と、
    前記第２電源電圧に応答して、前記第１電源電圧が立ち上がり中であるときに前記第２電源接続を前記発生器電源ノードへ結合し、前記第１電源電圧の立ち上がりが完了し、安定したレベルに達したことに応答して、前記第１電源電圧を前記発生器電源ノードへ結合するよう構成されるスイッチ回路と、
    前記第１ボディバイアス電圧を受けるよう結合されるボディを備える複数の第１トランジスタと
    を有する集積回路デバイス。
  2. 前記第２電源電圧を前記第１ボディバイアス発生器回路への印加より前にレギュレートするよう構成される電圧レギュレータ
    を更に有する請求項１に記載の集積回路デバイス。
  3. 前記電圧レギュレータは、前記第１電源電圧の立ち上がりが完了したときの電圧を得るようにレギュレートする、
    請求項２に記載の集積回路デバイス。
  4. 前記第１トランジスタの少なくとも一部はＤＤＣトランジスタを有し、夫々のＤＤＣトランジスタは、実質的に非ドープのチャネルの下に形成されたスクリーニング領域を備え、該スクリーニング領域は、当該ＤＤＣトランジスタのソース及びドレインの導電型とは反対の導電型のドーパントを含み、５×１０１８から１×１０２０ドーパントａｔｏｍｓ／ｃｍ３の間のドーパント濃度を有する、
    請求項１に記載の集積回路デバイス。
  5. 前記第２電源電圧は、前記第１電源電圧が上昇する前に上昇して確立される、
    請求項１に記載の集積回路デバイス。
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