CN113341212B - 一种具有宽电压输入范围的差分电压检测电路 - Google Patents

Abstract

本发明公开了一种具有宽电压输入范围的差分电压检测电路，包括：P型输入级模块，用于接受电压差分输入信号，并转换成单端输出电流；P型偏置模块，用于为P型输入级模块内的晶体管提供偏置电压及电压钳位保护；N型偏置模块，用于为P型偏置模块和P型输入级模块提供偏置电流；N型输出级模块，N型偏置模块为N型输出级模块提供偏置电压或偏置电流，N型输出级模块根据单端输出电流和偏置参考电流的差值，输出表征差分输入信号的相对电压水平的信号。本申请能够将两个差分输入电压信号进行检测并输出信号，能实现宽输入电压范围，可以有效降低电路的输入失调电压，还能够用作高压比较器和高压运算放大器，实用性强。

Description

一种具有宽电压输入范围的差分电压检测电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种具有宽电压输入范围的差分电压检测电路。

背景技术

比较器或运算放大器是在很多应用中使用的常见电路类型，在一些应用中，要求比较器或运算放大器的输入电压范围较宽，譬如差分输入信号可能是100伏以内的任意电压，输入信号的差模电压则会是-100伏至+100伏，这就要求比较器或者运放放大器的信号输入端能够承受100伏的电压输入范围。

由于半导体器件生产技术的改进，导致更低的器件工作电源电压和更小的阈值电压。常规的低压MOS晶体管的vgs和vds一般只能承受几伏(常规5V较多)的耐压，其阈值电压绝对值一般为0.7V左右。高压半导体制程工艺中会提供低压mos晶体管，还会提供高压dmos器件和漏端扩展高压mos器件，这两种高压mos器件的vds都可以承受几十伏甚至上百伏的电压，但是它们的vgs都只能承受几伏的耐压。

本领域通常认为，超过5伏，达到几十伏甚至上百伏的电压范围为宽电压范围。然而，现有技术中的电压比较器或运算放大器的电压输入范围一般均不超过5伏。

如何利用高压半导体工艺制程，设计并制造在宽共模输入电压与宽差模输入电压下都可以正常工作的电压比较器或运算放大器，对于电路设计师而言是一个重大的技术挑战。

发明内容

本申请实施例通过提供一种具有宽电压输入范围的差分电压检测电路，解决了现有技术中电压比较器或运算放大器的电压输入范围较窄的技术问题，其可以在宽共模输入电压范围内工作，也能在宽差模输入电压范围内工作，同时具有较小的输入失调电压。

本申请实施例提供了一种具有宽电压输入范围的差分电压检测电路，包括：

P型输入级模块，用于接受电压差分输入信号，并将所述电压差分输入信号转换成单端输出电流；

P型偏置模块，与所述P型输入级模块连接，用于为所述P型输入级模块内的晶体管提供偏置电压及电压钳位保护；

N型偏置模块，与所述P型偏置模块和所述P型输入级模块连接，用于为所述P型偏置模块提供电流偏置，并为所述P型输入级模块提供偏置参考电流；

N型输出级模块，与所述P型输入级模块和所述N型偏置模块连接，所述N型偏置模块为所述N型输出级模块提供偏置电压或偏置电流，所述N型输出级模块根据所述P型输入级模块的单端输出电流和所述偏置参考电流的差值，输出表征所述差分输入信号的相对电压水平的信号。

优选地，所述P型输入级模块包括第一P型晶体管和第二P型晶体管，第一P型晶体管的栅极和第二P型晶体管的栅极、第一P型晶体管的漏极相连，第一P型晶体管的源极与第三P型晶体管的源极连接，第一P型晶体管的漏极连接所述N型偏置模块；

第二P型晶体管的源极与第四P型晶体管的源极连接，第二P型晶体管的漏极与第五P型晶体管的源极连接；第三P型晶体管的栅极、第四P型晶体管的栅极、第五P型晶体管的栅极均连接所述P型偏置模块；

第三P型晶体管的漏极与第一电压输入信号相连，第四P型晶体管的漏极与第二电压输入信号相连，第一电压输入信号与第二电压输入信号构成差分输入信号。

更优选地，所述第一P型晶体管和第二P型晶体管构成一个差分对，所述第一P型晶体管和第二P型晶体管处于同一个N型阱区，所述第一P型晶体管和第二P型晶体管共用一个背栅。

更优选地，所述第三P型晶体管的漏极电压vds最低耐压大于所述第一电压输入信号的最高压，所述第四P型晶体管的漏极电压vds最低耐压大于所述第二电压输入信号的最高压。

进一步地，所述第一电压输入信号与所述第二电压输入信号的差值小于设定阈值时，所述第三P型晶体管和所述第四P型晶体管的栅源电压都大于自身的阈值电压，所述第三P型晶体管和所述第四P型晶体管均工作在线性区。

优选地，所述P型偏置模块包括由第六P型晶体管、第七P型晶体管、第八P型晶体管构成的自动选高电平电路；

第六P型晶体管、第七P型晶体管、第八P型晶体管的源极均短接在一个节点；第六P型晶体管、第七P型晶体管、第八P型晶体管的栅极均短接在一个节点；第六P型晶体管、第七P型晶体管、第八P型晶体管的背栅均短接在一个节点，并连接至第一P型晶体管、第二P型晶体管的背栅；

第六P型晶体管的漏极连接第一电压输入信号，第七P型晶体管的漏极连接第二电压输入信号，第八P型晶体管的栅极、漏极短接；

第九P型晶体管、第十P型晶体管、第十一P型晶体管都是自身的栅极和漏极短接；第九P型晶体管的源极、第十P型晶体管的源极、第十一P型晶体管的源极、第十二P型晶体管的源极均连接第六P型晶体管的源极；

第九P型晶体管的漏极连接第二P型晶体管的源极和第五P型晶体管的漏极；第十P型晶体管的漏极连接第一P型晶体管的源极和第三P型晶体管的源极；第十一P型晶体管的漏极连接第二P型晶体管和第四P型晶体管的源极；

第十二P型晶体管的栅极、漏极短接，第十二P型晶体管的漏极连接所述N型偏置模块，第十二P型晶体管的漏极还连接所述第三P型晶体管的栅极和第四P型晶体管的栅极。

更优选地，所述第六P型晶体管的漏极电压vds最低耐压大于所述第一电压输入信号的最高压，所述第七P型晶体管的漏极电压vds最低耐压大于所述第二电压输入信号的最高压。

优选地，所述N型偏置模块包括：

一路由N型晶体管构成的电流源，连接到所述P型偏置模块，为所述P型偏置模块提供电流偏置；

一路由N型晶体管构成的电流源，连接到所述P型输入级模块，为所述P型输入级电路模块中的第一P型晶体管提供电流偏置；

一路或多路信号连接到所述N型输出级模块，为所述N型输出级模块的正常工作提供偏置电压或偏置电流。

更优选地，所述N型偏置模块包括电流源，第一N型晶体管的栅极、第二N型晶体管的栅极、第三N型晶体管的栅极均连接所述电流源，第一N型晶体管的源极、第二N型晶体管的源极、第三N型晶体管的源极均接地；

第一N型晶体管的漏极和第一N型晶体管的栅极短接；第二N型晶体管的漏极连接第五N型晶体管的源极，第三N型晶体管的漏极连接第四N型晶体管的源极，第五N型晶体管的漏极连接第十二P型晶体管的漏极，第四N型晶体管的漏极连接第一P型晶体管漏极；

第五N型晶体管的栅极和第四N型晶体管的栅极连接，并连接至所述N型输出级模块，为所述N型输出级模块提供偏置电压；

所述电流源也连接所述N型输出级模块，为所述N型输出级模块提供偏置电流。

优选地，所述N型输出级模块包括第六N型晶体管和第七N型晶体管，第六N型晶体管的源极接地，第六N型晶体管的栅极连接所述N型偏置模块的电流源，第七N型晶体管的栅极连接所述N型偏置模块的第四N型晶体管的栅极，第七N型晶体管的漏极连接所述P型输入级模块的第五P型晶体管的漏极；第六N型晶体管的漏极和第七N型晶体管的源极均连接输出信号端。

优选地，所述P型偏置模块包括第一二极管和第二二极管，第一二极管的正极连接第一电压输入信号，第二二极管的正极连接第二电压输入信号；

第一二极管的负极和第二二极管的负极均连接第三二极管正极，第三二极管负极连接第四二极管正极、第五二极管正极和第八二极管正极，第三二极管负极还连接所述第三P型晶体管的栅极、第十五P型晶体管的漏极和所述第五P型晶体管的栅极；

第四二极管负极连接第七二极管正极、所述第二P型晶体管的源极；第五二极管的负极连接第七二极管的正极、所述第一P型晶体管的源极，第六二极管的负极和第七二极管的负极均连接第一P型晶体管的背栅；第八二极管的负极连接所述第二P型晶体管的漏极。

优选地，所述P型偏置模块包括第一二极管和第二二极管，第一二极管的正极连接第一电压输入信号，第二二极管的正极连接第二电压输入信号；

第一二极管的负极和第二二极管的负极均连接第三二极管正极，第三二极管负极连接第四二极管正极、第五二极管正极和第八二极管正极，第三二极管负极还连接所述第三P型晶体管的栅极、第十五P型晶体管的漏极和所述第五P型晶体管的栅极；

第四二极管负极连接第十三P型晶体管的漏极、第十四P型晶体管的栅极、所述第二P型晶体管的源极；第五二极管的负极连接第十三P型晶体管的栅极、第十四P型晶体管的漏极、所述第一P型晶体管的源极，第十三P型晶体管的源极和第十四P型晶体管的源极均连接所述第一P型晶体管的背栅。

优选地，所述N型输出级模块包括第七N型晶体管和钳位二极管；

第七N型晶体管的源极接地，第七N型晶体管的栅极连接所述N型偏置模块的电流源，第七N型晶体管的漏极连接所述P型输入级模块的第五P型晶体管的漏极，第七N型晶体管的漏极还连接信号输出端；

钳位二极管的正极接地，钳位二极管的负极连接信号输出端。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

1、本申请提供的差分电压检测电路，能够将两个差分输入电压信号进行检测并输出信号，通过P型输入级模块、N型输出级模块、P型偏置电路模块、N型偏置电路模块之间的协作，能实现宽输入电压范围，可以在高达100伏的宽共模输入电压范围内工作，也能在高达100伏的宽差模输入电压范围内工作。

2、本申请提供的差分电压检测电路，通过将P型输入级模块中的两个PMOS晶体管构成一个差分对，并这两个晶体管放置在同一个N阱区，在版图上对称设置，可以有效降低电路的输入失调电压。可以使得输入失调电压处于十几毫伏以下。

3、本申请提供的差分电压检测电路，可以用于实现判断输入差分信号相对大小的比较器电路，即可以用作高压比较器；也可以用于实现宽电压输入范围的运算放大器电路，即用作高压运算放大器，实用性强。

附图说明

图1为本申请具有宽电压输入范围的差分电压检测电路的总体结构示意图；

图2为本申请实施例一中具有宽电压输入范围的差分电压检测电路的具体实现电路的示意图；

图3为本申请实施例二中具有宽电压输入范围的差分电压检测电路的具体实现电路的示意图；

图4为本申请实施例三中具有宽电压输入范围的差分电压检测电路的具体实现电路的示意图；

图5为本申请实施例四中具有宽电压输入范围的差分电压检测电路的具体实现电路的示意图；

图6为本申请实施例一中具有宽电压输入范围的差分电压检测电路的仿真试验一的结果图；

图7为本申请实施例二中具有宽电压输入范围的差分电压检测电路的仿真试验二的结果图。

具体实施方式

本申请实施例通过提供一种具有宽电压输入范围的差分电压检测电路，解决了现有技术中电压比较器或运算放大器的电压输入范围较窄的技术问题。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

图1为本申请具有宽电压输入范围的差分电压检测电路的总体结构示意图，所述的具有宽电压输入范围的差分电压检测电路100包括：

P型输入级模块110，用于接受电压差分输入信号，并将电压差分输入信号转换成单端输出电流；

N型输出级模块120，其连接到P型输入级模块110，用于检测P型输入级模块110的单端输出电流，并向外提供能表示所述差分输入信号的相对电压水平的输出信号；

P型偏置模块130，其连接到P型输入级模块110，用于为P型输入级模块110内的晶体管提供偏置电压及电压钳位保护功能；

N型偏置模块140，其连接到P型偏置模块130、P型输入级模块110与N型输出级模块120，用于为P型偏置模块130、P型输入级模块110和N型输出级模块120提供工作所需的偏置电流或偏置电压。

具体地，

P型偏置模块130通过第一连线101连接P型输入级模块110，为P型输入级模块110内部晶体管提供电压偏置与电压钳位保护。

N型偏置模块140通过第二连线102连接P型偏置模块130，向P型偏置模块130提供偏置电流。

N型偏置模块140通过第三连线103连接P型输入级模块110，向P型输入级模块110提供偏置参考电流。

N型偏置模块140通过第四连线104连接N型输出级模块120，向N型输出级模块120提供偏置电压或者偏置电流。

第一连线101、第二连线102、第三连线103、第四连线104是由1根或多根导线组成。

第一电压输入信号121和第二电压输入信号122分别通过电线进入P型输入级模块110。第一电压输入信号121和第二电压输入信号122还分别通过电线进入P型偏置模块130。

第一电压输入信号121和第二电压输入信号122之间形成输入差分信号。设第一电压输入信号121和第二电压输入信号122之间的电压差为VIN。

N型偏置模块140根据输入差分信号的电压差VIN，产生第一输出电流，并通过第四连线104输出到N型输出级模块120。

P型输入模块110根据输入差分信号的电压差VIN，产生第二输出电流，并通过第五连线105输出到N型输出级模块120。

设第五连线105的第二输出电流与第三连线103的偏置参考电流之间的电流差为IOUT，IOUT与上述VIN有一定的比例关系。

N型输出级模块120根据第五连线105的第二输出电流和第三连线103的偏置参考电流的差值IOUT，向外部输出信号106。

下面结合几种具体的实现电路进行详细说明。

实施例一

图2为本实施例中具有宽电压输入范围的差分电压检测电路的具体实现电路200的示意图，其中，

P型输入级模块110包括第一PMOS晶体管201、第二PMOS晶体管202、第三PMOS晶体管203、第四PMOS晶体管204和第五PMOS晶体管205。第三PMOS晶体管203、第四PMOS晶体管204和第五PMOS晶体管205为高压PMOS晶体管，高压PMOS晶体管的漏源之间可承受数十伏甚至上百伏的电压。

其中，第一PMOS晶体管201和第二PMOS晶体管202构成一个差分对，第一PMOS晶体管201的栅极和第二PMOS晶体管202的栅极相连。第一PMOS晶体管201和第二PMOS晶体管202在芯片版图上共处同一个N阱，即它们共用一个背栅，因此，第一PMOS晶体管201和第二PMOS晶体管202的版图可以做成对称图形，形成良好的参数匹配。

第一PMOS晶体管201的栅极和漏极相连，形成二极管结构。第一PMOS晶体管201的源极与第三PMOS晶体管203的源极通过连线225连接。第一PMOS晶体管201的漏极通过第三连线103接受N型偏置模块140的偏置参考电流。

第二PMOS晶体管202的源极与第四PMOS晶体管204的源极通过连线224连接。第二PMOS晶体管202的漏极通过连线227连到第五PMOS晶体管205的源极。

第五PMOS晶体管205的漏源耐压要高于第一输入信号121与第二输入信号122的电压，第五PMOS晶体管205作为第二PMOS晶体管202的级连(Cascode)晶体管，第二PMOS晶体管202的电流通过第五PMOS晶体管205输出到N型输出模块。第五PMOS晶体管205的栅极通过连线228连接P型偏置模块130中的第二连线102，第五PMOS晶体管205的栅极电压由P型偏置模块130提供。

第三PMOS晶体管203的漏极与第一电压输入信号121相连。第三PMOS晶体管203的栅极通过电线223连接P型偏置模块130，第三PMOS晶体管203的栅极电压由P型偏置模块130提供。

第四PMOS晶体管204的漏极与第二电压输入信号122相连。第四PMOS晶体管204的栅极通过电线223连接P型偏置模块130，第四PMOS晶体管204的栅极电压由P型偏置模块130提供。

第三PMOS晶体管203和第四PMOS晶体管204的漏极耐压要高于第一输入信号121与第二输入信号122的电压，即它们的VDS要能够承受宽电压。假如输入信号的最高电压是N伏，则第三PMOS晶体管203和第四PMOS晶体管204的vds最低耐压要高于N伏。

第三PMOS晶体管203和第四PMOS晶体管204具有相同的栅电位，其栅电压由P型偏置模块提供。当第一电压输入信号121电位接近第二电压输入信号122时，第三PMOS晶体管203和第四PMOS晶体管204都工作在线性区。

第一电压输入信号121与第二电压输入信号122构成差分输入信号。当差分输入信号电压差较小时，即第一电压输入信号121与第二电压输入信号122接近时，第三PMOS晶体管203和第四PMOS晶体管204的栅源电压都必需大于自身的阈值电压，此时第三PMOS晶体管203和第四PMOS晶体管204都工作在线性区，即沟道阻抗较小，此时流过第三PMOS晶体管203和第四PMOS晶体管204的沟道电流也要较小，目的是使它们的漏源电压Vds处于数十至数百毫伏之间。此时第三PMOS晶体管203等效于第一PMOS晶体管201的源极电阻，第四PMOS晶体管204等效于第二PMOS晶体管202的源极电阻。高压PMOS晶体管在版图上占用面积较大，参数匹配较差。通过将第三PMOS晶体管203和第四PMOS晶体管204的沟道两端电压降vds降低，可以降低高压PMOS晶体管的匹配对总输入失调电压的影响。

如果第一电压输入信号121电压等于第二电压输入信号122电压，则第一PMOS晶体管201的沟道电流等于第二PMOS晶体管202的沟道电流。

如果第一电压输入信号121电压高于第二电压输入信号122电压，则第一PMOS晶体管201的沟道电流大于第二PMOS晶体管202的沟道电流。

如果第一电压输入信号121电压低于第二电压输入信号122电压，则第一PMOS晶体管201的沟道电流小于第二PMOS晶体管202的沟道电流。

电路的输入失调电压主要由第一PMOS晶体管201和第二PMOS晶体管202的匹配决定。通过将第一PMOS晶体管201和第二PMOS晶体管202放置在同一个N阱区，在版图上按照对称方式绘制，可以有效降低本发明电路的输入失调电压，可以使得输入失调电压处于十几毫伏以下。

如图2所示，P型偏置模块130包括第六PMOS晶体管211、第七PMOS晶体管213、第八PMOS晶体管214、第九PMOS晶体管215、第十PMOS晶体管216、第十一PMOS晶体管217、第十二PMOS晶体管218，构成自动选高电平电路。

其中，第六PMOS晶体管211、第七PMOS晶体管213为高压PMOS晶体管，它们的漏极耐压要高于第一输入信号121与第二输入信号122的电压。假如输入信号的最高电压是N伏，则第六PMOS晶体管211和第七PMOS晶体管213的vds最低耐压要高于N伏。

第六PMOS晶体管211的源极、第七PMOS晶体管213的源极和第八PMOS晶体管214的源极都相连于连线226，连线226另一端连接第一PMOS晶体管201和第二PMOS晶体管202的背栅。第六PMOS晶体管211的漏极连接第一电压输入信号121，第七PMOS晶体管213的漏极连接第二电压输入信号122，第八PMOS晶体管214的栅、漏极短接于连线210。

第九PMOS晶体管215、第十PMOS晶体管216、第十一PMOS晶体管217都是二极管形式连接，即自身的栅极和漏极短接，为P型输入级模块110的内部节点提供钳位保护。第九PMOS晶体管215、第十PMOS晶体管216、第十一PMOS晶体管217也可以是单个或者多个二极管结构并且串联来实现替代，只要保证具有同样的钳位功能即可。

第九PMOS晶体管215、第十PMOS晶体管216、第十一PMOS晶体管217、第十二PMOS晶体管218的源极均连接连线210，第六PMOS晶体管211、第七PMOS晶体管213、第八PMOS晶体管214的栅极均连接连线210。

第九PMOS晶体管215的漏极通过连线227连接第二PMOS晶体管202和第五PMOS晶体管205的漏极，用于钳位保护227连线电位，防止第二PMOS晶体管202和第五PMOS晶体管205的栅氧被击穿。

第十PMOS晶体管216的漏极通过连线225连接第一PMOS晶体管201和第三PMOS晶体管203的源极，用于钳位保护225连线电位，防止第一PMOS晶体管201和第三PMOS晶体管203的栅氧被击穿。

第十一PMOS晶体管217的漏极通过连线224连接第二PMOS晶体管202和第四PMOS晶体管204的源极，用于钳位保护224连线电位，防止第二PMOS晶体管202和第四PMOS晶体管204的栅氧被击穿。

第十二PMOS晶体管218是栅、漏极短接形成二极管结构，其漏极通过第二连线102连接到N型偏置模块140，其漏极还通过连线223连接第三PMOS晶体管203和第四PMOS晶体管204的栅极，为P型输入级模块中的第三PMOS晶体管203和第四PMOS晶体管204提供栅极电位。

如图2所示，N型偏置模块140中包括至少2路电流源，一路电流源通过第二连线102供给P型偏置模块130使用，另一路电流源通过第三连线103供给P型输入级模块110使用。

具体地，N型偏置模块140包括第一NMOS晶体管242、第二NMOS晶体管243、第三NMOS晶体管244、第四NMOS晶体管245、第五NMOS晶体管246。

第一NMOS晶体管242、第二NMOS晶体管243、第三NMOS晶体管244的栅极均通过连线208连接电流源241，第一NMOS晶体管242、第二NMOS晶体管243、第三NMOS晶体管244的源极均接地，第一NMOS晶体管242的漏极和第一NMOS晶体管242的栅极短接，第二NMOS晶体管243的漏极连接第五NMOS晶体管246的源极，第三NMOS晶体管244的漏极连接第四NMOS晶体管245的源极，第五NMOS晶体管246的漏极连接第二连线102，第四NMOS晶体管245的漏极连接第三连线103，第五NMOS晶体管246和第四NMOS晶体管245的栅极通过连线209连接。

如图2所示，N型输出级模块120包括第六NMOS晶体管232和第七NMOS晶体管234，第六NMOS晶体管232的源极接地，第六NMOS晶体管232的栅极通过连线208连接N型偏置模块140的电流源241，第七NMOS晶体管234的栅极通过连线209连接N型偏置模块140的第四NMOS晶体管245的栅极，第七NMOS晶体管234的漏极通过第五连线105连接P型输入级模块110的第五PMOS晶体管205的漏极。第六NMOS晶体管232的漏极和第七NMOS晶体管234的源极均连接第六连线106。

图2中，N型偏置模块140通过连线208、连线209为N型输出级模块120分别提供偏置电压、偏置电流。

图2中，N型输出级模块120会检测第五连线105上的电流。如果第五连线105上的电流大于第六NMOS晶体管232的饱和工作时的电流，则第六连线106输出信号电位升高；如果第五连线105上的电流小于第十八NMOS晶体管232饱和工作时的电流，则第六连线106输出信号电位降低至接近地电平。

对本申请实施例提供的具有宽电压输入范围的差分电压检测电路进行仿真试验。

仿真试验一

第一电压输入信号121网线电压固定为50V，第二电压输入信号122网线电压从0V扫描增加到100V，差分电压检测电路上主要网线的电压如图6所示，图6中，横轴表示电压，纵轴Vs(“/121”)表示第一电压输入信号121的电压，Vs(“/122”)表示第二电压输入信号122的电压，Vs(“/105”)表示第五连线105的电压，Vs(“/106”)表示第六连线106的电压，Vs(“/228”)表示连线228的电压，Vs(“/226”)表示连线226的电压，Vs(“/103”)表示第三连线103的电压，Vs(“/225”)表示连线225的电压，Vs(“/227”)表示连线227的电压，Vs(“/224”)表示连线224的电压。

图6中，当第二电压输入信号122电压低于第一电压输入信号121电压时，第五连线105和第六连线106的电压都是低电平，其它节点电压都接近第一电压输入信号121的电压，此时第五PMOS晶体管205处于截止区，第四PMOS晶体管204处于截止区，第二PMOS晶体管202处于截止区，连线226电压接近于第一电压输入信号121的电压。

图6中，当第二电压输入信号122网线电压大于第一电压输入信号121电压时，第五连线105和第六连线106的电压都是高电平，其它节点电压都接近第二电压输入信号122的电压，此时第五PMOS晶体管205处于线性工作区，第四PMOS晶体管204处于线性工作区，第二PMOS晶体管202处于线性工作区，连线226电压接近于第二电压输入信号122的电压。

仿真试验二

第二电压输入信号122网线电压固定为50V，第一电压输入信号121网线电压从0V扫描增加到100V，差分电压检测电路上主要网线的电压如图7所示，图7中，横轴表示电压，纵轴Vs(“/121”)表示第一电压输入信号121的电压，Vs(“/122”)表示第二电压输入信号122的电压，Vs(“/105”)表示第五连线105的电压，Vs(“/106”)表示第六连线106的电压，Vs(“/228”)表示连线228的电压，Vs(“/226”)表示连线226的电压，Vs(“/103”)表示第三连线103的电压，Vs(“/225”)表示连线225的电压，Vs(“/227”)表示连线227的电压，Vs(“/224”)表示连线224的电压。

图7中，当第二电压输入信号122电压低于第一电压输入信号121电压时，第五连线105和第六连线106的电压都是低电平，其它节点电压都接近第一电压输入信号121的电压，此时第五PMOS晶体管205处于截止区，第四PMOS晶体管204处于截止区，第二PMOS晶体管202处于截止区，连线226电压接近于第一电压输入信号121的电压。

图7中，当第二电压输入信号122网线电压大于第一电压输入信号121电压时，第五连线105和第六连线106的电压都是高电平，其它节点电压都接近第二电压输入信号122的电压，此时第五PMOS晶体管205处于线性工作区，第四PMOS晶体管204处于线性工作区，第二PMOS晶体管202处于线性工作区，连线226电压接近于第二电压输入信号122的电压。

从图6和图7可知，本实施例提供的差分电压检测电路，其可以在100V的宽共模输入电压范围内工作，也能在-100V～+100V的宽差模输入电压范围内工作，同时具有几毫伏至十几毫伏的较小输入失调电压。

实施例二

图3为本申请实施例二中具有宽电压输入范围的差分电压检测电路的具体实现电路的示意图，所述的具有宽电压输入范围的差分电压检测电路的具体实现电路300与实施例一区别仅在于P型偏置模块130。P型偏置模块130的作用仍然是向P型输入级110内部的晶体管提供偏置与钳位功能。

P型偏置模块130包括第一二极管311、第二二极管312、第三二极管313、第四二极管314、第五二极管315、第六二极管316、第七二极管317、第八二极管318，其中，第一二极管311、第二二极管312为高压二极管。

第一二极管311的正极连接第一电压输入信号121，第二二极管312的正极连接第二电压输入信号122，第一二极管311的负极和第二二极管312的负极连接于310节点，310节点还连接第三二极管313正极，第三二极管313负极连接第四二极管314正极、第五二极管315正极和第八二极管318正极，第三二极管313负极还通过连线223连接第三PMOS晶体管203和第四PMOS晶体管204的栅极，第三二极管313负极还通过第二连线102连接第十五PMOS晶体管244的漏极。

第三二极管313负极还通过连线228连接第五PMOS晶体管205的栅极。第四二极管314负极连接第七二极管317正极，第四二极管314负极还通过连接224连接第二PMOS晶体管202和第四PMOS晶体管204的源极。第五二极管315的负极连接第七二极管317的正极，第五二极管315的负极还通过连线225连接第一PMOS晶体管201和第三PMOS晶体管203的源极，第六二极管316和第七二极管317的负极均通过连线226连接第一PMOS晶体管201和第二PMOS晶体管202的背栅。第八二极管318的负极通过连线227连接第二PMOS晶体管202和第五PMOS晶体管205的漏极。

第一二极管311和第二二极管312对第一电压输入信号121和第二电压输入信号122进行电位选高，即310节点电位跟随第一电压输入信号121和第二电压输入信号122两者之间的最高电位。如果第一电压输入信号121节点电位高于第二电压输入信号122节点电位，则310节点电位比第一电压输入信号121节点电位低一个VBE电压(基极与发射极之间的电压)。如果第一电压输入信号121节点电位低于第二电压输入信号122节点电位，则310节点电位比第二电压输入信号122节点电位低一个VBE电压。

在某一可选的实施方式中，第三二极管313还可以由多个二极管串联组成以获得适当的连线223电位，以使第三PMOS晶体管203和第四PMOS晶体管204工作在线性区(当第一电压输入信号121电位接近于第二电压输入信号122电位时)。

在某一可选的实施方式中，第四二极管314、第五二极管315和第八二极管318也可以由多个二极管串联组成，只要它们能对连线224/225/227的电位进行有效钳位，使P型输入级110内所有晶体管在任何工作状态下都不会被过大的电压击穿为目的。

图3中，第六二极管316、第七二极管317，目的是为了向P型输入级模块中110模块中的第一PMOS晶体管201和第二PMOS晶体管202的背栅提供电位。

实施例三

图4为本申请实施例三中具有宽电压输入范围的差分电压检测电路的具体实现电路的示意图，所述的具有宽电压输入范围的差分电压检测电路的具体实现电路400是在实施例三基础上进行的优化，其与实施例三的区别仅在于：图3中P型偏置模块130中的第六二极管316、第七二极管317，在图4中被替换成第十三PMOS晶体管416和第十四PMOS晶体管417。

第十三PMOS晶体管416的漏极连接第四二极管314负极(即连线224)，第十三PMOS晶体管416的栅极连接第五二极管315的负极(即连线225)，第十三PMOS晶体管416和第十四PMOS晶体管417的源极均通过连线226连接第一PMOS晶体管201和第二PMOS晶体管202的背栅。第十四PMOS晶体管417的栅极连接第四二极管314负极，第十四PMOS晶体管417的漏极连接第五二极管315的负极。

第十三PMOS晶体管416和第十四PMOS晶体管417对连线224和连线225进行电位选高输出，如果连线224电位高于连线225电位，则连线226电位接近或等于连线224电位。如果连线224电位低于连线225电位，则连线226电位接近或等于连线225电位。即P型偏置电路130要确保P型输入级模块110中的第一PMOS晶体管201和第二PMOS晶体管202的背栅和其源极、背栅和漏极之间的二极管不会发生正向电流导通。

实施例四

图5为本申请实施例四中具有宽电压输入范围的差分电压检测电路的具体实现电路的示意图，所述的具有宽电压输入范围的差分电压检测电路的具体实现电路500是在实施例一基础上进行的优化，其与实施例一的区别仅在于：图5中，N型输出模块120中，去除了图2中的第七NMOS晶体管234，使用一个钳位二极管501对输出信号进行电压钳位。

N型输出模块120包括第六NMOS晶体管232和钳位二极管501。第六NMOS晶体管232的源极接地，第六NMOS晶体管232的栅极通过连线208连接N型偏置模块140的电流源241，第六NMOS晶体管232的漏极通过第五连线105连接P型输入级模块110的第五PMOS晶体管205的漏极，第六NMOS晶体管232的漏极还连接第六连线106。

钳位二极管501的正极接地，钳位二极管501的负极连接第二连线106。

在某一可选的实施方式中，钳位二极管501也可以是多个NMOS晶体管以二极管形式串联或其它形式实现钳位的功能。

应当理解的是，虽然在这里可能使用量术语“第一”、“第二”等等来描述各个单元，但是这些单元不应当受这些术语限制。使用这些术语仅仅是为了将一个单元与另一个单元进行区分。举例来说，在不背离示例性实施例的范围的情况下，第一单元可以被称为第二单元，并且类似地第二单元可以被称为第一单元。

以上所述，仅为本申请的较佳实施例，并非对本申请任何形式上和实质上的限制，应当指出，对于本技术领域的普通技术人员，在不脱离本申请方法的前提下，还将可以做出若干改进和补充，这些改进和补充也应视为本申请的保护范围。凡熟悉本专业的技术人员，在不脱离本申请的精神和范围的情况下，当可利用以上所揭示的技术内容而做出的些许更动、修饰与演变的等同变化，均为本申请的等效实施例；同时，凡依据本申请的实质技术对上述实施例所作的任何等同变化的更动、修饰与演变，均仍属于本申请的技术方案的范围内。

Claims (10)

1.一种具有宽电压输入范围的差分电压检测电路，其特征在于，包括：

P型输入级模块，用于接受电压差分输入信号，并将所述电压差分输入信号转换成单端输出电流；

P型偏置模块，与所述P型输入级模块连接，用于为所述P型输入级模块内的晶体管提供偏置电压及电压钳位保护；

N型偏置模块，与所述P型偏置模块和所述P型输入级模块连接，用于为所述P型偏置模块提供电流偏置，并为所述P型输入级模块提供偏置参考电流；

N型输出级模块，与所述P型输入级模块和所述N型偏置模块连接，所述N型偏置模块为所述N型输出级模块提供偏置电压或偏置电流，所述N型输出级模块根据所述P型输入级模块的单端输出电流和所述偏置参考电流的差值，输出表征所述差分输入信号的相对电压水平的信号。

2.如权利要求1所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述P型输入级模块包括第一P型晶体管和第二P型晶体管，第一P型晶体管的栅极和第二P型晶体管的栅极、第一P型晶体管的漏极相连，第一P型晶体管的源极与第三P型晶体管的源极连接，第一P型晶体管的漏极连接所述N型偏置模块；

第二P型晶体管的源极与第四P型晶体管的源极连接，第二P型晶体管的漏极与第五P型晶体管的源极连接；第三P型晶体管的栅极、第四P型晶体管的栅极、第五P型晶体管的栅极均连接所述P型偏置模块；

第三P型晶体管的漏极与第一电压输入信号相连，第四P型晶体管的漏极与第二电压输入信号相连，第一电压输入信号与第二电压输入信号构成差分输入信号。

3.如权利要求2所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述第一P型晶体管和第二P型晶体管构成一个差分对，所述第一P型晶体管和第二P型晶体管处于同一个N型阱区，所述第一P型晶体管和第二P型晶体管共用一个背栅。

4.如权利要求2所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述P型偏置模块包括由第六P型晶体管、第七P型晶体管、第八P型晶体管构成的自动选高电平电路；

第六P型晶体管、第七P型晶体管、第八P型晶体管的源极均短接在一个节点；第六P型晶体管、第七P型晶体管、第八P型晶体管的栅极均短接在一个节点；第六P型晶体管、第七P型晶体管、第八P型晶体管的背栅均短接在一个节点，并连接至第一P型晶体管、第二P型晶体管的背栅；

第六P型晶体管的漏极连接第一电压输入信号，第七P型晶体管的漏极连接第二电压输入信号，第八P型晶体管的栅极、漏极短接；

第九P型晶体管、第十P型晶体管、第十一P型晶体管都是自身的栅极和漏极短接；第九P型晶体管的源极、第十P型晶体管的源极、第十一P型晶体管的源极、第十二P型晶体管的源极均连接第六P型晶体管的源极；

第九P型晶体管的漏极连接第二P型晶体管的源极和第五P型晶体管的漏极；第十P型晶体管的漏极连接第一P型晶体管的源极和第三P型晶体管的源极；第十一P型晶体管的漏极连接第二P型晶体管和第四P型晶体管的源极；

第十二P型晶体管的栅极、漏极短接，第十二P型晶体管的漏极连接所述N型偏置模块，第十二P型晶体管的漏极还连接所述第三P型晶体管的栅极和第四P型晶体管的栅极。

5.如权利要求4所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述第三P型晶体管的漏极电压vds最低耐压大于所述第一电压输入信号的最高压，所述第四P型晶体管的漏极电压vds最低耐压大于所述第二电压输入信号的最高压；

所述第六P型晶体管的漏极电压vds最低耐压大于所述第一电压输入信号的最高压，所述第七P型晶体管的漏极电压vds最低耐压大于所述第二电压输入信号的最高压。

6.如权利要求4所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述N型偏置模块包括电流源，第一N型晶体管的栅极、第二N型晶体管的栅极、第三N型晶体管的栅极均连接所述电流源，第一N型晶体管的源极、第二N型晶体管的源极、第三N型晶体管的源极均接地；

第一N型晶体管的漏极和第一N型晶体管的栅极短接；第二N型晶体管的漏极连接第五N型晶体管的源极，第三N型晶体管的漏极连接第四N型晶体管的源极，第五N型晶体管的漏极连接第十二P型晶体管的漏极，第四N型晶体管的漏极连接第一P型晶体管漏极；

第五N型晶体管的栅极和第四N型晶体管的栅极连接，并连接至所述N型输出级模块，为所述N型输出级模块提供偏置电压；

所述电流源也连接所述N型输出级模块，为所述N型输出级模块提供偏置电流。

7.如权利要求6所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述N型输出级模块包括第六N型晶体管和第七N型晶体管，第六N型晶体管的源极接地，第六N型晶体管的栅极连接所述N型偏置模块的电流源，第七N型晶体管的栅极连接所述N型偏置模块的第四N型晶体管的栅极，第七N型晶体管的漏极连接所述P型输入级模块的第五P型晶体管的漏极；第六N型晶体管的漏极和第七N型晶体管的源极均连接输出信号端。

8.如权利要求2所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述P型偏置模块包括第一二极管和第二二极管，第一二极管的正极连接第一电压输入信号，第二二极管的正极连接第二电压输入信号；

第一二极管的负极和第二二极管的负极均连接第三二极管正极，第三二极管负极连接第四二极管正极、第五二极管正极和第八二极管正极，第三二极管负极还连接所述第三P型晶体管的栅极、第十五P型晶体管的漏极和所述第五P型晶体管的栅极；

第四二极管负极连接第七二极管正极、所述第二P型晶体管的源极；第五二极管的负极连接第七二极管的正极、所述第一P型晶体管的源极，第六二极管的负极和第七二极管的负极均连接第一P型晶体管的背栅；第八二极管的负极连接所述第二P型晶体管的漏极。

9.如权利要求2所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述P型偏置模块包括第一二极管和第二二极管，第一二极管的正极连接第一电压输入信号，第二二极管的正极连接第二电压输入信号；

第一二极管的负极和第二二极管的负极均连接第三二极管正极，第三二极管负极连接第四二极管正极、第五二极管正极和第八二极管正极，第三二极管负极还连接所述第三P型晶体管的栅极、第十五P型晶体管的漏极和所述第五P型晶体管的栅极；

第四二极管负极连接第十三P型晶体管的漏极、第十四P型晶体管的栅极、所述第二P型晶体管的源极；第五二极管的负极连接第十三P型晶体管的栅极、第十四P型晶体管的漏极、所述第一P型晶体管的源极，第十三P型晶体管的源极和第十四P型晶体管的源极均连接所述第一P型晶体管的背栅。

10.如权利要求6所述的具有宽电压输入范围的差分电压检测电路，其特征在于，所述N型输出级模块包括第七N型晶体管和钳位二极管；

第七N型晶体管的源极接地，第七N型晶体管的栅极连接所述N型偏置模块的电流源，第七N型晶体管的漏极连接所述P型输入级模块的第五P型晶体管的漏极，第七N型晶体管的漏极还连接信号输出端；

钳位二极管的正极接地，钳位二极管的负极连接信号输出端。

Images