CN111313671B - 一种集成防过压电路 - Google Patents

Abstract

本申请提供的集成防过压电路包括：偏置电路、第一支路和第二支路；第一支路的第一PMOS管的栅极接第一电压，第一PMOS管的源极与电源电压连接，第一PMOS管的漏极与第一支路的第二PMOS管的源极连接，第二PMOS管的栅极与偏置电路的第一输出端连接，第二PMOS管的漏极与接地端连接；第二支路的第一NMOS管的栅极接第二电压，第一NMOS管的源极与接地端连接，第一NMOS管的漏极与第一支路的第二NMOS管的源极连接，第二NMOS管的栅极与偏置电路的第二输出端连接，第二NMOS管的漏极与电源电压连接；当集成防过压电路处于第一状态时，偏置电路的第一输出端和第二输出端均输出第一电压；当处于第二状态时，偏置电路的第一输出端输出第二电压且偏置电路的第二输出端输出第三电压。

Description

一种集成防过压电路

技术领域

本申请涉及电路领域，涉及但不限于一种集成防过压电路。

背景技术

随着集成电路制造工艺的发展，特征尺寸越来越小，器件的耐压能力越来越弱。当芯片的供电电压超过器件最大承受电压时，就需要采取保护措施以使器件正常工作。通常会采用低压差线性稳压器或开关电源将电源电压降压。但系统集成化程度越来越高，功耗的要求也越来越高，采用低压差线性稳压器或开关电源的方案会占用额外的面积和引入额外的功率损耗。

发明内容

本申请实施例提供了一种集成防过压电路，能够解决采用低压差线性稳压器或开关电源的方案会占用额外的面积和引入额外的功率损耗的问题；该集成防过压电路实现了高度集成的、低功率损耗的低压器件保护技术，确保低压器件应用于较高的电源电压而不损坏。

本申请实施例提供了一种集成防过压电路，包括：偏置电路、第一支路和第二支路；其中，

所述第一支路包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极接第一电压，所述第一PMOS管的源极与电源电压连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第二PMOS管的栅极与所述偏置电路的第一输出端连接，所述第二PMOS管的漏极与接地端连接；

所述第二支路包括第一NMOS管和第二NMOS管，所述第一NMOS管的栅极接第二电压，所述第一NMOS管的源极与所述接地端连接，所述第一NMOS管的漏极与所述第二NMOS管的源极连接，所述第二NMOS管的栅极与所述偏置电路的第二输出端连接，所述第二NMOS管的漏极与所述电源电压连接；

所述偏置电路的输入端与所述电源电压连接；

其中，当所述集成防过压电路处于第一状态时，所述偏置电路的第一输出端和所述偏置电路的第二输出端均输出第一电压；当所述集成防过压电路处于第二状态时，所述偏置电路的第一输出端输出第二电压，且所述偏置电路的第二输出端输出第三电压；所述第三电压大于所述第一电压且所述第二电压小于所述第一电压。

可选的，所述第一电压为所述电源电压的1/N，其中，所述N为大于等于2的正整数。

可选的，所述第三电压减去所述第一电压得到的差值，与所述第一电压减去所述第二电压得到的差值相等。

可选的，所述偏置电路包括第一偏置电路，第二偏置电路以及切换电路；其中，

所述第一偏置电路的一端与所述电源电压连接，所述第一偏置电路的另一端与所述切换电路连接；

所述第二偏置电路的一端与所述电源电压连接，所述第二偏置电路的另一端与所述切换电路连接；

当所述集成防过压电路处于第一状态时，通过所述切换电路控制所述第一偏置电路的第一输出端和所述第一偏置电路的第二输出端均输出第一电压；当所述集成防过压电路处于第二状态时，通过所述切换电路控制所述第二偏置电路的第一输出端输出所述第二电压，且通过所述切换电路控制所述第二偏置电路的第二输出端输出所述第三电压。

可选的，所述第一偏置电路包括第一电阻、第二电阻、第一目标NMOS管、第二目标NMOS管、第一目标PMOS管以及第二目标PMOS管；其中，

所述第一电阻的一端与所述电源电压连接，所述第一电阻的另一端与所述第一目标NMOS管的漏极连接，所述第一目标NMOS管的源极与所述第一目标PMOS管的源极连接，所述第一目标PMOS管的漏极与所述第二电阻的一端连接，所述第二电阻的另一端与所述接地端连接；其中，所述第一目标NMOS管的漏极与所述第一目标NMOS管的栅极连接；

所述第二目标NMOS管的漏极与所述电源电压连接，所述第二目标NMOS管的源极与所述第二目标PMOS管的源极连接，所述第二目标PMOS管的漏极与所述接地端连接；其中，所述第一目标PMOS管的漏极与所述第一目标PMOS管的栅极连接；

所述第一目标NMOS管的栅极与所述第二目标NMOS管的栅极连接，所述第一目标PMOS管的栅极与所述第二目标PMOS管的栅极连接。

可选的，当所述集成防过压电路处于第一状态时，所述第三目标NMOS管和所述第三目标PMOS管均处于导通状态；当所述集成防过压电路处于第二状态时，所述第三目标NMOS管和所述第三目标PMOS管均处于关断状态。

可选的，所述第一偏置电路包括第一电阻、第二电阻、第一目标NMOS管、第二目标NMOS管、第三目标NMOS管、第一目标PMOS管、第二目标PMOS管以及第三目标PMOS管；其中，

所述第一电阻的一端与所述电源电压连接，所述第一电阻的另一端与所述第三目标PMOS管的源极连接，所述第三目标PMOS管的漏极与所述第一目标NMOS管的漏极连接，所述第一目标NMOS管的源极与第一目标PMOS管的源极连接，所述第一目标PMOS管的漏极与所述第三目标NMOS管的漏极连接，所述第三目标NMOS管的源极与所述第二电阻的一端连接，所述第二电阻的另一端与所述接地端连接；其中，所述第一目标NMOS管的漏极与所述第一目标NMOS管的栅极连接；

所述第二目标NMOS管的漏极与所述电源电压连接，所述第二目标NMOS管的源极与所述第二目标PMOS管的源极连接，所述第二目标PMOS管的漏极与所述接地端连接；其中，所述第一目标PMOS管的栅极与所述第一目标PMOS管的漏极连接；

所述第一目标NMOS管的栅极与所述第二目标NMOS管的栅极连接，所述第一目标PMOS管的栅极与所述第二目标PMOS管的栅极连接。

可选的，所述偏置电路包括第一电阻、第二电阻、第三电阻、第四电阻、第一目标NMOS管、第二目标NMOS管、第三目标NMOS管、第四目标NMOS管、第五目标NMOS管、第一目标PMOS管、第二目标PMOS管、第三目标PMOS管、第四目标PMOS管、以及第五目标PMOS管；其中，

所述第一电阻的一端与所述电源电压连接，所述第一电阻的另一端与所述第四目标PMOS管的源极连接，所述第四目标PMOS管的漏极与所述第一目标NMOS管的漏极连接，所述第一目标NMOS管的源极与所述第一目标PMOS管的源极连接，所述第一目标PMOS管的漏极与所述第四目标NMOS管漏极连接，所述第四目标NMOS管的源极与所述第二电阻的一端连接，所述第二电阻的另一端与所述接地端连接；其中，所述第四目标PMOS管的栅极与所述第一目标NMOS管的栅极连接；所述第一目标PMOS管的栅极与所述第四目标NMOS管的栅极连接；

所述第二目标NMOS管的漏极与所述电源电压连接，所述第二目标NMOS管的源极与所述第二目标PMOS管的源极连接，所述第二目标PMOS管的漏极与所述接地端连接；其中，所述第一目标NMOS管的栅极与所述第二目标NMOS管的栅极连接；所述第一目标PMOS管的栅极与所述第二目标PMOS管的栅极连接；

所述第五目标PMOS管的源极与所述电源电压连接，所述第五目标PMOS管的漏极与所述第三电阻的一端连接，所述第三电阻的另一端与所述第二目标NMOS管和所述第二目标PMOS管的源极之间的第一节点连接；所述第一节点用于作为所述偏置电路的所述第二输出端；

所述第三目标NMOS管的漏极与所述电源电压连接，所述第三目标NMOS管的源极与所述第三目标PMOS管的源极连接，所述第三目标NMOS管的漏极与所述接地端连接；

所述第五目标NMOS管的源极与所述接地端连接，所述第五目标NMOS管的漏极所述第四电阻的一端连接，所述第四电阻的另一端与所述第三目标NMOS管和所述第三目标PMOS管的源极之间的第二节点连接；所述第二节点用于作为所述偏置电路的所述第一输出端；其中，所述第三目标NMOS管的栅极分别与所述第四目标PMOS管的栅极和漏极连接；所述第三目标PMOS管的栅极分别与所述第四目标NMOS管的栅极和漏极连接。

可选的，当所述集成防过压电路处于第一状态时，所述第五目标NMOS管和所述第五目标PMOS管均处于关断状态；当所述集成防过压电路处于第二状态时，所述第五目标NMOS管和所述第五目标PMOS管均处于导通状态。

可选的，所述偏置电路、所述第一支路和所述第二支路集成在同一芯片上。

本申请实施例提供的集成防过压电路，包括：偏置电路、第一支路和第二支路；其中，第一支路包括第一PMOS管和第二PMOS管，第一PMOS管的栅极接第一电压，第一PMOS管的源极与电源电压连接，第一PMOS管的漏极与第二PMOS管的源极连接，第二PMOS管的栅极与偏置电路的第一输出端连接，第二PMOS管的漏极与接地端连接；第二支路包括第一NMOS管和第二NMOS管，第一NMOS管的栅极接第二电压，第一NMOS管的源极与接地端连接，第一NMOS管的漏极与第二NMOS管的源极连接，第二NMOS管的栅极与偏置电路的第二输出端连接，第二NMOS管的漏极与电源电压连接；偏置电路的输入端与电源电压连接；其中，当集成防过压电路处于第一状态时，偏置电路的第一输出端和偏置电路的第二输出端均输出第一电压；当集成防过压电路处于第二状态时，偏置电路的第一输出端输出第二电压，且偏置电路的第二输出端输出第三电压；第三电压大于第一电压且第二电压小于第一电压；如此，解决了采用低压差线性稳压器或开关电源的方案会占用额外的面积和引入额外的功率损耗的问题；该集成防过压电路实现了高度集成的、低功率损耗的低压器件保护技术，确保低压器件应用于较高的电源电压而不损坏，同时通过采用动态偏置电压保护方式，适当提高被保护NMOS漏端电压和降低PMOS漏端电压，避免浪费电源电压裕度。

附图说明

图1为相关技术的静态偏置防过压电路的电路图；

图2为本申请实施例提供的集成防过压电路的一种可选的电路图；

图3为本申请实施例提供的集成防过压电路的一种动态偏置电压产生示意图；

图4为本发明实施例提供的一种动态偏置电压的波形示意图；

图5为本申请实施例提供的集成防过压电路的又一种动态偏置电压产生示意图；

图6为本发明实施例提供的偏置电路的一种可选的电路图；

图7为本发明实施例提供的偏置电路的另一种可选的电路图；

图8为本发明实施例提供的偏置电路的又一种可选的电路图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。

在解释本申请实施例之前，首先对相关技术中的静态偏置防过压电路的电路进行说明：

如图1所示，是相关技术中的静态偏置防过压电路的电路图，如图1所示。VB通常是VDD/2的一个静态电压。共栅管MN2将MN1的漏端电位限制在VB以下，从而达到保护NMOS MN1的作用；PMOS的保护方法类似。原理是电路工作时，MN1的漏端电位不高于偏置电压减去阈值电压(VB-Vt)，MP1的漏端电位不低于VB+Vt。缺点是电路工作时，NMOS的漏电压最高为VB-Vt，浪费了一个阈值电压，PMOS漏端电压最低为VB+Vt，浪费了一个阈值电压，总共浪费两个阈值电压的电压裕度。可见，相关技术中的静态偏置防过压电路会引入额外的功率损耗。

实施例一

如图2所示，是本申请实施例提供的集成防过压电路的一种可选的电路图，集成防过压电路10包括第一支路101、第二支路102和偏置电路103；其中，

第一支路101包括第一PMOS管MP1和第二PMOS管MP2，第一PMOS管的栅极接第一电压，第一PMOS管的源极与电源电压连接，第一PMOS管的漏极与第二PMOS管的源极连接，第二PMOS管的栅极与偏置电路的第一输出端连接，第二PMOS管的漏极与接地端连接；

第二支路102包括第一NMOS管MN1和第二NMOS管MN2，第一NMOS管的栅极接第二电压，第一NMOS管的源极与接地端连接，第一NMOS管的漏极与第二NMOS管的源极连接，第二NMOS管的栅极与偏置电路的第二输出端连接，第二NMOS管的漏极与电源电压连接；

偏置电路103的输入端与电源电压连接；

其中，当集成防过压电路处于第一状态时，偏置电路103的第一输出端和偏置电路的第二输出端均输出第一电压；当集成防过压电路处于第二状态时，偏置电路103的第一输出端输出第二电压，且偏置电路的第二输出端输出第三电压；第三电压大于第一电压且第二电压小于第一电压。

在一些实施例中，当集成防过压电路处于第一状态如待机状态(standby)时，NMOS共栅管的栅极偏置电压为VBN与PMOS共栅管的栅极偏置电压VBP均为电源电压的一半，记为VB。此时，被保护的NMOS的漏端电压不高于VB，被保护的PMOS的漏端电压不低于VB，从而避免待机时过压。当集成防过压电路处于第二状态如电路工作时，适当抬高NMOS共栅管的栅极偏置电压，并适当拉低PMOS共栅管的栅极偏置电压。这样，被保护的NMOS的漏端电压将高于VB-Vt,被保护的PMOS的漏端电压将低于VB+Vt，从而拓宽了NMOS和PMOS漏源的电压范围，实现了高度集成的、低功率损耗的低压器件保护技术，确保低压器件应用于较高的电源电压而不损坏。

本申请实施例提供的集成防过压电路，包括：偏置电路、第一支路和第二支路；其中，第一支路包括第一PMOS管和第二PMOS管，第一PMOS管的栅极接第一电压，第一PMOS管的源极与电源电压连接，第一PMOS管的漏极与第二PMOS管的源极连接，第二PMOS管的栅极与偏置电路的第一输出端连接，第二PMOS管的漏极与接地端连接；第二支路包括第一NMOS管和第二NMOS管，第一NMOS管的栅极接第二电压，第一NMOS管的源极与接地端连接，第一NMOS管的漏极与第二NMOS管的源极连接，第二NMOS管的栅极与偏置电路的第二输出端连接，第二NMOS管的漏极与电源电压连接；偏置电路的输入端与电源电压连接；其中，当集成防过压电路处于第一状态时，偏置电路的第一输出端和偏置电路的第二输出端均输出第一电压；当集成防过压电路处于第二状态时，偏置电路的第一输出端输出第二电压，且偏置电路的第二输出端输出第三电压；第三电压大于第一电压且第二电压小于第一电压；如此，解决了采用低压差线性稳压器或开关电源的方案会占用额外的面积和引入额外的功率损耗的问题；该集成防过压电路实现了高度集成的、低功率损耗的低压器件保护技术，确保低压器件应用于较高的电源电压而不损坏，同时通过采用动态偏置电压保护方式，适当提高被保护NMOS漏端电压和降低PMOS漏端电压，避免浪费电源电压裕度。

实施例二

在一些实施例中，偏置电路的数量可以是一个也可以是多个；示例性的，当偏置电路的数量为一个时，偏置电路包括偏置电路1，结合图2、图3以及图4所示，本申请提出的集成防过压电路采用动态偏置电压的MOSFET防过压方案，如图2所示，NMOS共栅管的栅极偏置电压为VBN，PMOS共栅管的栅极偏置电压为VBP。当电路处于待机状态时，VBN与VBP为电源电压的一半，记为VB。此时，被保护的NMOS的漏端电压不高于VB，被保护的PMOS的漏端电压不低于VB，从而避免待机时过压。当电路工作时，适当抬高NMOS共栅管的栅极偏置电压，并适当拉低PMOS共栅管的栅极偏置电压。这样，被保护的NMOS的漏端电压将高于VB-Vt,被保护的PMOS的漏端电压将低于VB+Vt，从而拓宽了NMOS和PMOS漏源的电压范围。这里，VBN、VBP的波形示意图如图4所示，其中，VBN可以是一个固定电压，也可以是一个比VB高一个额定值的电压，也可以是比VB高一个阈值电压值的电压，即VB+Vt。VBP可以是一个与电源电压有固定差值的电压，也可以是一个比VB低一个额定值的电压，也可以是比VB低一个阈值电压值的电压，即VB-Vt。由此可知，本申请实施例中只采用一个偏置电路，其在EN＝0时输出VB＝0.5VDD，在EN＝1时输出比VB低的VB1和比VB高的VB2，通过采用动态偏置电压，适当提高被保护NMOS漏端电压和降低PMOS漏端电压，避免浪费电源电压裕度。

实施例三

在一些实施例中，当偏置电路的数量为二个时，偏置电路包括偏置电路1、偏置电路2和切换电路，结合图2、图4以及图5所示，本申请提出的集成防过压电路采用动态偏置电压的MOSFET防过压方案，如图5所示，存在电源电压VDD时，偏置电路1产生等于1/2电源电压的偏置电压VB；当电路处于工作状态即EN＝1时，偏置电路2工作且产生比VB低的电压VB1和比VB高的电压VB2。切换电路使EN＝0时VBN＝VBP＝VB；EN＝1时，VBN＝VB2，VBP＝VB1。

实施例四

本申请实施例中的偏置电路包括第一偏置电路，第二偏置电路以及切换电路；其中，第一偏置电路的一端与电源电压连接，第一偏置电路的另一端与切换电路连接；

第二偏置电路的一端与电源电压连接，第二偏置电路的另一端与切换电路连接；

当集成防过压电路处于第一状态时，通过切换电路控制第一偏置电路的第一输出端和第一偏置电路的第二输出端均输出第一电压；当集成防过压电路处于第二状态时，通过切换电路控制第二偏置电路的第一输出端输出第二电压，且通过切换电路控制第二偏置电路的第二输出端输出第三电压。

进一步的，在第一种实现方式中，第一偏置电路包括第一电阻、第二电阻、第一目标NMOS管、第二目标NMOS管、第一目标PMOS管以及第二目标PMOS管；其中，

第一电阻的一端与电源电压连接，第一电阻的另一端与第一目标NMOS管的漏极连接，第一目标NMOS管的源极与第一目标PMOS管的源极连接，第一目标PMOS管的漏极与第二电阻的一端连接，第二电阻的另一端与接地端连接；其中，第一目标NMOS管的漏极与第一目标NMOS管的栅极连接；

第二目标NMOS管的漏极与电源电压连接，第二目标NMOS管的源极与第二目标PMOS管的源极连接，第二目标PMOS管的漏极与接地端连接；其中，第一目标PMOS管的漏极与第一目标PMOS管的栅极连接；

第一目标NMOS管的栅极与第二目标NMOS管的栅极连接，第一目标PMOS管的栅极与第二目标PMOS管的栅极连接。

在一些实施例中，当集成防过压电路处于第一状态时，第三目标NMOS管和第三目标PMOS管均处于导通状态；当集成防过压电路处于第二状态时，第三目标NMOS管和第三目标PMOS管均处于关断状态。

进一步的，在第二种实现方式中，第一偏置电路包括第一电阻、第二电阻、第一目标NMOS管、第二目标NMOS管、第三目标NMOS管、第一目标PMOS管、第二目标PMOS管以及第三目标PMOS管；其中，

第一电阻的一端与电源电压连接，第一电阻的另一端与第三目标PMOS管的源极连接，第三目标PMOS管的漏极与第一目标NMOS管的漏极连接，第一目标NMOS管的源极与第一目标PMOS管的源极连接，第一目标PMOS管的漏极与第三目标NMOS管的漏极连接，第三目标NMOS管的源极与第二电阻的一端连接，第二电阻的另一端与接地端连接；其中，第一目标NMOS管的漏极与第一目标NMOS管的栅极连接；

第二目标NMOS管的漏极与电源电压连接，第二目标NMOS管的源极与第二目标PMOS管的源极连接，第二目标PMOS管的漏极与接地端连接；其中，第一目标PMOS管的栅极与第一目标PMOS管的漏极连接；

第一目标NMOS管的栅极与第二目标NMOS管的栅极连接，第一目标PMOS管的栅极与第二目标PMOS管的栅极连接。

这里，对第一种实现方式进行进一步的说明，参见图2和图6，偏置电路包括偏置电路1、偏置电路2和切换电路；其中VB1、VB2是偏置电路2的输出。MN1、MP1和电路R构成分压电路，假设NMOS与PMOS的阈值电压相等，则A点电位等于0.5VDD。MN1与MN2匹配，MP1与MP2匹配，MN1、MP1、MN2、MP2工作在弱反型区，MN1、MP1与MN2、MP2构成translinear结构，使VB＝VA。电路待机时，ENL＝0，ENH_INV＝VDD，MN3和MP3都导通，使VBN＝VB，VBP＝VB。电路工作时，ENL＝VB，ENH_INV＝VB，MN3和MP3都关断，这时VBN＝VB2，VBP＝VB1。

这里，对第二种实现方式进行进一步的说明，参见图2和图7，在MN1与电阻R1之间串联一个二极管连接的PMOS管MP3，在MP1与电阻R2之间串联一个二级管连接的NMOS管MN3，R1＝R2，三个NMOS管匹配，三个PMOS管也相互匹配。该电路可消除NMOS与PMOS阈值电压不同引起的误差，使VB＝0.5VDD。

实施例五

本申请实施例中的偏置电路包括第一电阻、第二电阻、第三电阻、第四电阻、第一目标NMOS管、第二目标NMOS管、第三目标NMOS管、第四目标NMOS管、第五目标NMOS管、第一目标PMOS管、第二目标PMOS管、第三目标PMOS管、第四目标PMOS管、以及第五目标PMOS管；其中，

第一电阻的一端与电源电压连接，第一电阻的另一端与第四目标PMOS管的源极连接，第四目标PMOS管的漏极与第一目标NMOS管的漏极连接，第一目标NMOS管的源极与第一目标PMOS管的源极连接，第一目标PMOS管的漏极与第四目标NMOS管漏极连接，第四目标NMOS管的源极与第二电阻的一端连接，第二电阻的另一端与接地端连接；其中，第四目标PMOS管的栅极与第一目标NMOS管的栅极连接；第一目标PMOS管的栅极与第四目标NMOS管的栅极连接；

第二目标NMOS管的漏极与电源电压连接，第二目标NMOS管的源极与第二目标PMOS管的源极连接，第二目标PMOS管的漏极与接地端连接；其中，第一目标NMOS管的栅极与第二目标NMOS管的栅极连接；第一目标PMOS管的栅极与第二目标PMOS管的栅极连接；

第五目标PMOS管的源极与电源电压连接，第五目标PMOS管的漏极与第三电阻的一端连接，第三电阻的另一端与第二目标NMOS管和第二目标PMOS管的源极之间的第一节点连接；第一节点用于作为偏置电路的第二输出端；

第三目标NMOS管的漏极与电源电压连接，第三目标NMOS管的源极与第三目标PMOS管的源极连接，第三目标NMOS管的漏极与接地端连接；

第五目标NMOS管的源极与接地端连接，第五目标NMOS管的漏极第四电阻的一端连接，第四电阻的另一端与第三目标NMOS管和第三目标PMOS管的源极之间的第二节点连接；第二节点用于作为偏置电路的第一输出端；其中，第三目标NMOS管的栅极分别与第四目标PMOS管的栅极和漏极连接；第三目标PMOS管的栅极分别与第四目标NMOS管的栅极和漏极连接。

这里，当集成防过压电路处于第一状态时，第五目标NMOS管和第五目标PMOS管均处于关断状态；当集成防过压电路处于第二状态时，第五目标NMOS管和第五目标PMOS管均处于导通状态。

这里，参见图2和图8，电路待机时MN5和MP5都关断，VBN＝0.5VDD，VBP＝0.5VDD。电路工作时MN5和MP5导通，这时有电流通过电阻R3流入MP2，MP2的电流增大，使MP2的栅源电压增大，VBN>0.5VDD；电阻R4从MN3管抽取电流，MN3的电流增大，使MN3的栅源电压增大，从而使VBP<0.5VDD。

在本申请的其他实施例中，集成防过压电路包括的偏置电路、第一支路和第二支路集成在同一芯片上。

本申请实施例提供的集成防过压电路，采用动态偏置电压，适当提高被保护NMOS漏端电压和降低PMOS漏端电压，避免浪费电源电压裕度。而且，电路待机时偏置电路工作于亚阈值区，静态功耗很小。电路工作时引入的功率损耗很小，几乎可以忽略。同时该技术方案的结构简单，节省芯片面积。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。

Claims (5)

1.一种集成防过压电路，其特征在于，包括：偏置电路、第一支路和第二支路；其中，

所述第一支路包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极接第一电压，所述第一PMOS管的源极与电源电压连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第二PMOS管的栅极与所述偏置电路的第一输出端连接，所述第二PMOS管的漏极与接地端连接；

所述第二支路包括第一NMOS管和第二NMOS管，所述第一NMOS管的栅极接第二电压，所述第一NMOS管的源极与所述接地端连接，所述第一NMOS管的漏极与所述第二NMOS管的源极连接，所述第二NMOS管的栅极与所述偏置电路的第二输出端连接，所述第二NMOS管的漏极与所述电源电压连接；

所述偏置电路的输入端与所述电源电压连接；

其中，所述偏置电路包括第一电阻、第二电阻、第三电阻、第四电阻、第一目标NMOS管、第二目标NMOS管、第三目标NMOS管、第四目标NMOS管、第五目标NMOS管、第一目标PMOS管、第二目标PMOS管、第三目标PMOS管、第四目标PMOS管、以及第五目标PMOS管；其中，

所述第一电阻的一端与所述电源电压连接，所述第一电阻的另一端与所述第四目标PMOS管的源极连接，所述第四目标PMOS管的漏极与所述第一目标NMOS管的漏极连接，所述第一目标NMOS管的源极与所述第一目标PMOS管的源极连接，所述第一目标PMOS管的漏极与所述第四目标NMOS管漏极连接，所述第四目标NMOS管的源极与所述第二电阻的一端连接，所述第二电阻的另一端与所述接地端连接；其中，所述第四目标PMOS管的栅极与所述第一目标NMOS管的栅极连接；所述第一目标PMOS管的栅极与所述第四目标NMOS管的栅极连接；

所述第二目标NMOS管的漏极与所述电源电压连接，所述第二目标NMOS管的源极与所述第二目标PMOS管的源极连接，所述第二目标PMOS管的漏极与所述接地端连接；其中，所述第一目标NMOS管的栅极与所述第二目标NMOS管的栅极连接；所述第一目标PMOS管的栅极与所述第二目标PMOS管的栅极连接；

所述第五目标PMOS管的源极与所述电源电压连接，所述第五目标PMOS管的漏极与所述第三电阻的一端连接，所述第三电阻的另一端与所述第二目标NMOS管和所述第二目标PMOS管的源极之间的第一节点连接；所述第一节点用于作为所述偏置电路的所述第二输出端；

所述第三目标NMOS管的漏极与所述电源电压连接，所述第三目标NMOS管的源极与所述第三目标PMOS管的源极连接，所述第三目标PMOS管的漏极与所述接地端连接；

所述第五目标NMOS管的源极与所述接地端连接，所述第五目标NMOS管的漏极与所述第四电阻的一端连接，所述第四电阻的另一端与所述第三目标NMOS管和所述第三目标PMOS管的源极之间的第二节点连接；所述第二节点用于作为所述偏置电路的所述第一输出端；其中，所述第三目标NMOS管的栅极分别与所述第四目标PMOS管的栅极和漏极连接；所述第三目标PMOS管的栅极分别与所述第四目标NMOS管的栅极和漏极连接；

其中，当所述集成防过压电路处于第一状态时，所述偏置电路的第一输出端和所述偏置电路的第二输出端均输出第一电压；当所述集成防过压电路处于第二状态时，所述偏置电路的第一输出端输出第二电压，且所述偏置电路的第二输出端输出第三电压；所述第三电压大于所述第一电压且所述第二电压小于所述第一电压。

2.根据权利要求1所述的集成防过压电路，其特征在于，所述第一电压为所述电源电压的1/N，其中，所述N为大于等于2的正整数。

3.根据权利要求1所述的集成防过压电路，其特征在于，所述第三电压减去所述第一电压得到的差值，与所述第一电压减去所述第二电压得到的差值相等。

4.根据权利要求1所述的集成防过压电路，其特征在于，当所述集成防过压电路处于第一状态时，所述第五目标NMOS管和所述第五目标PMOS管均处于关断状态；当所述集成防过压电路处于第二状态时，所述第五目标NMOS管和所述第五目标PMOS管均处于导通状态。

5.根据权利要求1至4任一项所述的集成防过压电路，其特征在于，所述偏置电路、所述第一支路和所述第二支路集成在同一芯片上。

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