CN220171458U - 一种低压差线性稳压电路及芯片 - Google Patents

Abstract

本实用新型提供一种低压差线性稳压电路及芯片，包括：LDO模块、反馈模块及保护模块，其中：保护模块通过分压提供安全阈值；LDO模块将工作电压转换为对应的输出电压；反馈模块连接于LDO模块与保护模块之间，基于安全阈值对LDO模块进行调节，使LDO模块中MOS器件的栅极与源极的压差稳定在所设计的耐压范围内，以提高LDO模块的转换能力。通过增加保护模块及反馈模块使MOS器件的栅极与源极的压差稳定在耐压范围内，有效增强了栅源之间的耐压能力，提高了LDO的转换能力及精度，极大地减小电路尺寸，有效节约版图面积。

Description

一种低压差线性稳压电路及芯片

技术领域

本实用新型涉及集成电路设计与应用技术领域，特别是涉及一种低压差线性稳压电路及芯片。

背景技术

LDO(Low Dropout Regulator，低压差线性稳压器)具有结构简单，低噪声，低功耗以及小封装和较少的外围应用器件等突出优点，在便携式电子产品中得到广泛的应用。在一些电压转换的应用场景中，受限于制造工艺，当输入与输出的电压差过小、或者输出电流过大时，会导致MOS器件(英文全称叫MOSFET，是Metal Oxide Semiconductor FieldEffect Transistor的缩写，即金属氧化物半导体型场效应管，属于场效应管中的绝缘栅型，包括NMOS管和PMOS管，其中，NMOS是N-Metal-Oxide-Semiconductor的缩写，意思为N型金属-氧化物-半导体，而拥有这种结构的晶体管我们称之为NMOS管；PMOS是P-Metal-Oxide-Semiconductor的缩写，意思为P型金属-氧化物-半导体，而拥有这种结构的晶体管我们称之为PMOS管)出现超压问题。最常见的解决MOS器件栅端与源端之间的耐压问题，是在栅端与源端之间掺入多个二极管连接的PMOS管或者多个二极管，受到尺寸的限制，这种二极管钳位的方式所能提供的源极电流有限，当MOS器件的栅端电流较大时，这种二极管钳位的方式会造成MOS器件被击穿从而烧毁整个电路。另一方面，在MOS器件的栅端与源端进行二极管钳位的方式会造成电路的次级点向主极点靠拢，从而影响整体电路的稳定性。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种低压差线性稳压电路，用于解决现有技术中LDO电路的MOS器件的栅端与源端较难实现耐压的问题。

为实现上述目的及其他相关目的，本实用新型提供一种低压差线性稳压电路，所述低压差线性稳压电路至少包括：LDO模块、反馈模块及保护模块，其中：

所述保护模块通过分压提供安全阈值；

所述LDO模块将工作电压转换为对应的输出电压；

所述反馈模块连接于所述LDO模块与所述保护模块之间，并接入偏置信号，基于所述安全阈值对所述LDO模块进行调节，使所述LDO模块中MOS器件的栅极与源极的压差稳定在所设计的耐压范围内。

可选地，所述LDO模块包括：误差放大器、缓冲单元、第一PMOS管、第一电阻及第二电阻，其中：所述误差放大器的第一输入端与参考信号连接；所述缓冲单元的输入端与所述误差放大器的输出端连接；所述第一PMOS管的源极与工作电压连接，所述第一PMOS管的栅极与所述缓冲单元的输出端连接，其中，通过所述第一PMOS管的漏极生成所述输出电压；所述第一电阻的第一端与所述第一PMOS管的漏极连接，所述第一电阻的第二端与所述误差放大器的第二输入端连接；所述第二电阻连接于所述第一电阻的第二端与参考地之间。

可选地，所述缓冲单元包括第一NMOS管及第二PMOS管，其中：所述第一NMOS管的栅极与所述误差放大器的输出端连接，所述第一NMOS管的源极与参考地连接；所述第二PMOS管的源极与工作电压连接，所述第二PMOS管的栅极与漏极均与所述第一NMOS管的漏极连接。

可选地，所述反馈模块包括：第三电阻、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第二NMOS管、第三NMOS管、第四NMOS管及第五NMOS管，其中：所述第三电阻的第一端与工作电压连接；所述第三PMOS管的源极与所述第三电阻的第二端连接，所述第三PMOS管的栅极与所述保护模块接；所述第四PMOS管的源极与所述第三电阻的第二端连接，所述第四PMOS管的栅极与所述缓冲单元连接；所述第五PMOS管的源极与所述第三PMOS管的漏极连接，所述第五PMOS管的栅极接入偏置信号；所述第六PMOS管的源极与所述第四PMOS管的漏极连接，所述第六PMOS管的栅极与所述第五PMOS管的栅极连接；所述第四NMOS管的漏极及栅极均与所述第五PMOS管的漏极连接，所述第四NMOS管的源极与参考地连接；所述第五NMOS管的漏极与所述第六PMOS管的漏极连接，所述第五NMOS管的栅极与所述第四NMOS管的栅极连接，所述第五NMOS管的源极与参考地连接；所述第三NMOS管的漏极及栅极均与所述误差放大器的输出端连接；所述第二NMOS管的漏极与所述第三NMOS管的源极连接，所述第二NMOS管的栅极与所述第五NMOS管的漏极连接，所述第二NMOS管的源极与参考地连接。

可选地，所述保护模块包括：第四电阻、第五电阻、第六电阻、第六NMOS管、第七NMOS管及第八NMOS管，其中：所述第四电阻的第一端与工作电压连接；所述第六NMOS管的漏极及栅极均与所述第四电阻的第二端连接；所述第五电阻的第一端与所述第六NMOS管的源极连接；所述第七NMOS管的漏极及栅极均与所述第五电阻的第二端连接；所述第六电阻的第一端与所述第七NMOS管的源极及所述反馈模块连接；所述第八NMOS管的漏极及栅极均与所述第六电阻的第二端连接，所述第八NMOS管的源极与参考地连接。

可选地，所述第四电阻、所述第五电阻及所述第六电阻，彼此之间参数相等；所述第六NMOS管、所述第七NMOS管及所述第八NMOS管，彼此之间尺寸相等。

为实现上述目的及其他相关目的，本发明提供一种芯片，所述芯片包括所述低压差线性稳压电路。

如上所述，本实用新型的一种低压差线性稳压电路及芯片，具有以下有益效果：

本实用新型的低压差线性稳压电路及芯片，通过增加保护模块及反馈模块使MOS器件的栅极与源极的压差稳定在耐压范围内，有效增强了栅源之间的耐压能力，提高了LDO的转换能力及精度，极大地减小电路尺寸，有效节约版图面积。

附图说明

图1显示为本实用新型的第一示例性的LDO电路示意图。

图2显示为本实用新型的第二示例性的LDO电路示意图。

图3显示为本实用新型的第三示例性的LDO电路示意图。

图4显示为本实用新型的低压差线性稳压电路的结构示意图。

图5显示为本实用新型的低压差线性稳压电路的一种实施方式示意图。

附图标记说明

1 低压差线性稳压电路

11 LDO模块

111 缓冲单元

12 反馈模块

13 保护模块

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

图1展示了一种LDO电路，包括误差放大器OA01、缓冲单元BUF01、PMOS管MP01、电阻R01及电阻R02，其中，电阻R01与误差放大器OA01的同相输入端连接从而构成反馈网络；缓冲单元BUF01起电压缓冲作用；PMOS管MP01不具有耐高压特性。在图1所示的LDO结构中，如果输入输出转换电压的压差过小或者输出电流过大时，LDO会进入dropout状态(dropout状态是指在某一负载条件下维持VOUT1输出，但环路调节已达到上限，PMOS管MP01处于线性区的状态，其中，环路包括差放大器OA01、缓冲单元BUF01及PMOS管MP01部分)，从而导致PMOS管MP01的栅极与源极之间出现超压现象，造成PMOS管MP01性能退化甚至损坏。

针对图1中PMOS管的栅极与源极的超压现象，图2展示了另外一种LDO电路，具体是在PMOS管MP11的栅极与源极之间插入二极管连接方式的PMOS管，包括：PMOS管P1、···、PMOS管Pn，其中，二极管连接方式是指PMOS管P1至PMOS管Pn均设置成漏极与栅极连接(而漏极又与衬底连接，因此在实物中，体现为衬底与栅极连接)、且PMOS管P1至PMOS管Pn进行级联的方式，通过给PMOS管MP11的栅极提供source电流(即拉电流)的方式，以使PMOS管MP11的栅极与源极之间的压差控制在可接受的范围之内。但是，这种二极管连接方式所能提供的source电流比较有限，一旦PMOS管MP11的栅极的sink电流(即灌电流)较大时，会造成PMOS管MP11发生电学击穿从而导致整个电路被烧毁；另一方面，在PMOS管MP11的源极与栅极之间进行二极管连接方式设置会对LDO结构的次极点产生消极影响，使次极点向主极点靠近，从而影响电路整体的稳定性。

图3展示了另外一种LDO电路，在PMOS管MP21的栅极与源极之间插入级联的二极管，包括：二极管D1、···、二极管Dn，通过给PMOS管MP21的栅极提供source电流(即拉电流)的方式，以使PMOS管MP21的栅极与源极之间的压差控制在可接受的范围之内。但是，这种二极管连接方式所能提供的source电流比较有限，一旦PMOS管MP21的栅极的sink电流(即灌电流)较大时，会造成PMOS管MP21发生电学击穿从而导致整个电路被烧毁；另一方面，在PMOS管MP21的源极与栅极之间进行二极管连接方式设置会对LDO结构的次极点产生消极影响，使次极点向主极点靠近，从而影响电路整体的稳定性。

因此，本实用新型提供了一种低压差线性稳压电路，具体实施如下：

如图4及图5所示，本实施例提供了一种低压差线性稳压电路1，所述低压差线性稳压电路1包括：LDO模块11、反馈模块12及保护模块13，其中：

保护模块13通过分压提供安全阈值。具体地，作为示例，如图4及图5所示，保护模块13包括：第四电阻R4、第五电阻R5、第六电阻R6、第六NMOS管MN6、第七NMOS管MN7及第八NMOS管MN8，其中：第四电阻R4的第一端与工作电压VDD连接；第六NMOS管MN6的漏极及栅极均与第四电阻R4的第二端连接；第五电阻R5的第一端与第六NMOS管MN6的源极连接；第七NMOS管MN7的漏极及栅极均与第五电阻R5的第二端连接；第六电阻R6的第一端与第七NMOS管MN7的源极及反馈模块12连接，即第六电阻R6的第一端与第三PMOS管MP3的栅极连接，通过第六电阻R6的第一端产生安全阈值，在本实施例中，安全阈值的电压包括工作电压VDD的三分之一；第八NMOS管MN8的漏极及栅极均与第六电阻R6的第二端连接，第八NMOS管MN8的源极与参考地GND连接。更具体地，第四电阻R4、第五电阻R5及第六电阻R6，彼此之间参数相等；第六NMOS管MN6、第七NMOS管MN7及第八NMOS管MN8，彼此之间尺寸相等。需要说明的是，第四电阻R4与第六NMOS管MN6构成一组单元，第五电阻R5与第七NMOS管MN7构成一组单元，第六电阻R6与第八NMOS管MN8构成一组单元，三组单元参数完全相等，进而对工作电压VDD进行分压，而所提供的安全阈值的电压为工作电压VDD的三分之一，与纯电阻分压相比，三组单元的设置方式在获得相同电流的情况下，能够最大限度的减小电阻的取值，以第四电阻R4与第六NMOS管MN6构成的一组单元为例，在相同电流通过的前提下，第四电阻R4与第六NMOS管MN6所产生的电阻值，比采用纯电阻的电阻值要小，这样可以减少电路面积，节约硬件成本。

需要补充说明的是，保护模块13的设置方式也可以采用电阻和二极管串联的方式对工作电压VDD进行分压，只要能减小电阻的取值，提供稳定的安全阈值，任意保护模块13的设置方式均适用，并不以本实施例为限。

如图4及图5所示，LDO模块11将工作电压VDD转换为对应的输出电压。

具体地，作为示例，如图4及图5所示，LDO模块11包括：误差放大器OA、缓冲单元111、第一PMOS管MP1、第一电阻R1及第二电阻R2，其中：误差放大器OA的第一输入端与参考信号VREF连接(在图5所示的实施方式中，误差放大器OA的第一输入端包括同相输入端。需要说明的是，误差放大器OA的第一输入端也可以包括反相输入端，而误差放大器OA的第一输入端的具体设置应考虑实际的使用场景，并不以图5所示的实施方式为限)；缓冲单元111的输入端与误差放大器OA的输出端连接；第一PMOS管MP1的源极与工作电压VDD连接，第一PMOS管MP1的栅极与缓冲单元111的输出端连接，其中，通过第一PMOS管MP1的漏极生成输出电压；第一电阻R1的第一端与第一PMOS管MP1的漏极连接，第一电阻R1的第二端与误差放大器OA的第二输入端连接(在图5所示的实施方式中，误差放大器OA的第二输入端包括反相输入端。需要说明的是，误差放大器OA的第二输入端也可以包括同相输入端，而误差放大器OA的第二输入端的具体设置应考虑实际的使用场景，并不以图5所示的实施方式为限)；第二电阻R2连接于第一电阻R1的第二端与参考地GND之间。进一步地，缓冲单元111包括第一NMOS管MN1及第二PMOS管MP2，其中：第一NMOS管MN1的栅极与误差放大器OA的输出端连接，第一NMOS管MN1的源极与参考地GND连接；第二PMOS管MP2的源极与工作电压VDD连接，第二PMOS管MP2的栅极与漏极均与第一NMOS管MN1的漏极连接。

需要说明的是，LDO模块11还可以采用ASIC(Application Specific IntegratedCircuit，即专用集成电路，是针对特定用户要求和特定电子系统设计、制造的专有应用程序芯片，其计算能力和计算效率可根据算法需要进行定制)进行设置，也可以采用IP核(IP核，全称知识产权核，英文全称为intellectual property core，是在集成电路的可重用设计方法学中，指某一方提供的、形式为逻辑单元、芯片设计的可重用模组。IP核通常已经通过了设计验证，设计人员以IP核为基础进行设计，可以缩短设计所需的周期)进行设置，只要能将工作电压转换为对应的输出电压，任意LDO模块11的设置形式均适用，并不以本实施例为限。

如图4及图5所示，反馈模块12连接于LDO模块11与保护模块13之间，并接入偏置信号VB，基于安全阈值对LDO模块11进行调节，使LDO模块11中MOS器件(即第一PMOS管MP1)的栅极与源极的压差稳定在所设计的耐压范围内，以提高LDO模块11的转换能力，其中，偏置信号VB用于使反馈模块12中的MOS管工作在饱和区。

具体地，作为示例，如图4及图5所示，反馈模块12包括：第三电阻R3、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4及第五NMOS管MN5，其中：第三电阻R3的第一端与工作电压VDD连接；第三PMOS管MP3的源极与第三电阻R3的第二端连接，第三PMOS管MP3的栅极与保护模块13连接，即第三PMOS管MP3的栅极与第六电阻R6的第一端连接；第四PMOS管MP4的源极与第三电阻R3的第二端连接，第四PMOS管MP4的栅极与缓冲单元111连接，即第四PMOS管MP4的栅极与第二PMOS管MP2的漏极连接；第五PMOS管MP5的源极与第三PMOS管MP3的漏极连接，第五PMOS管MP5的栅极接入偏置信号VB，其中，偏置信号VB用于使第五PMOS管MP5与第六PMOS管MP6工作在饱和区；第六PMOS管MP6的源极与第四PMOS管MP4的漏极连接，第六PMOS管MP6的栅极与第五PMOS管MP5的栅极连接；第四NMOS管MN4的漏极及栅极均与第五PMOS管MP5的漏极连接，第四NMOS管MN4的源极与参考地GND连接；第五NMOS管MN5的漏极与第六PMOS管MP6的漏极连接，第五NMOS管MN5的栅极与第四NMOS管MN4的栅极连接，第五NMOS管MN5的源极与参考地GND连接；第三NMOS管MN3的漏极及栅极均与误差放大器OA的输出端连接；第二NMOS管MN2的漏极与第三NMOS管MN3的源极连接，第二NMOS管MN2的栅极与第五NMOS管MN5的漏极连接，第二NMOS管MN2的源极与参考地GND连接。

需要说明的是，反馈模块12构成运算放大器，其中，第三电阻R3为运算放大器的尾电流电阻；第三PMOS管MP3的栅极与第四PMOS管MP4的栅极构成运算放大器的输入端(其中，可以将第三PMOS管MP3的栅极设置为运算放大器的同相输入端、将第四PMOS管MP4的栅极设置为运算放大器的反相输入端，也可以将第三PMOS管MP3的栅极设置为运算放大器的反相输入端、将第四PMOS管MP4的栅极设置为运算放大器的同相输入端，应根据使用场景对运算放大器输入端的极性进行设置。而在图5展示的实施方式中，第三PMOS管MP3的栅极为为运算放大器的同相输入端、第四PMOS管MP4的栅极为运算放大器的反相输入端)；第五PMOS管MP5与第六PMOS管MP6基于偏置信号VB对运算放大器进行电压调节；第四NMOS管MN4与第五NMOS管MN5构成运算放大器的负载电流镜；第二NMOS管MN2与第三NMOS管MN3构成运算放大器的输出端；第三PMOS管MP3的栅极连接由保护模块13所提供的安全阈值，作为示例，安全阈值的电压为工作电压VDD的三分之一；第一NMOS管MN1与第二PMOS管MP2构成LDO模块11的电压缓冲级。需要补充说明的是，安全阈值的电压的应根据实际的使用场景进行设置，也可以设置为工作电压VDD的二分之一等，并不以本实施例为限。

如图4及图5所示，当LDO模块11处于正常转换操作时，第一PMOS管MP1的栅极电压处于安全阈值的电压之上，即反馈模块12所构成运算放大器的输入端(可以包括同相输入端，也可以包括反相输入端，应根据具体的使用场景对运算放大器的输入端进行设置，在这里就不一一赘述)的电压大于由保护模块13提供的安全阈值的电压，则节点A保持为低电平，则第二NMOS管MN2与第三NMOS管MN3处于关断状态，使节点B保持在高电平，此时反馈模块12不会对LDO模块11产生任何影响；当LDO模块进入dropout状态时，第一PMOS管MP1的栅极电压处于安全阈值的电压之下，即反馈模块12所构成运算放大器的输入端的电压小于由保护模块13提供的安全阈值的电压，进而将节点A的电平抬高，使第二NMOS管MN2与第三NMOS管MN3导通，将节点B的电平拉低，从而降低第一NMOS管MN1的电流，进而将第一PMOS管MP1的栅极的sink电流降低以抬高第一PMOS管MP1的栅极的电压，使第一PMOS管MP1的栅极与源极的压差稳定在所设计的耐压范围内，以提高LDO模块11的转化能力。

需要说明的是，反馈模块12还可以采用ASIC进行设置，也可以采用IP核进行设置，只要能使LDO模块11中MOS器件(第一PMOS管MP1)的栅极与源极的压差稳定在所设计的耐压范围内，以提高所LDO模块11的转换能力，任意反馈模块12的设置形式均适用，并不以本实施例为限。

本实施例还提供一种芯片，所述芯片包括本实施例所述的低压差线性稳压电路，所述芯片能够对电路进行降压稳压操作，还能对电源进行隔离、滤波及限幅操作。需要说明的是，所述芯片可以通过ASIC进行设置，也可以采用IP核进行设置，具体的设置方式应考虑使用场景，并不以本实施例为限。

综上所述，本实用新型的一种低压差线性稳压电路及芯片，至少包括：LDO模块、反馈模块及保护模块，其中：所述保护模块通过分压提供安全阈值；所述LDO模块将工作电压转换为对应的输出电压；所述反馈模块连接于所述LDO模块与所述保护模块之间，基于所述安全阈值对所述LDO模块进行调节，使所述LDO模块中MOS器件的栅极与源极的压差稳定在所设计的耐压范围内，以提高所述LDO模块的转换能力。本实用新型的低压差线性稳压电路及芯片，通过增加保护模块及反馈模块使MOS器件的栅极与源极的压差稳定在耐压范围内，有效增强了栅源之间的耐压能力，提高了LDO的转换能力及精度，极大地减小电路尺寸，有效节约版图面积。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (7)

1.一种低压差线性稳压电路，其特征在于，所述低压差线性稳压电路至少包括：LDO模块、反馈模块及保护模块，其中：

所述保护模块通过分压提供安全阈值；

所述LDO模块将工作电压转换为对应的输出电压；

所述反馈模块连接于所述LDO模块与所述保护模块之间，并接入偏置信号，基于所述安全阈值对所述LDO模块进行调节，使所述LDO模块中MOS器件的栅极与源极的压差稳定在所设计的耐压范围内。

2.根据权利要求1所述的低压差线性稳压电路，其特征在于：所述LDO模块包括：误差放大器、缓冲单元、第一PMOS管、第一电阻及第二电阻，其中：所述误差放大器的第一输入端与参考信号连接；所述缓冲单元的输入端与所述误差放大器的输出端连接；所述第一PMOS管的源极与工作电压连接，所述第一PMOS管的栅极与所述缓冲单元的输出端连接，其中，通过所述第一PMOS管的漏极生成所述输出电压；所述第一电阻的第一端与所述第一PMOS管的漏极连接，所述第一电阻的第二端与所述误差放大器的第二输入端连接；所述第二电阻连接于所述第一电阻的第二端与参考地之间。

3.根据权利要求2所述的低压差线性稳压电路，其特征在于：所述缓冲单元包括第一NMOS管及第二PMOS管，其中：所述第一NMOS管的栅极与所述误差放大器的输出端连接，所述第一NMOS管的源极与参考地连接；所述第二PMOS管的源极与工作电压连接，所述第二PMOS管的栅极与漏极均与所述第一NMOS管的漏极连接。

4.根据权利要求2所述的低压差线性稳压电路，其特征在于：所述反馈模块包括：第三电阻、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第二NMOS管、第三NMOS管、第四NMOS管及第五NMOS管，其中：所述第三电阻的第一端与工作电压连接；所述第三PMOS管的源极与所述第三电阻的第二端连接，所述第三PMOS管的栅极与所述保护模块连接；所述第四PMOS管的源极与所述第三电阻的第二端连接，所述第四PMOS管的栅极与所述缓冲单元连接；所述第五PMOS管的源极与所述第三PMOS管的漏极连接，所述第五PMOS管的栅极接入偏置信号；所述第六PMOS管的源极与所述第四PMOS管的漏极连接，所述第六PMOS管的栅极与所述第五PMOS管的栅极连接；所述第四NMOS管的漏极及栅极均与所述第五PMOS管的漏极连接，所述第四NMOS管的源极与参考地连接；所述第五NMOS管的漏极与所述第六PMOS管的漏极连接，所述第五NMOS管的栅极与所述第四NMOS管的栅极连接，所述第五NMOS管的源极与参考地连接；所述第三NMOS管的漏极及栅极均与所述误差放大器的输出端连接；所述第二NMOS管的漏极与所述第三NMOS管的源极连接，所述第二NMOS管的栅极与所述第五NMOS管的漏极连接，所述第二NMOS管的源极与参考地连接。

5.根据权利要求1所述的低压差线性稳压电路，其特征在于：所述保护模块包括：第四电阻、第五电阻、第六电阻、第六NMOS管、第七NMOS管及第八NMOS管，其中：所述第四电阻的第一端与工作电压连接；所述第六NMOS管的漏极及栅极均与所述第四电阻的第二端连接；所述第五电阻的第一端与所述第六NMOS管的源极连接；所述第七NMOS管的漏极及栅极均与所述第五电阻的第二端连接；所述第六电阻的第一端与所述第七NMOS管的源极及所述反馈模块连接；所述第八NMOS管的漏极及栅极均与所述第六电阻的第二端连接，所述第八NMOS管的源极与参考地连接。

6.根据权利要求5所述的低压差线性稳压电路，其特征在于：所述第四电阻、所述第五电阻及所述第六电阻，彼此之间参数相等；所述第六NMOS管、所述第七NMOS管及所述第八NMOS管，彼此之间尺寸相等。

7.一种芯片，其特征在于：所述芯片包括：如权利要求1-6任意一项所述的低压差线性稳压电路。