CN103901935A

CN103901935A - 自偏置带隙基准源

Info

Publication number: CN103901935A
Application number: CN201410099934.5A
Authority: CN
Inventors: 李亮
Original assignee: Suzhou Vocational University
Current assignee: Suzhou Vocational University
Priority date: 2014-03-18
Filing date: 2014-03-18
Publication date: 2014-07-02

Abstract

本发明公开了自偏置带隙基准源，其NMOS晶体管M1的电流通道里串联电阻R3，所述电阻R3的一端与NMOS晶体管M3的漏极相连，并且与NMOS晶体管M1、M2的栅极相连，给NMOS晶体管M1、M2提供栅极偏置电压，电阻R3的另一端与PMOS晶体管M5的漏极相连，并且与NMOS晶体管M3、M4的栅极相连，给NMOS晶体管M3、M4提供栅极偏置电压；NMOS晶体管M2的电流通道里串联电阻R4，所述电阻R4的一端与NMOS晶体管M4的漏极相连，并且与PMOS晶体管M5、M6的栅极相连，给PMOS晶体管M5、M6提供栅极偏置电压，电阻R4的另一端与PMOS晶体管M6的漏极相连，并且与PMOS晶体管M7、M8的栅极相连，给PMOS晶体管M7、M8提供栅极偏置电压；本发明对电源电压不敏感、启动速度快、低功耗低温度系数、且具有高电源抑制比。

Description

自偏置带隙基准源

技术领域

本发明涉及一种带隙基准源的改进，特指一种对电源电压不敏感、启动速度快、低功耗低温度系数、且具有高电源抑制比的自偏置带隙基准源。

背景技术

带隙基准源广泛应用于各种模拟、数模混合信号和电源管理等集成电路中，随着集成电路工业的发展, 片上系统将成为今后集成电路设计的主流。一个典型的片上系统包含应用处理器模块、数字信号处理器模块、存储器单元模块、模数与数模转换模块、电压基准源模块和外设接口模块等等多种数字和模拟模块，而且芯片内部采用多电源供电来减低功耗。对于传统的带隙基准源电路，低电源电压下，有两个明显的因素制约着电路的实现：一是带隙基准源的输出大约为1.2V，超出了电源电压的范围；另一个是基准源电路中用到的运算放大器的输入共模范围受到限制。这两个制约因素可以分别通过电流模式和电阻分压的方法解决。但是，这些基准源电路用到的是Bipolar或者是BiCMOS工艺，成本较高。为此，我们研发了一种对电源电压不敏感、启动速度快、低功耗低温度系数、且具有高电源抑制比的自偏置带隙基准源。

发明内容

本发明目的是为了克服现有技术的不足而提供一种对电源电压不敏感、启动速度快、低功耗低温度系数、且具有高电源抑制比的自偏置带隙基准源。

为达到上述目的，本发明采用的技术方案是：自偏置带隙基准源，包含基准电路；所述基准电路，包含由NMOS晶体管M1、M2、M3、M4组成的第一共源共栅电流镜和包含由PMOS晶体管M5、M6、M7、M8组成的第二共源共栅电流镜；所述NMOS晶体管M1的电流通道里串联电阻R3，所述电阻R3的一端与NMOS晶体管M3的漏极相连，并且与NMOS晶体管M1、M2的栅极相连，给NMOS晶体管M1、M2提供栅极偏置电压，电阻R3的另一端与PMOS晶体管M5的漏极相连，并且与NMOS晶体管M3、M4的栅极相连，给NMOS晶体管M3、M4提供栅极偏置电压；NMOS晶体管M2的电流通道里串联电阻R4，所述电阻R4的一端与NMOS晶体管M4的漏极相连，并且与PMOS晶体管M5、M6的栅极相连，给PMOS晶体管M5、M6提供栅极偏置电压，电阻R4的另一端与PMOS晶体管M6的漏极相连，并且与PMOS晶体管M7、M8的栅极相连，给PMOS晶体管M7、M8提供栅极偏置电压。

优选的，所述自偏置带隙基准源，还包含启动电路，所述启动电路，包含晶体管M11- M17；所述晶体管M11、M12并联；所述晶体管M11、M16串联；所述晶体管M13、M14、M15、M17串联，并与晶体管M11并联；所述晶体管M13、M14的栅极相连，并与晶体管M13、M14的漏极相连；所述晶体管M15、M16的栅极相连，并与晶体管M15、M17的漏极相连；所述晶体管M11、M12的栅极相连，并与晶体管M11、M16的漏极相连；所述晶体管M12的一漏极与电阻R3及晶体管M3的栅极相连，另一漏极与晶体管M11、M12的漏极一起接供电电压Vdd；所述晶体管M16、M17的漏极分别接地；所述晶体管M17的栅极与输出电压VREF端相连。

由于上述技术方案的运用，本发明与现有技术相比具有下列优点：

本发明所述的自偏置带隙基准源，使用自偏置的共源共栅电流镜结构，可以避免由于MOS器件的沟道长度调制造成电源抑制比的下降。本发明采用了低电压共源共栅电流镜，分别由NMOS晶体管M1、M2、M3、M4构成的第一共源共栅电流镜与由PMOS晶体管M5、M6、M7、M8构成的第二共源共栅电流镜，为了避免NMOS晶体管M3、M4和PMOS晶体管M5、M6的栅极电压使用额外偏置电压，在电路中串联进入电阻R3、R4为其提供偏置栅极电压，维持所有的MOS晶体管都工作在饱和态；本发明对电源电压不敏感、启动速度快、低功耗低温度系数、且具有高电源抑制比。

附图说明

下面结合附图对本发明技术方案作进一步说明：

附图1为本发明所述的自偏置带隙基准源的电路原理图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步的详细说明。

附图1为本发明所述的自偏置带隙基准源，包含基准电路；所述基准电路，包含第一共源共栅电流镜、第二共源共栅电流镜；所述第一共源共栅电流镜，包含NMOS晶体管M1、NMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4；所述第二共源共栅电流镜，包含PMOS晶体管M5、PMOS晶体管M6、PMOS晶体管M7、PMOS晶体管M8；所述NMOS晶体管M1的电流通道里串联电阻R3，所述电阻R3的一端与NMOS晶体管M3的漏极相连，并且与NMOS晶体管M1、NMOS晶体管M2的栅极相连，给NMOS晶体管M1、NMOS晶体管M2提供栅极偏置电压，电阻R3的另一端与PMOS晶体管M5的漏极相连，并且与NMOS晶体管M3、NMOS晶体管M4的栅极相连，给NMOS晶体管M3、NMOS晶体管M4提供栅极偏置电压；NMOS晶体管M2的电流通道里串联电阻R4，所述电阻R4的一端与NMOS晶体管M4的漏极相连，并且与PMOS晶体管M5、PMOS晶体管M6的栅极相连，给PMOS晶体管M5、PMOS晶体管M6提供栅极偏置电压，电阻R4的另一端与PMOS晶体管M6的漏极相连，并且与PMOS晶体管M7、PMOS晶体管M8的栅极相连，给PMOS晶体管M7、PMOS晶体管M8提供栅极偏置电压。

如附图1所示，为了得到一个零温度系数的基准源，双极晶体管Q1、Q2、Q3并列；双极晶体管Q1的基极、集电极分别接地，发射极接NMOS晶体管M1的漏极；双极晶体管Q2的基极、集电极分别接地，发射极通过电阻R1接NMOS晶体管M1的漏极；双极晶体管Q3的基极、集电极分别接地，发射极通过电阻R2接PMOS晶体管M10的漏极；所述PMOS晶体管M10与M11串联，PMOS晶体管M11接供电电压Vdd；PMOS晶体管M10与M11的栅极分别与电阻R4的两端相连；双极晶体管Q2、Q3尺寸相同，晶体管M1-M8通过共源共栅连接，使得流过双极晶体管Q1、Q2的电流相等。双极晶体管Q2的发射极面积是双极晶体管Q1的K倍，K大于1。双极晶体管Q1两端的电压须等于双极晶体管Q2和电阻R1两端的电压之和，因此有：

。与双极晶体管Q3串联的电阻R2的阻值是与双极晶体管Q2串联的电阻R1的阻值的L倍，有

。输出电压为：

，可使温度系数为零时，此时。为了电路在电源上电时能够摆脱简并偏置点，加入一个启动电路来保证电路能够正常工作。附图1中的启动电路，包含晶体管M11- M17，所述晶体管M11、M12并联；所述晶体管M11、M16串联；所述晶体管M13、M14、M15、M17串联，并与晶体管M11并联；所述晶体管M13、M14的栅极相连，并与晶体管M13、M14的漏极相连；所述晶体管M15、M16的栅极相连，并与晶体管M15、M17的漏极相连；所述晶体管M11、M12的栅极相连，并与晶体管M11、M16的漏极相连；所述晶体管M12的一漏极与电阻R3及晶体管M3的栅极相连，另一漏极与晶体管M11、M12的漏极一起接供电电压Vdd；所述晶体管M16、M17的漏极分别接地；所述晶体管M17的栅极与输出电压VREF端相连。启动电路的工作过程简述如下：当电源上电开始时，PMOS晶体管M11、M12和NMOS晶体管M16开始饱和导通，PMOS晶体管M12漏极与共源共栅自偏置电路的PMOS晶体管M5的漏极相连，使得PMOS晶体管M5的漏极电压开始上升，使自偏置环路脱离简并点；随着PMOS晶体管M12漏极的电压的上升，延时一段时间后输出电压VREF也在上升，输出端VREF与NMOS晶体管M17的栅极相连，PMOS晶体管M13、M14、M15的栅漏极短接成有源电阻，那么使得NMOS晶体管M17的栅极电压上升，直到大于其阈值电压时，NMOS晶体管M17饱和导通，NMOS晶体管M16栅极电压被下拉为零电平，NMOS晶体管M16截止。同时，PMOS晶体管M11、M12也脱离工作状态，最终基准产生电路进入正常的工作状态。故启动电路只是在上电开始的时候才起作用，基准电路正常工作时不起作用。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并加以实施，并不能以此限制本发明的保护范围，凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围内。

Claims

1.自偏置带隙基准源，包含基准电路；其特征在于：所述基准电路，包含由NMOS晶体管M1、M2、M3、M4组成的第一共源共栅电流镜和包含由PMOS晶体管M5、M6、M7、M8组成的第二共源共栅电流镜；所述NMOS晶体管M1的电流通道里串联电阻R3，所述电阻R3的一端与NMOS晶体管M3的漏极相连，并且与NMOS晶体管M1、M2的栅极相连，给NMOS晶体管M1、M2提供栅极偏置电压，电阻R3的另一端与PMOS晶体管M5的漏极相连，并且与NMOS晶体管M3、M4的栅极相连，给NMOS晶体管M3、M4提供栅极偏置电压；NMOS晶体管M2的电流通道里串联电阻R4，所述电阻R4的一端与NMOS晶体管M4的漏极相连，并且与PMOS晶体管M5、M6的栅极相连，给PMOS晶体管M5、M6提供栅极偏置电压，电阻R4的另一端与PMOS晶体管M6的漏极相连，并且与PMOS晶体管M7、M8的栅极相连，给PMOS晶体管M7、M8提供栅极偏置电压。

2.根据权利要求1所述的自偏置带隙基准源，其特征在于：还包含启动电路，所述启动电路，包含晶体管M11- M17；所述晶体管M11、M12并联；所述晶体管M11、M16串联；所述晶体管M13、M14、M15、M17串联，并与晶体管M11并联；所述晶体管M13、M14的栅极相连，并与晶体管M13、M14的漏极相连；所述晶体管M15、M16的栅极相连，并与晶体管M15、M17的漏极相连；所述晶体管M11、M12的栅极相连，并与晶体管M11、M16的漏极相连；所述晶体管M12的一漏极与电阻R3及晶体管M3的栅极相连，另一漏极与晶体管M11、M12的漏极一起接供电电压Vdd；所述晶体管M16、M17的漏极分别接地；所述晶体管M17的栅极与输出电压VREF端相连。