CN115664356B

CN115664356B - 一种高压输入级差分对管保护电路

Info

Publication number: CN115664356B
Application number: CN202211569955.XA
Authority: CN
Inventors: 张明; 漆星宇
Original assignee: Jiangsu Runic Technology Co ltd
Current assignee: Jiangsu Runic Technology Co ltd
Priority date: 2022-12-08
Filing date: 2022-12-08
Publication date: 2023-03-14
Anticipated expiration: 2042-12-08
Also published as: CN115664356A

Abstract

本发明公开一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一PMOS管V1和第二PMOS管V2；还包括第一NMOS管Q1、第二NMOS管Q2、第三PMOS管Q3和第四PMOS管Q4，其中，V1和V2的共源极端还分别连接Q1的栅极、Q2的栅极、Q3的栅极、Q4的栅极，Q1的源极分别连接V2的栅极、Q3的源极，Q2的源极分别连接V1的栅极、Q4的源极；且Q1的漏极连接输入正端，Q2的漏极连接输入负端。此种保护电路结构简单，能够在输入压差过大时实现对差分对管的保护，并且能够避免漏电现象的产生。

Description

一种高压输入级差分对管保护电路

技术领域

本发明属于高压电路技术领域，特别涉及一种高压输入级差分对管保护电路。

背景技术

比较器和运算放大器经常会使用差分对管结构进行电路设计，差分对管的电路结构可参考图1，通常包括两个MOS管V1、V2，MOS管可以是PMOS管或NMOS管，图中所示以PMOS管为例，V1、V2的源极连接于A点，另有电流源也连接该A点。

由于在通常情况下，薄栅氧工艺制作的MOS管栅极和源/漏极之间的耐压不可以超过5.5V，而在高压比较器和高压运放的使用场景中有可能输入之间的压差较大，会导致差分对MOS管栅极和源/漏极之间的电压超过5V，因此需要设计差分对管的保护电路。

中国专利申请号201510314651.2公开一种差分对管的保护电路，包括二极管回路和两个NMOS管M1、M2，其中，M1的源极和M2的源极共同连接至A点，M1的源极分别与V1的栅极、二极管回路相耦接，M1的漏极连接输入正端V_in+，M2的源极分别与V2的栅极、二极管回路相耦接，M2的漏极连接输入负端V_in-。该发明通过在PMOS管差分对管的保护电路中采用NMOS管，在NMOS管差分对管的保护电路中采用PMOS管，正常工作时，V_in+和V_in-的电压很接近，两个NMOS/PMOS管处于线性状态，相当于两个电阻，当V_in+和V_in-的电压相差较大时，其中一个NMOS/PMOS管Vgs下降，处于截止状态，相当于电阻变大，能更好地保护差分对管。

以上专利申请通过一对开关和一对背靠背二极管进行输入级差分对管保护，但是存在着一个问题，当输入差分电压过大时，二极管导通，会将差分对管之间的电压箝位在0.6V左右，但有可能会存在两输入之间的电流通路，导致输入偏置电流变大，且两输入电流偏移方向相反，有待改进。

发明内容

本发明的目的，在于提供一种高压输入级差分对管保护电路，结构简单，能够在输入压差过大时实现对差分对管的保护，并且能够避免漏电现象的产生。

为了达成上述目的，本发明的解决方案是：

一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一PMOS管和第二PMOS管，且所述共源极还连接有电流源；还包括第一NMOS管、第二NMOS管、第三PMOS管和第四PMOS管，其中，第一PMOS管和第二PMOS管的共源极端还分别连接第一NMOS管的栅极、第二NMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极，第一NMOS管的源极分别连接第二PMOS管的栅极、第三PMOS管的源极，第二NMOS管的源极分别连接第一PMOS管的栅极、第四PMOS管的源极；且第一NMOS管的漏极连接输入正端，第二NMOS管的漏极连接输入负端。

还包括电阻，该电阻的一端连接第一PMOS管和第二PMOS管的共源极端，另一端分别连接第一NMOS管的栅极、第二NMOS管的栅极、第三PMOS管的栅极和第四PMOS管的栅极。

还包括第五PMOS管、第六PMOS管、第七PMOS管、第三NMOS管和第四NMOS管，其中，第五PMOS管的栅极与漏极短接，并连接第一PMOS管和第二PMOS管的共源极端，第五PMOS管的源极分别连接第一NMOS管的栅极、第二NMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极；第六PMOS管与第七PMOS管共源极连接，并共同连接至第五PMOS管栅极与漏极的短接点；第六PMOS管的栅极连接至第一PMOS管的栅极，第七PMOS管的栅极连接至第二PMOS管的栅极；第三NMOS管的栅极与漏极短接，并共同连接至第六PMOS管的漏极；第四NMOS管的栅极与漏极短接，并共同连接至第七PMOS管的漏极；第三NMOS管和第四NMOS管共源极连接并接地。

一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一NMOS管和第二NMOS管，且所述共源极还通过电流源接地；还包括第一PMOS管、第二PMOS管、第三NMOS管和第四NMOS管，其中，第一NMOS管和第二NMOS管的共源极端还分别连接第一PMOS管的栅极、第二PMOS管的栅极、第三NMOS管的栅极、第四NMOS管的栅极，第一PMOS管的源极分别连接第二NMOS管的栅极、第三NMOS管的源极，第二PMOS管的源极分别连接第一NMOS管的栅极、第四NMOS管的源极；且第二PMOS管的漏极连接输入正端，第一PMOS管的漏极连接输入负端。

还包括电阻，该电阻的一端连接第一NMOS管和第二NMOS管的共源极端，另一端分别连接第一PMOS管的栅极、第二PMOS管的栅极、第三NMOS管的栅极和第四NMOS管的栅极。

还包括第五NMOS管、第六NMOS管、第七NMOS管、第三PMOS管和第四PMOS管，其中，第五NMOS管的栅极与漏极短接，并连接第一NMOS管和第二NMOS管的共源极端，第五NMOS管的源极分别连接第一PMOS管的栅极、第二PMOS管的栅极、第三NMOS管的栅极、第四NMOS管的栅极；第六NMOS管与第七NMOS管共源极连接，并共同连接至第五NMOS管栅极与漏极的短接点；第六NMOS管的栅极连接至第一NMOS管的栅极，第七NMOS管的栅极连接至第二NMOS管的栅极；第三PMOS管的栅极与漏极短接，并共同连接至第六NMOS管的漏极；第四PMOS管的栅极与漏极短接，并共同连接至第七NMOS管的漏极；第三PMOS管和第四PMOS管共源极连接并接地。

一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一PMOS管和第二PMOS管，且所述共源极还连接有电流源；还包括第一NMOS管、第二NMOS管、第一PNP三极管和第二PNP三极管，其中，第一PMOS管和第二PMOS管的共源极端还分别连接第一NMOS管的栅极、第二NMOS管的栅极、第一NPN三极管的基极、第二PNP三极管的基极，第一NMOS管的源极分别连接第二PMOS管的栅极、第一PNP三极管的发射极，第二NMOS管的源极分别连接第一PMOS管的栅极、第二PNP三极管的发射极；且第一NMOS管的漏极连接输入正端，第二NMOS管的漏极连接输入负端。

还包括电阻，电阻的一端连接第一PMOS管和第二PMOS管的共源极，电阻的另一端分别连接第一NMOS管的栅极、第二NMOS管的栅极、第一NPN三极管的基极和第二PNP三极管的基极。

一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一NMOS管和第二NMOS管，且所述共源极还通过电流源接地；还包括第一PMOS管、第二PMOS管、第一NPN三极管和第二NPN三极管，其中，第一NMOS管和第二NMOS管的共源极端还分别连接第一PMOS管的栅极、第二PMOS管的栅极、第一NPN三极管的基极、第二NPN三极管的基极，第一PMOS管的源极分别连接第二NMOS管的栅极、第一NPN三极管的发射极，第二PMOS管的源极分别连接第一NMOS管的栅极、第二NPN三极管的发射极；且第二PMOS管的漏极连接输入正端，第一PMOS管的漏极连接输入负端。

还包括电阻，电阻的一端连接第一NMOS管和第二NMOS管的共源极，电阻的另一端分别连接第一PMOS管的栅极、第二PMOS管的栅极、第一NPN三极管的基极和第二NPN三极管的基极。

采用上述方案后，本发明能够在输入端压差过大时，通过MOS管阈值电压对开关管控制电位钳位，可保证差分对管输入电压在5V以内，且开关管和MOS钳位管不会同时导通，不存在输入级对电源或地的漏电通路。本发明可以实现输入级差分对管的保护且不存在漏电，结构简单。

附图说明

图1是一种现有的差分对管保护电路图；

图2是本发明第一实施结构的电路原理图；

图3是本发明第二实施结构的电路原理图；

图4是本发明第三实施结构的电路原理图；

图5是本发明第四实施结构的电路原理图；

图6是本发明第五实施结构的电路原理图；

图7是本发明第九实施结构的电路原理图。

具体实施方式

以下将结合附图，对本发明的技术方案及有益效果进行详细说明。

如图2所示，本发明提供一种高压输入级差分对管保护电路，其使用的差分对管采用两个PMOS管V1、V2，二者共源极连接，定义该连接点为A点，并有电流源I1的负端也连接该A点，此为现有技术，不再赘述。

本发明的改进点在于：包括两个NMOS管Q1、Q2和两个PMOS管Q3、Q4，其中，Q1的栅极连接至A点，A点还分别连接Q2的栅极、Q3的栅极、Q4的栅极；定义Q1的源极为B点，B点分别连接V2的栅极、Q3的源极；定义Q2的源极为C点，C点还分别连接V1的栅极、Q4的源极；Q1的漏极连接输入正端INN，Q2的漏极连接输入负端INP。

工作时，在正常状态，输入压差较小，此时输入正端INN和输入负端INP的电压相差不大，此时Q1和Q2处于线性状态，可以看作是电阻结构，不进行压差保护；当输入正端INN和输入负端INP的输入压差过大时，假设INP大于INN，此时差分对管的源极会跟随电压较低的输入端，也即INN端，那么点A为INN输入电压增加一个V2的栅源电压Vgs，Q1正常导通，Q2的栅源电压下降，相当于电阻阻值增大，对于Q2的状态，先假设Q2处于导通状态，则C点电压必定小于A点电压且应等于INP输入电压，这种情况是不存在的，由于A点为INN输入电压增加了一个V2的栅源电压Vgs，而INP输入电压比INN输入电压大很多，那么INP输入电压必定大于A点电压，因此Q2处于截止状态。对于C点电压，其由Q4决定，由电路可知，Q2和Q4不可能同时导通，因此由INP至地的通路不可能存在电流，所以C点电压应当小于A点电压加Q4的栅源电压，也即C点电压小于INN输入电压、V2的栅源电压、Q4的栅源电压三者之和，这样就能够保证差分对管之间的压差不超过两个栅源电压Vgs，从而对高压输入级差分对管起到保护作用，同时借助Q2和Q4能够排除输入级对电源或地的漏电通路，避免漏电。

对于图2所示的电路，假设INN的输入电压远大于INP的输入电压，此时差分对管的源极跟随电压较低的INP端，那么A点为INP输入电压增加一个V1的栅源电压Vgs，Q2正常导通，Q1的栅源电压下降，相当于电阻阻值增大，此时由于INN输入电压比INP输入电压大很多，且A点为INP输入电压增加了一个V1的栅源电压Vgs，那么INN输入电压必定大于A点电压，因此Q1处于截止状态；对于B点电压，由Q3决定，由于Q1和Q3不可能同时导通，那么INN至地的线路上不可能存在电流，也就不存在漏电通路；同时，B点电压应当小于A点电压加Q3的栅源电压，也即B点电压小于INP输入电压、V1的栅源电压、Q3的栅源电压之和，从而保证差分对管之间的压差不超过两个栅源电压Vgs，从而对高压输入级差分对管起到保护作用。

如图3所示，是本发明的第二种实施电路图，其应用的差分对管由NMOS管构成，包括两个NMOS管V1、V2，二者共源极连接，定义该连接点为A点，并有电流源I1的正端连接该A点，电流源I1的负端接地；此为现有技术，不再赘述。

本发明的改进点在于：设置的保护电路包括两个PMOS管Q1、Q2和两个NMOS管Q3、Q4，其中，Q1的栅极连接至A点，A点还分别连接Q2的栅极、Q3的栅极、Q4的栅极；定义Q1的源极为B点，B点分别连接V2的栅极、Q3的源极；定义Q2的源极为C点，C点还分别连接V1的栅极、Q4的源极；Q2的漏极连接输入正端INN，Q1的漏极连接输入负端INP。

工作时，在正常状态，输入压差较小，此时INN和INP的电压相差不大，Q1和Q2处于线性状态，可以看作是电阻结构，不进行压差保护；当INN和INP的输入压差过大时，假设INN大于INP，那么差分对管的源极跟随电压较低的INP端，点A为INP输入电压增加一个V2的栅源电压Vgs，Q1正常导通，Q2的栅源电压下降，相当于电阻阻值增大，对于此时Q2的状态，由于A点为INP输入电压增加一个V2的栅源电压Vgs，而INN输入电压又比INP输入电压大得多，那么INN输入电压必定大于A点电压，因此Q2处于截止状态。而C点电压由Q4决定，由于Q2和Q4不可能同时导通，因此由INN至地的通路不可能存在电流，C点电压应当小于A点电压加Q4的栅源电压，也即C点电压小于INP输入电压、V2的栅源电压、Q4的栅源电压之和，这样就能够保证差分对管之间的压差不超过两个栅源电压Vgs，从而保护高压输入级差分对管不因输入差分电压过大而损坏，同时也能够避免输入级对电源或地的漏电通路。对于INN小于INP的情况，可参考第一种实施结构的分析，在此不再赘述。

如图4所示，是本发明的第三种实施电路图，其与第一种实施结构的区别在于，将电压箝位结构中的PMOS管更换为PNP三极管Q3、Q4，三极管的基极、集电极、发射极分别对应PMOS管的栅极、漏极、源极，连接关系不变；该电路结构也能够实现PMOS差分对管的输入级压差保护，并避免漏电现象的产生，工作原理在此不再赘述。

如图5所示，是本发明的第四种实施电路图，其与第二种实施结构的区别在于，将电压箝位结构中的NMOS管更换为NPN三极管Q3、Q4，三极管的基极、集电极、发射极分别对应NMOS管的栅极、漏极、源极，连接关系不变；该电路结构也能够实现NMOS差分对管的输入级压差保护，并避免漏电现象的产生，工作原理在此不再赘述。

如图6所示，是本发明的第五种实施电路图，其与第一种实施结构的区别在于，PMOS管V1、V2的共源极连接电阻R1的一端，将R1的另一端作为A点，A点分别连接电流源I1、Q1-Q4的栅极；通过电阻R1的设置，能够借助R1抬高NMOS管Q1、Q2的栅极电位，在正常工作时Q1、Q2的导通性更好，电阻更小。

需要说明的是，前述第二种至第四种实施电路均可以通过增加连接电阻的方式来提高输入端MOS管的导通性，其中，图3所示的第二种实施电路中，电阻的一端连接两个NMOS管V1、V2的共源极，电阻的另一端作为A点，该A点再分别连接电流源I1的正端以及Q1-Q4的栅极，作为本发明的第六种实施电路，这种连接结构能够提高正常工作时PMOS管Q1、Q2的导通性；图4所示的第三种实施电路中，电阻的一端连接PMOS管V1、V2的共源极，电阻的另一端作为A点，分别连接电流源I1、Q1-Q2的栅极、Q3-Q4的基极，作为本发明的第七种实施电路，电阻的设置能够在正常工作状态下使得NMOS管Q1、Q2的导通性更好；图5所示的第四种实施电路中，电阻的一端连接NMOS管V1、V2的共源极，电阻的另一端作为A点，该A点再分别连接电流源I1的正端以及Q1-Q2的栅极、Q3-Q4的基极，作为本发明的第八种实施电路，在输入压差较小时能够提高PMOS管Q1、Q2的导通性。

如图7所示，是本发明提供的第九种实施电路图，其中差分对管设于运放A1中（图中未示），A1的负端连接V2的栅极，也即B点，A1的正端连接V1的栅极，也即C点；其与第五种实施结构的区别在于，增加辅助差分对管保护电路（右侧虚线框），并将电阻R1替换为PMOS管Q5；具体来说，PMOS管Q5的源极作为点A，Q5的栅极与漏极短接；所述辅助差分对管电路包括PMOS管Q6、Q7和NMOS管Q8、Q9，其中，Q6、Q7共源极连接，且该共源极还连接Q5栅极与漏极的短接点；Q6的栅极连接C点，Q7的栅极连接B点；Q8的栅极与漏极短接，并共同连接至Q6的漏极；Q9的栅极与漏极短接，并共同连接至Q7的漏极；Q8、Q9共源极连接并接地。

对于图6所示电路，当输入共模电平较高时，由于存在电阻R1，会导致运放A1中的电流源I1过早地进入线性区，则运放性能不可避免地受到影响，输入信号的共模电压范围受限；而在图7中通过增加设置辅助差分对管保护电路，并将R1更换为Q5，减小了电路面积（因在实现相同效果的前提下电阻面积会比晶体管大很多），这样既提高了Q1、Q2的导通能力，又能减小对实际运放差分对管共模输入范围的影响。

需要说明的是，参照图7所示电路结构，可以对第六种至第八种实施电路进行类似变型：

第十种实施电路：在前述第六种实施电路基础上，将电阻改为采用NMOS管Q5，且Q5的源极作为点A，Q5的栅极与漏极短接；还设置有NMOS管Q6、Q7和PMOS管Q8、Q9，其中，Q6、Q7共源极连接，且该共源极还连接Q5栅极与漏极的短接点；Q6的栅极连接C点，Q7的栅极连接B点；Q8的栅极与漏极短接，并共同连接至Q6的漏极；Q9的栅极与漏极短接，并共同连接至Q7的漏极；Q8、Q9共源极连接并接地；

第十一种实施电路：在前述第七种实施电路基础上，将电阻改为采用PMOS管Q5，且Q5的源极作为点A，Q5的栅极与漏极短接；还设置有PMOS管Q6、Q7和NMOS管Q8、Q9，其中，Q6、Q7共源极连接，且该共源极还连接Q5栅极与漏极的短接点；Q6的栅极连接C点，Q7的栅极连接B点；Q8的栅极与漏极短接，并共同连接至Q6的漏极；Q9的栅极与漏极短接，并共同连接至Q7的漏极；Q8、Q9共源极连接并接地；

第十二种实施电路：在前述第八种实施电路基础上，将电阻改为采用NMOS管Q5，且Q5的源极作为点A，Q5的栅极与漏极短接；还设置有NMOS管Q6、Q7和PMOS管Q8、Q9，其中，Q6、Q7共源极连接，且该共源极还连接Q5栅极与漏极的短接点；Q6的栅极连接C点，Q7的栅极连接B点；Q8的栅极与漏极短接，并共同连接至Q6的漏极；Q9的栅极与漏极短接，并共同连接至Q7的漏极；Q8、Q9共源极连接并接地。

以上电路结构均可以避免输入共模电平较高时对运放性能的不利影响，并提高输入端MOS管的导通能力。

以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims

1.一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一PMOS管和第二PMOS管，且所述共源极还连接有电流源；其特征在于：还包括第一NMOS管、第二NMOS管、第三PMOS管和第四PMOS管，其中，第一PMOS管和第二PMOS管的共源极端还分别连接第一NMOS管的栅极、第二NMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极，第一NMOS管的源极分别连接第二PMOS管的栅极、第三PMOS管的源极，第二NMOS管的源极分别连接第一PMOS管的栅极、第四PMOS管的源极，第三PMOS管的漏极与第四PMOS管的漏极连接，并共同接地；且第一NMOS管的漏极连接输入正端，第二NMOS管的漏极连接输入负端。

2.如权利要求1所述的高压输入级差分对管保护电路，其特征在于：还包括电阻，该电阻的一端连接第一PMOS管和第二PMOS管的共源极端，另一端分别连接第一NMOS管的栅极、第二NMOS管的栅极、第三PMOS管的栅极和第四PMOS管的栅极。

3.如权利要求1所述的高压输入级差分对管保护电路，其特征在于：还包括第五PMOS管、第六PMOS管、第七PMOS管、第三NMOS管和第四NMOS管，其中，第五PMOS管的栅极与漏极短接，并连接第一PMOS管和第二PMOS管的共源极端，第五PMOS管的源极分别连接第一NMOS管的栅极、第二NMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极；第六PMOS管与第七PMOS管共源极连接，并共同连接至第五PMOS管栅极与漏极的短接点；第六PMOS管的栅极连接至第一PMOS管的栅极，第七PMOS管的栅极连接至第二PMOS管的栅极；第三NMOS管的栅极与漏极短接，并共同连接至第六PMOS管的漏极；第四NMOS管的栅极与漏极短接，并共同连接至第七PMOS管的漏极；第三NMOS管和第四NMOS管共源极连接并接地。

4.一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一NMOS管和第二NMOS管，且所述共源极还通过电流源接地；其特征在于：还包括第一PMOS管、第二PMOS管、第三NMOS管和第四NMOS管，其中，第一NMOS管和第二NMOS管的共源极端还分别连接第一PMOS管的栅极、第二PMOS管的栅极、第三NMOS管的栅极、第四NMOS管的栅极，第一PMOS管的源极分别连接第二NMOS管的栅极、第三NMOS管的源极，第二PMOS管的源极分别连接第一NMOS管的栅极、第四NMOS管的源极，第三NMOS管的漏极与第四NMOS管的漏极连接，并共同连接至电源；且第二PMOS管的漏极连接输入正端，第一PMOS管的漏极连接输入负端。

5.如权利要求4所述的高压输入级差分对管保护电路，其特征在于：还包括电阻，该电阻的一端连接第一NMOS管和第二NMOS管的共源极端，另一端分别连接第一PMOS管的栅极、第二PMOS管的栅极、第三NMOS管的栅极和第四NMOS管的栅极。

6.如权利要求4所述的高压输入级差分对管保护电路，其特征在于：还包括第五NMOS管、第六NMOS管、第七NMOS管、第三PMOS管和第四PMOS管，其中，第五NMOS管的栅极与漏极短接，并连接第一NMOS管和第二NMOS管的共源极端，第五NMOS管的源极分别连接第一PMOS管的栅极、第二PMOS管的栅极、第三NMOS管的栅极、第四NMOS管的栅极；第六NMOS管与第七NMOS管共源极连接，并共同连接至第五NMOS管栅极与漏极的短接点；第六NMOS管的栅极连接至第一NMOS管的栅极，第七NMOS管的栅极连接至第二NMOS管的栅极；第三PMOS管的栅极与漏极短接，并共同连接至第六NMOS管的漏极；第四PMOS管的栅极与漏极短接，并共同连接至第七NMOS管的漏极；第三PMOS管和第四PMOS管共源极连接并接地。

7.一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一PMOS管和第二PMOS管，且所述共源极还连接有电流源；其特征在于：还包括第一NMOS管、第二NMOS管、第一PNP三极管和第二PNP三极管，其中，第一PMOS管和第二PMOS管的共源极端还分别连接第一NMOS管的栅极、第二NMOS管的栅极、第一PNP三极管的基极、第二PNP三极管的基极，第一NMOS管的源极分别连接第二PMOS管的栅极、第一PNP三极管的发射极，第二NMOS管的源极分别连接第一PMOS管的栅极、第二PNP三极管的发射极；第一PNP三极管的集电极与第二PNP三极管的集电极连接，并共同接地；且第一NMOS管的漏极连接输入正端，第二NMOS管的漏极连接输入负端。

8.如权利要求7所述的高压输入级差分对管保护电路，其特征在于：还包括电阻，电阻的一端连接第一PMOS管和第二PMOS管的共源极，电阻的另一端分别连接第一NMOS管的栅极、第二NMOS管的栅极、第一NPN三极管的基极和第二PNP三极管的基极。

9.一种高压输入级差分对管保护电路，所述差分对管包括共源极连接的第一NMOS管和第二NMOS管，且所述共源极还通过电流源接地；其特征在于：还包括第一PMOS管、第二PMOS管、第一NPN三极管和第二NPN三极管，其中，第一NMOS管和第二NMOS管的共源极端还分别连接第一PMOS管的栅极、第二PMOS管的栅极、第一NPN三极管的基极、第二NPN三极管的基极，第一PMOS管的源极分别连接第二NMOS管的栅极、第一NPN三极管的发射极，第二PMOS管的源极分别连接第一NMOS管的栅极、第二NPN三极管的发射极；第一NPN三极管的集电极与第二NPN三极管的集电极连接，并共同连接至电源；且第二PMOS管的漏极连接输入正端，第一PMOS管的漏极连接输入负端。

10.如权利要求9所述的高压输入级差分对管保护电路，其特征在于：还包括电阻，电阻的一端连接第一NMOS管和第二NMOS管的共源极，电阻的另一端分别连接第一PMOS管的栅极、第二PMOS管的栅极、第一NPN三极管的基极和第二NPN三极管的基极。