JP2009267159A - 半導体ウェーハの製造装置及び方法 - Google Patents

半導体ウェーハの製造装置及び方法 Download PDF

Info

Publication number
JP2009267159A
JP2009267159A JP2008116166A JP2008116166A JP2009267159A JP 2009267159 A JP2009267159 A JP 2009267159A JP 2008116166 A JP2008116166 A JP 2008116166A JP 2008116166 A JP2008116166 A JP 2008116166A JP 2009267159 A JP2009267159 A JP 2009267159A
Authority
JP
Japan
Prior art keywords
wafer
processing
surface shape
product
flatness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008116166A
Other languages
English (en)
Inventor
Yoshiaki Kurosawa
義明 黒澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Techxiv Corp
Original Assignee
Sumco Techxiv Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Techxiv Corp filed Critical Sumco Techxiv Corp
Priority to JP2008116166A priority Critical patent/JP2009267159A/ja
Priority to TW098104915A priority patent/TWI384541B/zh
Priority to US12/426,532 priority patent/US8196545B2/en
Publication of JP2009267159A publication Critical patent/JP2009267159A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00Program-control systems
    • G05B2219/30Nc systems
    • G05B2219/37Measurements
    • G05B2219/37224Inspect wafer
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00Program-control systems
    • G05B2219/30Nc systems
    • G05B2219/37Measurements
    • G05B2219/37398Thickness

Abstract

【課題】全面で良好な平坦度をもつエピタキシャルウェーハを製造する技術の提供。
【解決手段】種々の成膜条件で実際にウェーハサンプル上にエピタキシャル膜を成長させてみて、成長前後のウェーハの全面での厚み形状を測定し、その差から、種々の成膜条件下でのエピタキシャル膜の全域での膜厚形状を把握し記憶する。その後、素材ウェーハの全域での厚み形状を測定し、それに、記憶しておいた種々の成膜条件下での膜厚形状をそれぞれ加算して、種々の成膜条件下での製品ウェーハの平坦度を予測する。そして、予測された平坦度が要求仕様を満たす1種類の加工条件を選択し、その加工条件で実際に素材ウェーハ上にエピタキシャル膜を成長させる。
【選択図】図3

Description

本発明は、一般には、半導体ウェーハの製造装置及び方法に関わり、特にエピタキシャル膜の成長或いは表面エッチングなどの加工を経た製品ウェーハの平坦度を向上させるための技術に関する。
素材ウェーハ上にエピタキシャル膜を成長させることで製造されるエピタキシャルウェーハを例に取る。エピタキシャルウェーハの平坦度は、素材ウェーハの表面形状にエピタキシャル膜の厚みが付加されることで決定される。素材ウェーハの平坦度及びエピタキシャル膜厚分布が様々であれば、最終製品の平坦度にバラツキが生じる。高平坦度をもつエピタキシャルウェーハの製造のために、素材ウェーハの高平坦度化、エピタキシャル膜厚の均一化が求められる。しかし両者ともに理想状態にすることは困難であるから、特許文献1に記載されているように、素材ウェーハの表面形状に、それとマッチングする膜厚形状を組合わせる方法が有効である。
特願2007−94132号公報
特許文献1に開示されているような凹形状に凸形状を組合わせる方法により、無作為な方法よりは、平坦性を改善することが可能である。しかし、素材ウェーハの形状はウェーハ毎に様々であるから、上記のように組み合わせた中でも平坦度のバラツキが生じる。例えばロット単位で素材ウェーハの形状の特徴を把握する場合には、同じロット内でのウェーハ毎の形状の違いによる平坦度のバラツキを解消することはできない。
また、特許文献1に開示の発明によれば、平坦度が最も高くなる組合せを選択することができても、要求される平坦度仕様を満足させ得るか否かは分らない。
さらに、特許文献1に開示の発明では、ウェーハの周縁部の平坦度のみに着目している。しかし、周縁部以外の領域の平坦度もエピタキシャル膜の成長により変化する。従って、ウェーハ全域での平坦度を向上させるためには、特許文献1に開示の発明はまだ不満足である。
類似の問題は、ウェーハ上にエピタキシャル膜を成長させる場合の平坦度だけに限らず、膜成長に伴うウェーハの反りや、ウェーハ表面を研磨又はエッチングする場合の表面形状の変化など、各種の加工に伴うウェーハの表面形状の変化に関して存在する。
従って、本発明の目的は、製造された半導体ウェーハの実質的に全域における表面形状を向上させることにある。
本発明の一つの側面に従う半導体ウェーハの製造装置は;複数種類の加工条件の下でのウェーハの実質的に全域における加工量、をそれぞれ表した複数の加工量データを記憶する記憶手段と;素材ウェーハの実質的に全域における形状を測定した素材ウェーハ表面形状データを得る素材ウェーハ測定手段と;前記素材ウェーハ表面形状データに前記複数の加工量データをそれぞれ適用することにより、前記複数種類の加工条件の下で前記素材ウェーハを加工したならば得られるであろう製品ウェーハの実質的に全域における表面形状の予測値をそれぞれ示す、複数の製品ウェーハ表面形状データを算出する製品ウェーハ予測手段と;前記複数の製品ウェーハ表面形状データに基づいて、前記複数種類の加工条件を評価し、評価結果に応じて、1種類の加工条件を選択する加工条件選択手段と、
前記選択された加工条件の下で前記素材ウェーハを加工して製品ウェーハを製造するウェーハ加工手段とを備える。
この半導体ウェーハ製造装置は、実際に素材ウェーハを加工する前に、複数種類の加工条件の下でその素材ウェーハをそれぞれ加工したならば得られるであろう期待の製品ウェーハの表面形状を予測し、その予測に基づいて、複数種類の加工条件の中から要求を満たす1種類の加工条件を選択することができる。そして、選択された加工条件で実際の加工が実行される。従って、その全域において良好な表面形状をもつ製品ウェーハを製造することができる。
好適な実施形態にかかる半導体ウェーハ製造装置は、上記構成に加えて、さらに、複数枚の素材ウェーハサンプルの実質的に全域における表面形状を測定して、複数の素材ウェーハ表面形状データを得る素材ウェーハサンプル測定手段と;前記複数種類の加工条件の下で前記複数枚の素材ウェーハサンプルをそれぞれ加工して、複数枚の製品ウェーハサンプルを製造するサンプル加工手段と;前記複数枚の素材ウェーハサンプルの実質的に全域における表面形状を測定して、複数の製品ウェーハ表面形状データを得る製品ウェーハサンプル測定手段と;前記複数の素材ウェーハ表面形状データと前記複数の製品ウェーハ表面形状データとから、前記複数の加工量データを計算する加工量計算手段と備える。
この追加の構成により、この半導体ウェーハ製造装置は、上記複数種類の加工条件の下での加工量を計測することができる。
好適な実施形態にかかる半導体ウェーハ製造装置では、前記加工条件選択手段が、前記複数の製品ウェーハ表面形状データのそれぞれに基づいて複数の表面形状評価値をそれぞれ計算し、計算された前記複数の表面形状評価値を所定の表面形状仕様に照らすことにより、前記所定の表面形状仕様を満たす1種類の加工条件を選択するように構成される。
これにより、所定の表面形状仕様を満たすような製品ウェーハを確実に製造することができる。
好適な実施形態にかかる半導体ウェーハ製造装置は、より具体的な構成として、ウェーハの厚みを測定できる平坦度測定器と、設定された加工条件で動作するエピタキシャル膜成長炉と、前記平坦度測定器からの出力データを入力し、前記エピタキシャル膜成長炉を制御するための制御装置とを備える。そして、前記平坦度測定器が、前記素材ウェーハ測定手段として機能する。また、前記エピタキシャル膜成長炉が、前記ウェーハ加工手段として機能する。また、前記制御装置が、前記記憶手段、前記製品ウェーハ予測手段及び前記加工条件選択手段として機能する。
本発明が適用できる加工の種類の例として、ウェーハ上へのエピタキシャル膜の成長、又はウェーハ表層の研磨若しくはエッチングなどがある。エピタキシャル膜の成長の場合、上述したウェーハの表面形状として、例えば、ウェーハの厚み形状を採用することができ、上述した加工量として、例えば、エピタキシャル膜の厚み形状を採用することができる。また、研磨又はエッチングの場合、上述したウェーハの表面形状として、例えば、ウェーハの厚み形状を採用することができ、上述した加工量として、例えば、研磨又はエッチングによる加工代を採用することができる。
本発明の別の観点に従う半導体ウェーハの製造方法は;複数種類の加工条件の下でのウェーハの実質的に全域における加工量、をそれぞれ表した複数の加工量データを記憶する記憶ステップと;素材ウェーハの実質的に全域における形状を測定した素材ウェーハ表面形状データを得る素材ウェーハ測定ステップと;前記素材ウェーハ表面形状データに前記複数の加工量データをそれぞれ適用することにより、前記複数種類の加工条件の下で前記素材ウェーハを加工したならば得られるであろう製品ウェーハの実質的に全域における表面形状の予測値をそれぞれ示す、複数の製品ウェーハ表面形状データを算出する製品ウェーハ予測ステップと;前記複数の製品ウェーハ表面形状データに基づいて、前記複数種類の加工条件を評価し、評価結果に応じて、1種類の加工条件を選択する加工条件選択ステップと;前記選択された加工条件の下で前記素材ウェーハを加工して製品ウェーハを製造するウェーハ加工ステップとを備える。
本発明によれば、製造された半導体ウェーハの実質的に全域における表面形状が改善される。
以下、図面を参照して、本発明の一実施形態にかかる半導体ウェーハ製造装置について説明する。
図1は、本発明の一実施形態にかかる半導体ウェーハ製造装置の全体構成を示す。
図1に示すように、半導体ウェーハ製造装置10は、平坦度測定装置12と1台以上のエピタキシャル膜成長炉14、14、…と制御装置16を有する。平坦度測定装置12は、そこにセットされた半導体ウェーハの表面形状、本実施形態では厚み形状、を測定するための装置である。エピタキシャル膜成長炉14は、そこにセットされた半導体ウェーハの前面上にエピタキシャル膜を成長させるための装置である。制御装置16は、平坦度測定装置12により測定された半導体ウェーハの厚み形状を取得し、それに基づいて、エピタキシャル膜成長炉14、14、…を制御するための装置である。制御装置16は、データベース18を有する。
図2Aは、半導体ウェーハの厚みが平坦度測定装置12により測定される半導体ウェーハ上の多数の位置(以下、測定点という)を例示している。図2Bは、その半導体ウェーハ上の小領域を拡大して示している。
図2Aにおいて、ウェーハ40の全域にわたり分布している細かい多数の点が、多数の測定点を示している。ウェーハ40の直径が通常、20cmや30cmというオーダであるのに対し、隣り合う測定点42,42、…間の間隔は、図2Bに拡大して示されるように、X座標と及びY座標のそれぞれの方向で例えば0.5mmから1.0mm程度というオーダである。このように非常に高密度でウェーハ40の全域に配置された多数の測定点42,42、…にて、ウェーハ40の厚みが測定される。従って、平坦度測定装置12から出力される全ての測定点42,42、…での厚みの測定値の集合(以下、ウェーハ厚データという)は、ウェーハ40の実質的に全域にわたる厚み形状を表すことになる。
図3は、図1に示された半導体ウェーハ製造装置10によって行われるエピタキシャルウェーハ製造工程の全体の流れを示す。
図3に示される全体の製造工程は、大きく2段階に分けることができる。第1の段階は、ステップS1とステップS2からなる準備工程である。第2の段階は、ステップS3〜S5からなるエピタキシャルウェーハの実製造工程である。
準備工程では、加工条件ごとの加工量、すなわち、エピタキシャル膜それ自体の(すなわち、ウェーハ厚を含まないエピタキシャル膜単独の)膜厚の情報が取得される。
まず、ステップS1で、複数の異なる加工条件の下で、試験的に、エピタキシャル膜がまだ形成されていない半導体ウェーハ(以下、素材ウェーハという)上に生成される。そして、それぞれの加工条件下で形成されたエピタキシャル膜の膜厚形状が計測される(その具体的方法は後述する)。それにより、加工条件ごとのエピタキシャル膜の膜厚データが取得される。そして、ステップS2で、取得された加工条件ごとの膜厚データがデータベース18に格納される。
ここで、「加工条件」とは、素材ウェーハの加工(本実施形態ではエピタキシャル膜の成長)を制御するための条件を意味する。従って、本実施形態では、「加工条件」には、エピタキシャル膜成長炉14の動作条件(例えば、温度変化カーブのような温度条件、サセプタの種類や形状や回転速度などのサセプタ条件、ガスの種類や濃度や流量などのガス条件、など)が含まれる。それに加え、複数台のエピタキシャル膜成長炉14、14、…が使用可能な場合には、どのエピタキシャル膜成長炉14を使用するかという炉の選択も、上記「加工条件」に含まれる。エピタキシャル膜は、加工条件によって決まるある一定の膜厚形状に成長する。従って、準備工程で得られた膜厚データは、どのような厚み形状をもつ素材ウェーハにも適用可能である。
準備工程の後の実製造工程では、1枚以上(通常は多数枚)の製品としてのエピタキシャルウェーハ(以下、製品ウェーハという)が製造される。その際、準備工程で取得された加工条件ごとのエピタキシャル膜厚データを各素材ウェーハの厚み形状に演算的に適用することにより、各製品ウェーハの平坦度が満足すべき良好なものになるよう、各素材ウェーハに適用されるエピタキシャル膜成長のための加工条件が選択される。
すなわち実製造工程では、用意された1枚以上(通常は多数枚)の素材ウェーハの一枚一枚について、ステップS3〜S5の処理が行われる。
まず、ステップS3で、各素材ウェーハの厚み形状の測定が行われ、その素材ウェーハのウェーハ厚データが得られる。そして、そのウェーハ厚データに、データベース18内の異なる加工条件下での異なるエピタキシャル膜厚データがそれぞれ加算される。この加算により得られた異なるウェーハ厚データは、その素材ウェーハ上に上記異なる加工条件下でエピタキシャル膜をそれぞれ成長させたならば得られるであろう異なる製品ウェーハの厚み形状の予想結果(期待値)を、それぞれ意味する。
その後、ステップS4で、上記予測された異なる加工条件下での製品ウェーハのウェーハ厚データをそれぞれ用いて、製品ウェーハの平坦度検査で用いられるのと同様の平坦度評価値、例えばサイト平坦度(例えば、SFQR(Site flatness Front reference least sQuare Range))を算出する。すなわち、上記異なる加工条件の適用結果としての平坦度を、実際に成膜加工を行う前に予測するのである。
ここで、サイト平坦度としては、上記SFQRの代わりに又はそれと組合わせて、SFQD(Site flatness Front reference least sQuare Deviation)、SBIR(Site flatness Back reference Ideal Range)、SBID(Site flatness Front reference Ideal Deviation)、SFLR(Site flatness Front reference Least square Range)、又はSFLD(Site flatness Front reference Least square Deviation)などを単独又は組合わせて使用してもよい。
その後、ステップS5で、上記算出された異なる加工条件下での平坦度評価値に基づいて、所定の要求される平坦度仕様(例えば、許容されるサイト平坦度の値、及びその値より良いサイト平坦度が得られる率(平坦度取得率)の最低値、など)を満足させ得る一つの加工条件が選択される。そして、その選択された加工条件(特定のエピタキシャル成長炉14と特定の動作条件)を用いて、その素材ウェーハ上にエピタキシャル膜が生成される。
以下、上記全体工程の中のそれぞれのサブ工程S1〜S5について、より詳細に説明する。
図4は、図3に示されたステップS1〜S2の準備工程(すなわち、加工条件ごとのエピタキシャル膜厚データを取得する処理)の流れを示す。また、図1において、点線矢印が、準備工程での半導体ウェーハの流れを示す。
図1に示されるように、準備工程では複数枚の素材ウェーハ20、20、…が用意される(これらの素材ウェーハ20、20、…を、実製造工程で使用される素材ウェーハ30、30、…と区別するために、以下、素材ウェーハサンプルという)。各素材ウェーハサンプル20について、図4に示されたステップS11〜S16の処理が行われる。
図1と図4を参照して、まず、ステップS11で、各素材ウェーハサンプル20が平坦度測定器12にセットされ、そして、その素材ウェーハサンプル20の厚みが、その全域にわたる多数の測定点42、42、…(図2参照)にて測定される。その結果、その素材ウェーハサンプル20の実質的に全域の厚み形状を表した素材ウェーハ厚データ50が、平坦度測定器12から制御装置16に入力される。
その後、ステップS12で、制御装置16が、予め用意されている複数の異なる加工条件(異なるエピタキシャル膜成長炉14、14、…と異なる動作条件の組合わせ)の中から、一種類の加工条件(特定の一台のエピタキシャル膜成長炉14と特定の一種類の動作条件の組合わせ)を選択し、そして、選択されたエピタキシャル膜成長炉14に、選択された動作条件を設定する。
ステップS13で、上記選択されたエピタキシャル膜成長炉14に、ステップS11で厚みを計測された素材ウェーハサンプル20がセットされ、そして、上記選択された加工条件の下で、その素材ウェーハサンプル20上にエピタキシャル膜が形成される。
その後、ステップS14で、上記選択されたエピタキシャル膜成長炉14から、エピタキシャル膜の形成が完了した製品ウェーハ22が取り出されて、再び、平坦度測定器12にセットされる(この製品ウェーハ22を、実製造工程で製造される製品ウェーハ32から区別するために、以下、製品ウェーハサンプルという)。そして、その製品ウェーハサンプル22の厚みが、その全域にわたる多数の測定点42、42、…(図2参照)にて測定される。その結果、その製品ウェーハサンプル22の実質的に全域の厚み形状を表した製品ウェーハ厚データ52が、平坦度測定器12から制御装置16に入力される。
その後、ステップS15で、制御装置16が、素材ウェーハ厚データ50と製品ウェーハ厚データ52との間の差(すなわち、エピタキシャル膜の成長という加工による加工量、つまり、エピタキシャル膜の厚み形状)を計算する。その結果、上記選択された加工条件の下でのエピタキシャル膜それ自体の全域にわたる厚み形状を表した膜厚データ54が得られる。この過程をグラフィカルに図5A〜図5Cに示す。図5Aに示される製品ウェーハ厚データ52から図5Bに示される素材ウェーハ厚データ50を差し引くことにより、エピタキシャル膜の膜厚データ54が得られる。
その後、ステップS16で、制御装置16が、算出された膜厚データ54を、上記選択された加工条件を示す加工条件データに関連付けて、データベース18に保存する。
上述のステップS11〜S16の処理が、所定の複数種類の加工条件のそれぞれについて繰り返される。その結果、図4に示されるように、複数種類の加工条件のそれぞれに対応した複数の膜厚データ54、54、…が、データベース18に蓄積される。
なお、一種類の加工条件の下での膜厚データ54を得るために、その同じ加工条件の下で複数枚の素材ウェーハサンプル20,20、…について上述のステップS11〜S16を繰り返し、その結果得られた複数の膜厚データの平均値を計算するようにしてもよい。
図6は、データベース18内で相互に関連付けられた膜厚データと加工条件データの構造例を示す。
図6に示すように、膜厚データ54には、適用された加工条件を識別するための加工条件ID56が付されており、また、同じ加工条件を示す加工条件データ60にも、同じ加工条件ID56が付されている。この同じ加工条件ID56が、膜厚データ54と加工条件データ60とを関連付ける。
膜厚データ54は、例えば、図2に示された多数の測定点42、42、…にそれぞれ対応した多数の3次元ベクトル(X値、Y値及びZ値)の集合である。各ベクトルのXとY値は、対応する測定点42のX座標値とY座標値を示し、Z値はその測定点42での膜厚を示す。加工条件データ60は、使用されるエピタキシャル膜成長炉14を識別するための成長炉IDと、前述した温度条件、サセプタ条件及びガス条件などの動作条件を表した動作条件データとを含む。
図7は、図3に示された実製造工程でのステップS3、すなわち、異なる加工条件下での製品ウェーハの厚み形状を予測する処理の流れを示す。また、図1において、一点鎖線矢印が、このサブ工程での半導体ウェーハの流れを示す。
図1と図7に示されるように、ステップS21で、実製造工程用に用意された各素材ウェーハ30が、平坦度測定器12にセットされ、そして、素材ウェーハ30の厚みが、その全域にわたる多数の測定点42、42、…(図2参照)にて測定される。その結果、その素材ウェーハ30の実質的に全域の厚み形状を表した素材ウェーハ厚データ70が、平坦度測定器12から制御装置16に入力される。
その後、ステップS22で、制御装置16が、データベース18から、上述した複数の異なる加工条件の下での複数のエピタキシャル膜厚データ54、54、…を読み、各加工条件の下でのエピタキシャル膜厚データ54を、ステップS21で得られた素材ウェーハ厚データ70に加算する。その結果、上述した複数の異なる加工条件の下でエピタキシャル膜をそれぞれ成長させたならば得られると予測される製品ウェーハの厚み形状をそれぞれ表した複数の製品ウェーハ厚データ72、72、…が得られる。
このステップS22の処理をグラフィカルに、図8A〜図8Cに示す。
図8Aでは、素材ウェーハ厚データ70に、加工条件Aでのエピタキシャル膜厚データ54が加算され、加工条件Aでの予測された製品膜厚データ72が得られる。図8Bでは、素材ウェーハ厚データ70に、別の加工条件Bでのエピタキシャル膜厚データ54が加算され、加工条件Bでの予測された製品膜厚データ72が得られる。図8Cでは、素材ウェーハ厚データ70に、また別の加工条件Cでのエピタキシャル膜厚データ54が加算され、加工条件Cでの予測された製品膜厚データ72が得られる。
このようにして、同じ一つの素材ウェーハ30に関して、異なる加工条件の下で加工された場合の製品ウェーハ32の異なる膜厚形状が予測される。
図9は、図3に示された実製造工程でのステップS4〜S5、すなわち、適切な加工条件を選択し、そしてエピタキシャル膜を生成する処理の流れを示す。また、図1において、二点鎖線矢印が、このサブ工程での半導体ウェーハの流れを示す。
図9に示されるように、ステップS31で、制御装置16が、図7のステップS22で予測された、複数種類の加工条件下での製品ウェーハ厚データ2、72、…にそれぞれ基づいて、製品ウェーハの全域(全てのサイト)における平坦度評価値、例えばサイト平坦度(例えば、SFQR(Site flatness Front reference least sQuare Range))を算出する。その結果、複数種類の加工条件下での全サイトの平坦度の予測値をそれぞれ示す複数のサイト平坦度データ74、74、…が得られる。
その後、ステップS32で、制御装置16が、上記複数種類の加工条件下でのサイト平坦度データ74、74、…を、要求される平坦度仕様(例えば、許容されるサイト平坦度の値、及びその値より良いサイト平坦度が得られる率(平坦度取得率)の最低値、など)を示す予め用意された平坦度仕様データ76と対比し、また相互間での平坦度の良し悪し(例えば、平坦度取得率)を対比する。その対比結果に基づいて、ステップS33で、要求される平坦度仕様を満たす1種類の加工条件を選択する。そのとき、要求される平坦度仕様を満たす加工条件が複数種類あるならば、その中で最も平坦度の良くなる加工条件を選ぶことができる。例えば、それらが図8A〜図8Cに示された例であるならば、図8Aに示された条件Aを選ぶことができる。
なお、実用上は、多くの場合、要求される平坦度仕様を満たしさえすれば十分であって、必ずしも最も平坦度が良くなる加工条件を選ぶ必要はない。従って、図8A〜図8Cの例において、例えば、条件Cのみが要求される平坦度仕様から外れる場合には、条件A、Bのいずれかを選択することができる。この場合、平坦度以外の観点、例えば、加工条件の変更回数を減らす、生産性を上げる、制御を容易にする、コストを下げる、製品品質を上げる、などの観点から、適当な加工条件を選ぶことができる。
その後、ステップS34で、選択された加工条件により特定されたエピタキシャル成長炉14に、選択された加工条件により特定された動作条件が設定される。そして、ステップS35で、そのエピタキシャル成長炉14に、図7のステップS21で厚みを計測された素材ウェーハ30がセットされ、設定された動作条件の下で、その素材ウェーハ30上にエピタキシャル膜が形成される。
図7と図9に示されたサブ工程が、用意された多数の素材ウェーハ30、30、…について繰り返され、多数の製品ウェーハ32、32、…が製造される。
図10は、種々の加工条件下で実際に製造された製品ウェーハから実測された全サイトのサイト平坦度(実測平坦度)と、上述した図9のステップS31で算出された同加工条件下での製品ウェーハの全サイトのサイト平坦度(予測平坦度)との間の関係を示す(サイト平坦度としてSFQRを採用した)。
図10から分かるように、予測平坦度と実測平坦度との間には極めて高い相関が存在する。このことは、本実施形態によれば、製品ウェーハの全域での平坦度を高い精度で予測できることを意味する。従って、本実施形態によれば、満足できる平坦度をもつエピタキシャルウェーハを製造することができる。
図11A〜図11Cは、或る一つのサイトに着目した場合における、上記図7のステップS21で計測された素材ウェーハ厚データ70と、上記図4のステップS15で計測された或るエピタキシャル膜厚データ54と、上記図7のステップS22で予測された製品ウェーハ厚データ72とを、グラフィカルに示す。
図11A〜図11Cにおいて、矩形領域80が1つのサイトの領域を示し、上下の矩形領域間の距離76が、要求される平坦度仕様を意味する。
図11A〜図11Cから分かるように、本実施形態によれば、加工条件の選択次第で、製品ウェーハの平坦度(図11C参照)が、素材ウェーハの平坦度(図11A参照)を上回ることが可能である。
本実施形態によれば、ウェーハの周縁部のみならずウェーハ全域での高精度な厚み形状の予測が可能なため、エピタキシャル膜を成長させる前に製品ウェーハの平坦度取得率が予想でき、適切な加工条件を決定することができる。これにより、製品ウェーハの高平坦化、平坦度歩留まりの向上、及び安定化によるコスト低減が実現できる。
また、本実施形態によれば、ベストな加工条件でなくとも、要求される平坦度仕様を満たし得る加工条件を見つけることが可能であるため、加工条件調整又は変更を必要最低限に減らすことができる。
以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であり、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない範囲で、上記実施形態とは異なる種々の態様で実施することができる。
例えば、本発明は、製品ウェーハは、上記実施形態のように主に膜成長後の製品ウェーハの平坦度の改善のために有効であるが、それだけでなく、膜成長に伴うウェーハの反り(Warp)の改善のためにも、その反り量を加工量の中に含ませることにより、適用可能である。その場合、準備工程で、膜成長の前と後の時点でのウェーハの厚さ(前面と後面間の距離)だけを計測するのではなく、ウェーハの反り形状(例えば、前面それ自体の形状)を計測するようにすればよい。
また、本発明は、膜成長のみならず、ウェーハの研磨やエッチングなどの加工に関しても、適用可能である。その場合、準備工程で、研磨やエッチングなどの加工を行う前と後の時点で計測されたウェーハ厚データの差が、膜厚ではなく、加工により除去された厚さ(加工代)を意味することになる。
本発明の一実施形態にかかる半導体ウェーハ製造装置の全体構成を示すブロック線図。 平坦度測定装置によるウェーハの厚み測定の測定点の配置を示す図。 図1に示された半導体ウェーハ製造装置によって行われるエピタキシャルウェーハ製造工程の全体の流れを示す図。 図3に示されたステップS1〜S2の準備工程(すなわち、加工条件ごとのエピタキシャル膜厚データを取得する処理)の流れを示す図。 膜厚データの算出方法をグラフィカルに説明した図。 データベース内で相互に関連付けられた膜厚データと加工条件データの構造例を示す図。 図3に示された実製造工程でのステップS3、すなわち、異なる加工条件下での製品ウェーハの厚み形状を予測する処理の流れを示す図。 製品ウェーハの厚み形状を予測する処理をグラフィカルに示す図。 図3に示された実製造工程でのステップS4〜S5、すなわち、適切な加工条件を選択し、そしてエピタキシャル膜を生成する処理の流れを示す図。 実測平坦度と予測平坦度との間の関係を示す図。 或る一つのサイトに着目した場合における、図7のステップS21で計測された素材ウェーハ厚データ70と、図4のステップS15で計測された或る加工条件下でのエピタキシャル膜厚データ54と、図7のステップS22で予測された同加工条件下での製品ウェーハ厚データ72とを、グラフィカルに示す図。
符号の説明
10 半導体ウェーハ製造装置
12 平坦度測定器
14 エピタキシャル膜成長炉
16 制御装置
20 素材ウェーハサンプル
22 製品ウェーハサンプル
30 素材ウェーハ
32 製品ウェーハ
42 測定点
54 膜厚データ
70 素材ウェーハ厚データ
72 製品ウェーハ厚データ

Claims (7)

  1. 半導体ウェーハの製造装置において、
    複数種類の加工条件の下でのウェーハの実質的に全域における加工量、をそれぞれ表した複数の加工量データを記憶する記憶手段と、
    素材ウェーハの実質的に全域における形状を測定した素材ウェーハ表面形状データを得る素材ウェーハ測定手段と、
    前記素材ウェーハ表面形状データに前記複数の加工量データをそれぞれ適用することにより、前記複数種類の加工条件の下で前記素材ウェーハを加工したならば得られるであろう製品ウェーハの実質的に全域における表面形状の予測値をそれぞれ示す、複数の製品ウェーハ表面形状データを算出する製品ウェーハ予測手段と、
    前記複数の製品ウェーハ表面形状データに基づいて、前記複数種類の加工条件を評価し、評価結果に応じて、1種類の加工条件を選択する加工条件選択手段と、
    前記選択された加工条件の下で前記素材ウェーハを加工して製品ウェーハを製造するウェーハ加工手段と
    を備えた半導体ウェーハ製造装置。
  2. 請求項1記載の半導体ウェーハ製造装置において、
    複数枚の素材ウェーハサンプルの実質的に全域における表面形状を測定して、複数の素材ウェーハ表面形状データを得る素材ウェーハサンプル測定手段と、
    前記複数種類の加工条件の下で前記複数枚の素材ウェーハサンプルをそれぞれ加工して、複数枚の製品ウェーハサンプルを製造するサンプル加工手段と、
    前記複数枚の素材ウェーハサンプルの実質的に全域における表面形状を測定して、複数の製品ウェーハ表面形状データを得る製品ウェーハサンプル測定手段と、
    前記複数の素材ウェーハ表面形状データと前記複数の製品ウェーハ表面形状データとから、前記複数の加工量データを計算する加工量計算手段と
    を更に備えた半導体ウェーハ製造装置。
  3. 請求項1又は2記載の半導体ウェーハ製造装置において、
    前記加工条件選択手段が、前記複数の製品ウェーハ表面形状データのそれぞれに基づいて複数の表面形状評価値をそれぞれ計算し、計算された前記複数の表面形状評価値を所定の表面形状仕様に照らすことにより、前記所定の表面形状仕様を満たす1種類の加工条件を選択する、
    半導体ウェーハ製造装置。
  4. 請求項1〜3のいずれか一項記載の半導体ウェーハ製造装置において、
    前記加工が、エピタキシャル膜の成長であり、
    前記加工量が、エピタキシャル膜の膜厚形状であり、
    前記表面形状が、ウェーハ厚み形状である、
    半導体ウェーハ製造装置。
  5. 請求項4記載の半導体ウェーハ製造装置において、
    ウェーハの厚みを測定できる平坦度測定器と、
    設定された加工条件で動作するエピタキシャル膜成長炉と、
    前記平坦度測定器からの出力データを入力し、前記エピタキシャル膜成長炉を制御するための制御装置と
    を備え、
    前記平坦度測定器が、前記素材ウェーハ測定手段として機能し、
    前記エピタキシャル膜成長炉が、前記ウェーハ加工手段として機能し、
    前記制御装置が、前記記憶手段、前記製品ウェーハ予測手段及び前記加工条件選択手段として機能する、
    半導体ウェーハ製造装置。
  6. 請求項1〜3のいずれか一項記載の半導体ウェーハ製造装置において、
    前記加工が、研磨又はエッチングであり、
    前記加工量が、研磨又はエッチングによる加工代であり、
    前記表面形状が、ウェーハ厚み形状である、
    半導体ウェーハ製造装置。
  7. 半導体ウェーハの製造方法において、
    複数種類の加工条件の下でのウェーハの実質的に全域における加工量、をそれぞれ表した複数の加工量データを記憶する記憶ステップと、
    素材ウェーハの実質的に全域における形状を測定した素材ウェーハ表面形状データを得る素材ウェーハ測定ステップと、
    前記素材ウェーハ表面形状データに前記複数の加工量データをそれぞれ適用することにより、前記複数種類の加工条件の下で前記素材ウェーハを加工したならば得られるであろう製品ウェーハの実質的に全域における表面形状の予測値をそれぞれ示す、複数の製品ウェーハ表面形状データを算出する製品ウェーハ予測ステップと、
    前記複数の製品ウェーハ表面形状データに基づいて、前記複数種類の加工条件を評価し、評価結果に応じて、1種類の加工条件を選択する加工条件選択ステップと、
    前記選択された加工条件の下で前記素材ウェーハを加工して製品ウェーハを製造するウェーハ加工ステップと
    を備えた半導体ウェーハ製造方法。
JP2008116166A 2008-04-25 2008-04-25 半導体ウェーハの製造装置及び方法 Pending JP2009267159A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008116166A JP2009267159A (ja) 2008-04-25 2008-04-25 半導体ウェーハの製造装置及び方法
TW098104915A TWI384541B (zh) 2008-04-25 2009-02-17 Semiconductor wafer manufacturing apparatus and method
US12/426,532 US8196545B2 (en) 2008-04-25 2009-04-20 Device and method for manufacturing a semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008116166A JP2009267159A (ja) 2008-04-25 2008-04-25 半導体ウェーハの製造装置及び方法

Publications (1)

Publication Number Publication Date
JP2009267159A true JP2009267159A (ja) 2009-11-12

Family

ID=41215404

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008116166A Pending JP2009267159A (ja) 2008-04-25 2008-04-25 半導体ウェーハの製造装置及び方法

Country Status (3)

Country Link
US (1) US8196545B2 (ja)
JP (1) JP2009267159A (ja)
TW (1) TWI384541B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015126010A (ja) * 2013-12-25 2015-07-06 信越半導体株式会社 エピタキシャル成長前後の半導体ウェーハのエッジ形状の評価方法
JP2017059658A (ja) * 2015-09-16 2017-03-23 株式会社Sumco エピタキシャルウェーハの成膜条件決定方法、ならびにエピタキシャルウェーハの製造方法および製造装置
JP2017135139A (ja) * 2016-01-25 2017-08-03 株式会社Sumco エピタキシャルウェーハの品質評価方法および製造方法
WO2017135604A1 (ko) * 2016-02-02 2017-08-10 주식회사 엘지실트론 에피텍셜 웨이퍼의 평탄도 제어 방법
JP2018148202A (ja) * 2017-03-07 2018-09-20 エーピー システムズ インコーポレイテッド ガス噴射装置、これを備える基板処理設備及びこれを用いた基板処理方法
CN110098117A (zh) * 2019-05-15 2019-08-06 上海新昇半导体科技有限公司 提高晶圆抛光平坦度的方法及硅片加工方法
JP6780800B1 (ja) * 2020-04-09 2020-11-04 信越半導体株式会社 ウェーハの研磨方法及び研磨装置
WO2022176576A1 (ja) * 2021-02-22 2022-08-25 株式会社Sumco 加工条件設定装置、加工条件設定方法、及びウェーハの製造システム

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
JP6166383B2 (ja) * 2012-12-28 2017-07-19 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited エピタキシャル後反りの予測および制御方法
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9193025B2 (en) 2013-03-13 2015-11-24 Sunedison Semiconductor Limited (Uen201334164H) Single side polishing using shape matching
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
JP6127748B2 (ja) 2013-06-10 2017-05-17 株式会社Sumco エピタキシャルウェーハの製造方法
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
JP6658406B2 (ja) 2016-08-31 2020-03-04 株式会社デンソー 炭化珪素半導体装置の製造方法
DE102017210423A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
CN108555735B (zh) * 2018-05-02 2020-10-16 中住信资产管理有限责任公司 一种用于石墨烯芯片加工的高效瑕疵处理系统
CN110852021B (zh) * 2018-07-26 2024-02-06 上海新昇半导体科技有限公司 基于模拟方式获得外延平坦度的方法
CN110797256A (zh) * 2019-11-12 2020-02-14 河北普兴电子科技股份有限公司 碳化硅缓冲层电阻率的测试方法
EP3978647A1 (de) 2020-09-30 2022-04-06 Siltronic AG Verfahren und vorrichtung zum abscheiden einer epitaktischen schicht auf einer substratscheibe aus halbleitermaterial
WO2023108530A1 (en) * 2021-12-16 2023-06-22 Yangtze Memory Technologies Co., Ltd. Prediction of wafer flatness

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003254741A (ja) * 2002-02-28 2003-09-10 Shin Etsu Handotai Co Ltd 半導体エピタキシャルウェーハの測定方法、半導体エピタキシャルウェーハの測定装置、半導体エピタキシャルウェーハの製造方法及びコンピュータプログラム
JP2007294942A (ja) * 2006-03-30 2007-11-08 Sumco Techxiv株式会社 エピタキシャルウェーハの製造方法及び製造装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US200A (en) * 1837-05-22 Geoege
US3845738A (en) * 1973-09-12 1974-11-05 Rca Corp Vapor deposition apparatus with pyrolytic graphite heat shield
JP4073088B2 (ja) * 1998-08-20 2008-04-09 株式会社ルネサステクノロジ 半導体基板の製造方法
JP4031174B2 (ja) * 2000-03-24 2008-01-09 株式会社東芝 成膜プロセス評価装置、成膜プロセス評価方法、及び成膜プロセス評価プログラムを格納したコンピュータ読取り可能な記録媒体
JP4011832B2 (ja) * 2000-06-30 2007-11-21 松下電器産業株式会社 半導体装置の製造方法
JP3897963B2 (ja) * 2000-07-25 2007-03-28 株式会社Sumco 半導体ウェーハおよびその製造方法
US6913938B2 (en) * 2001-06-19 2005-07-05 Applied Materials, Inc. Feedback control of plasma-enhanced chemical vapor deposition processes
JP3708031B2 (ja) * 2001-06-29 2005-10-19 株式会社日立製作所 プラズマ処理装置および処理方法
US6914000B2 (en) * 2001-09-04 2005-07-05 Matsushita Electric Industrial Co., Ltd. Polishing method, polishing system and process-managing system
JP3982336B2 (ja) * 2002-06-13 2007-09-26 信越半導体株式会社 半導体ウエーハの加工方法及びプラズマエッチング装置
JP4091815B2 (ja) * 2002-09-27 2008-05-28 株式会社日立国際電気 半導体装置の製造方法
JP2004128037A (ja) * 2002-09-30 2004-04-22 Trecenti Technologies Inc 半導体装置の製造方法
JP3769262B2 (ja) * 2002-12-20 2006-04-19 株式会社東芝 ウェーハ平坦度評価方法、その評価方法を実行するウェーハ平坦度評価装置、その評価方法を用いたウェーハの製造方法、その評価方法を用いたウェーハ品質保証方法、その評価方法を用いた半導体デバイスの製造方法、およびその評価方法によって評価されたウェーハを用いた半導体デバイスの製造方法
JP4568216B2 (ja) * 2003-09-08 2010-10-27 株式会社東芝 半導体装置の製造システム
US7479454B2 (en) * 2003-09-30 2009-01-20 Tokyo Electron Limited Method and processing system for monitoring status of system components
JP4090986B2 (ja) * 2003-12-24 2008-05-28 東京エレクトロン株式会社 線幅測定方法,基板の処理方法及び基板の処理装置
US6961626B1 (en) * 2004-05-28 2005-11-01 Applied Materials, Inc Dynamic offset and feedback threshold
JP4091060B2 (ja) * 2005-05-06 2008-05-28 株式会社日立製作所 ウエハ検査加工装置およびウエハ検査加工方法
JP4835069B2 (ja) * 2005-08-17 2011-12-14 株式会社Sumco シリコンウェーハの製造方法
JP4112579B2 (ja) * 2005-09-09 2008-07-02 株式会社東芝 半導体デバイスの製造方法
JP4456050B2 (ja) * 2005-09-12 2010-04-28 シャープ株式会社 薄膜形成方法および薄膜形成ユニット
JP2007094132A (ja) 2005-09-29 2007-04-12 National Printing Bureau フロッキー加工層を有する貴重印刷物
KR101019028B1 (ko) * 2006-01-20 2011-03-04 가부시키가이샤 사무코 웨이퍼의 표면 평활 방법 및 그 장치
JP2007204286A (ja) * 2006-01-31 2007-08-16 Sumco Corp エピタキシャルウェーハの製造方法
TW200802552A (en) * 2006-03-30 2008-01-01 Sumco Techxiv Corp Method of manufacturing epitaxial silicon wafer and apparatus thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003254741A (ja) * 2002-02-28 2003-09-10 Shin Etsu Handotai Co Ltd 半導体エピタキシャルウェーハの測定方法、半導体エピタキシャルウェーハの測定装置、半導体エピタキシャルウェーハの製造方法及びコンピュータプログラム
JP2007294942A (ja) * 2006-03-30 2007-11-08 Sumco Techxiv株式会社 エピタキシャルウェーハの製造方法及び製造装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015126010A (ja) * 2013-12-25 2015-07-06 信越半導体株式会社 エピタキシャル成長前後の半導体ウェーハのエッジ形状の評価方法
JP2017059658A (ja) * 2015-09-16 2017-03-23 株式会社Sumco エピタキシャルウェーハの成膜条件決定方法、ならびにエピタキシャルウェーハの製造方法および製造装置
JP2017135139A (ja) * 2016-01-25 2017-08-03 株式会社Sumco エピタキシャルウェーハの品質評価方法および製造方法
WO2017135604A1 (ko) * 2016-02-02 2017-08-10 주식회사 엘지실트론 에피텍셜 웨이퍼의 평탄도 제어 방법
JP2018148202A (ja) * 2017-03-07 2018-09-20 エーピー システムズ インコーポレイテッド ガス噴射装置、これを備える基板処理設備及びこれを用いた基板処理方法
JP7097703B2 (ja) 2017-03-07 2022-07-08 エーピー システムズ インコーポレイテッド ガス噴射装置、これを備える基板処理設備及びこれを用いた基板処理方法
CN110098117A (zh) * 2019-05-15 2019-08-06 上海新昇半导体科技有限公司 提高晶圆抛光平坦度的方法及硅片加工方法
JP6780800B1 (ja) * 2020-04-09 2020-11-04 信越半導体株式会社 ウェーハの研磨方法及び研磨装置
JP2021168324A (ja) * 2020-04-09 2021-10-21 信越半導体株式会社 ウェーハの研磨方法及び研磨装置
WO2022176576A1 (ja) * 2021-02-22 2022-08-25 株式会社Sumco 加工条件設定装置、加工条件設定方法、及びウェーハの製造システム
TWI801142B (zh) * 2021-02-22 2023-05-01 日商Sumco股份有限公司 加工條件設定裝置、加工條件設定方法及晶圓製造系統

Also Published As

Publication number Publication date
US8196545B2 (en) 2012-06-12
US20090269861A1 (en) 2009-10-29
TWI384541B (zh) 2013-02-01
TW201001589A (en) 2010-01-01

Similar Documents

Publication Publication Date Title
JP2009267159A (ja) 半導体ウェーハの製造装置及び方法
JP3859475B2 (ja) ウェーハの研磨時間制御方法及びこれを利用したウェーハの研磨方法
JP5830026B2 (ja) 基板キャリアの性能を改善する方法
JP5656401B2 (ja) Iii−nバルク結晶及び自立型iii−n基板の製造方法、並びにiii−nバルク結晶及び自立型iii−n基板
US8796048B1 (en) Monitoring and measurement of thin film layers
JP2003173948A (ja) 半導体デバイスの製造工程監視方法及びそのシステム
KR20170098709A (ko) 샘플링 플랜을 이용한 반도체 소자 제조 방법
US8409349B2 (en) Film thickness measurement method, epitaxial wafer production process and epitaxial wafer
US7738693B2 (en) User interface for wafer data analysis and visualization
JP2013513236A5 (ja)
KR20140069352A (ko) 신규 웨이퍼 지오메트리 메트릭을 이용한 오버레이 및 반도체 처리 제어
JP2005317864A (ja) ウェハの研磨方法
JP2004119753A (ja) エッチング処理装置およびエッチング処理方法
KR20180069093A (ko) 웨이퍼 포인트별 분석 및 데이터 프리젠테이션
TWI571908B (zh) 製程控制方法與製程控制系統
Chien et al. Advanced quality control (AQC) of silicon wafer specifications for yield enhancement for smart manufacturing
JP2005077192A (ja) 立体形状測定装置、エッチング条件出し方法およびエッチングプロセス監視方法
JP2007173334A (ja) 半導体熱処理装置
JP3480730B2 (ja) フォーカス深度決定方法
JP2009076772A (ja) 工程監視方法
US7230239B2 (en) Apparatus for inspecting three dimensional shape of a specimen and method of watching an etching process using the same
JP4274813B2 (ja) 製品ウェハの処理レシピ決定方法
JP5960997B2 (ja) 基板ホルダー材料の加工方法とその方法で加工された基板ホルダー
Ortleb et al. Controlling macro and micro surface topography for a 45nm copper CMP process using a high resolution profiler
US20070118244A1 (en) Methods and control systems for controlling semiconductor device manufacturing processes

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130116

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130205