JPH06151828A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH06151828A
JPH06151828A JP4292774A JP29277492A JPH06151828A JP H06151828 A JPH06151828 A JP H06151828A JP 4292774 A JP4292774 A JP 4292774A JP 29277492 A JP29277492 A JP 29277492A JP H06151828 A JPH06151828 A JP H06151828A
Authority
JP
Japan
Prior art keywords
film
layer
region
type
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4292774A
Other languages
English (en)
Inventor
Shoichi Kagami
務 正 一 各
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP4292774A priority Critical patent/JPH06151828A/ja
Priority to KR1019930022459A priority patent/KR0134756B1/ko
Priority to US08/146,717 priority patent/US5466958A/en
Publication of JPH06151828A publication Critical patent/JPH06151828A/ja
Priority to US08/719,334 priority patent/US5756365A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Abstract

(57)【要約】 【構成】 基板１０１上にゲート酸化膜１０２を介して
ｎ+ 型ポリＳｉ膜１０３を形成する。基板１０１内の不
純物層１０４，１０５の各側にｐ+ 型ソース又はドレイ
ン拡散層１０６，１０７を形成する。Ｓｉ膜１０３はチ
ャネル形成層中間部上に位置し、上面に酸化膜１０８を
被着する。膜１０３，１０８の側部にはＳｉ膜１０３と
共にゲート電極となるｐ+ 型ポリＳｉ膜１０９，１１０
を形成する。Ｓｉ膜１０９，１１０はＳｉ膜１０３より
仕事関数が高く、チャネル形成層のエッジ部では中間部
に比し常に多くのキャリアが励起され、ソース・ドレイ
ンのエッジには、浅く、かついかなる電圧に対しても中
間チャネル部より低抵抗ジャンクションが形成されたよ
うな効果を得る。 【効果】 電流駆動能力を低下させずにショートチャネ
ル効果に強い構造が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するもので、特にＭＯＳＦＥＴの電極構造に使
用されるものである。
【０００２】
【従来の技術】従来、ＣＭＯＳデバイスの半導体装置、
例えばＣＭＯＳインバータの構造は図７に示すようなも
のとなっている。
【０００３】この図において、７０１はｎ型Ｓｉ（１０
０）基板であり、この基板７０１内にはｐ型のウェル７
０２が形成されている。基板７０１上には、素子分離酸
化膜７０３が形成され、この素子分離酸化膜７０３によ
って、基板７０１、ウェル７０２上には、それぞれｐＭ
ＯＳ用、ｎＭＯＳ用の各素子領域と素子間絶縁分離領域
とが形成されている。素子領域上にはゲート酸化膜７０
４が約１００オングストローム形成されている。
【０００４】ｐＭＯＳ用素子領域上にはゲート酸化膜７
０４を介してゲート電極となる３０００オングストロー
ムのポリシリコン膜７０５が形成されており、このポリ
シリコン膜７０５はＰ（リン）拡散等によりｎ+ 型とさ
れている。基板７０１におけるポリシリコン膜７０５直
下の領域にはパンチスルー防止用の不純物層７０６が形
成され、かつ、この不純物層７０６と基板７０１表面と
の間には閾値Ｖth調整用の不純物層７０７が形成されて
いる。これら不純物層７０６，７０７の各側には、Ａｓ
（ヒ素）またはリンのイオン注入及び拡散によってｐＭ
ＯＳＦＥＴのソース、またはドレインとなる不純物拡散
層７０８，７０９が形成されている。
【０００５】一方、ｎＭＯＳ用素子領域上にはゲート酸
化膜７０４を介してゲート電極となる３０００オングス
トロームのポリシリコン膜７１０が形成されており、こ
のポリシリコン膜７１０もＰ拡散等によりｎ+ 型とされ
ている。ウェル７０２におけるポリシリコン膜７１０直
下の領域にはパンチスルー防止用の不純物層７１１が形
成され、かつ、この不純物層７１１とウェル７０２表面
との間には閾値Ｖth調整用の不純物層７１２が形成され
ている。これら不純物層７１１，７１２の各側には、Ｂ
（ボロン）またはＢＦ2 のイオン注入及び拡散によって
ｎＭＯＳＦＥＴのソース、またはドレインとなる不純物
拡散層７１３，７１４が形成されている。
【０００６】基板７０１全面には層間膜としてのＣＶＤ
シリコン酸化膜７１５が形成され、この酸化膜７１５及
びゲート酸化膜７０４には、酸化膜７１５の表面からｐ
ＭＯＳ、ｎＭＯＳそれぞれのソース領域となる不純物拡
散層７０８，７１４へ貫通するコンタクト孔７１６が写
真蝕刻法により形成されており、このコンタクト孔７１
６内にはアルミニウム（Ａｌ）とシリコンとの合金から
なる金属配線部７１７がスパッタ法によるスパッタリン
グ及び写真蝕刻法によるパターニングによって形成され
ている。
【０００７】酸化膜７１５と配線部７１７とからなる配
線層上にはその全面に窒化膜等のパッシベーション膜７
１８が形成されているものである。
【０００８】
【発明が解決しようとする課題】しかし、上記従来のＭ
ＯＳＦＥＴにあっては、信頼性の向上とデバイス特性の
向上との間に一つのジレンマがあった。これはショート
チャネル効果の抑制と電流駆動能力の向上との間に生ず
るもので、とりわけｐＭＯＳＦＥＴにおいて深刻であ
る。
【０００９】このｐＭＯＳにおける不純物拡散層の材料
となるＢの質量はＰやＡｓに比較して小さいため、その
イオン注入の際に基板内へ深く入ってしまい、その上、
その拡散係数もＡｓに比較して大きいため、ｐＭＯＳＦ
ＥＴに用いられるｐ+ のジャンクションは浅く形成する
ことが難しく、このジャンクションの深さが原因でショ
ートチャネル効果が厳しいという問題がある。
【００１０】また、ショートチャネル効果を緩和すると
いう観点からは、チャネルの型を表面チャネル型にする
こと、及びＬＤＤ構造とすることなどがあるが、両者と
もにデバイス特性を劣化させるため余り良好な策とは言
いにくい。
【００１１】具体的に言うと、ゲート電極に一定の仕事
関数の材料を用いるとすれば、表面チャネル型のＭＯＳ
ＦＥＴと、埋込みチャネル型を持ったＭＯＳＦＥＴがで
きる。つまり、ゲート電極にｎ+ 型ポリシリコンを用い
ると、ｎＭＯＳＦＥＴは表面チャネル型になるが、ｐＭ
ＯＳＦＥＴは埋込み型チャネル型になる。埋込み型チャ
ネルではキャリアが流れる部分がゲート酸化膜と基板界
面から少しはなれたところを流れる。そうするとショー
トチャネル効果が厳しくなる。そこで、ｐＭＯＳＦＥＴ
にはｐ+ 型ポリシリコンを用い、表面チャネル型とす
る。これにより、ショートチャネルチャネル効果を緩和
することができるようになる。このことは図９から明ら
かであり、因みに表面チャネル型のショートチャネル効
果は埋込みチャネル型のそれに比較して約０．１μｍ〜
０．２μｍ改善される。
【００１２】しかし、この表面チャネル型の場合には、
キャリアはＭＯＳ界面を流れることから、ゲート酸化膜
等による抵抗作用によりキャリアの流れが阻害され、図
１０に示すように、電流駆動能力が埋込みチャネル型に
比して劣ることとなっていまうのである。結局、表面チ
ャネル型は短いチャネルが実現できるものの駆動能力の
低下でそれが相殺されて、結局動作速度の向上を見られ
ないことになる。
【００１３】次に、図８はＬＤＤ構造を示すものであ
る。
【００１４】この図において、８０１は基板、８０２は
ゲート酸化膜、８０３はゲート電極となるｎ+ 型ポリシ
リコン膜、８０４はパンチスルー防止用の不純物層、８
０５は閾値電圧Ｖth調整用の不純物層、８０６はソース
領域となるｐ+ 不純物拡散層、８０７はドレイン領域と
なる不純物拡散層である。ＬＤＤ構造の場合、それらｐ
+ 不純物拡散層８０６，８０７各々のチャネル形成領域
側端部に１Ｅ１８から１Ｅ１９の低濃度（ここではｐ-
型）の不純物拡散層８０８，８０９が形成されている点
が図７に示すものと異なる点である。
【００１５】ＬＤＤ構造では、このｐ- 型不純物拡散層
８０８，８０９により浅いジャンクションを形成するこ
とができるために、ショートチャネル効果を抑制するこ
とができるのである。
【００１６】しかしながら、その低濃度層は抵抗が大き
く、そのため、やはり電流駆動能力が落ち、高速動作に
適さないものとなってしまうのである。
【００１７】以上、ｐＭＯＳを主体に従来のＭＯＳＦＥ
Ｔの問題点を述べてきたが、ショートチャネル効果の抑
制と電流駆動能力の向上との間の埋込み・表面各チャネ
ル型及びＬＤＤ構造に関連するジレンマはｎＭＯＳにつ
いても深刻さの差はあるものの同様に言える問題であ
る。
【００１８】以上のように、従来のＭＯＳＦＥＴにおい
ては、ショートチャネル効果の抑制と電流駆動能力の向
上との間にジレンマがある。
【００１９】本発明はこの点に鑑みてなされたもので、
その目的とするところは電流駆動能力を犠牲にすること
なしにショートチャネル効果に強い構造を実現可能なＭ
ＯＳＦＥＴを構成する半導体装置及びその製造方法を提
供することにある。
【００２０】より特定的には、本発明の半導体装置は、
埋込みチャネル型を採用しつつショートチャネル効果に
強いＭＯＳＦＥＴ構造を実現することを目的としてい
る。
【００２１】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板と、この半導体基板を素子領域
と素子間絶縁領域とに分離するように形成された素子分
離絶縁膜と、上記素子領域上に形成されたゲート絶縁膜
と、上記素子領域内におけるチャネル形成層の一方の側
に形成され、第２導電型のソース領域不純物拡散層と、
上記素子領域内におけるチャネル形成層の他方の側に形
成され、上記第２導電型のドレイン領域不純物拡散層
と、上記チャネル形成層上に上記ゲート絶縁膜を介して
形成され、このゲート絶縁膜と接する部分の仕事関数が
上記ソース領域、ドレイン領域各不純物拡散層に近い部
分ほど大きくなるように形成されたゲート電極半導体膜
とを備えている。
【００２２】本発明の望ましい形態では、ゲート電極半
導体層が、そのゲート絶縁膜と接する部分の仕事関数の
最大値が最小値と比較して０．５ｅＶ以上異なるように
形成される。
【００２３】このような形態は、チャネル形成層の中間
領域上に形成されたｎ+ 型ポリシリコン膜と、このｎ+
ポリシリコン膜の側壁として形成されたｐ+ 型ポリシリ
コン膜とにより実現することができる。
【００２４】そして、本発明の半導体装置は、第１導電
型の半導体基板上を素子領域と素子間絶縁領域とに分離
するように素子分離絶縁膜を形成する工程と、上記素子
領域上にゲート絶縁膜を形成する工程と、上記チャネル
形成層上に上記ゲート絶縁膜を介して第１の半導体膜を
形成する工程と、この第１の半導体膜をゲート電極とし
てパターニングする工程と、この第１の半導体膜よりも
仕事関数が大きい第２の半導体膜をこの第１の半導体膜
の両側壁部に形成する工程とを含むプロセスにより作製
することができる。
【００２５】
【作用】本発明によれば、ゲート電極を形成する半導体
膜はそのゲート絶縁膜と接する部分の仕事関数がソース
領域、ドレイン領域各不純物拡散層に近い部分ほど大き
くなるように形成されることで、半導体膜における相対
的に高い仕事関数を持つ部分によりチャネル形成層に印
加される電圧は、相対的に低い仕事関数を持つ部分によ
り印加される電圧よりも常に低くなり、チャネル形成層
の中間部におけるチャネルの形成はその相対的に低い仕
事関数を持つゲート電極部分により行われ、チャネル形
成層のソース、ドレイン各領域に隣接するエッジ部分の
チャネル形成は相対的に高い仕事関数を持つゲート電極
部分によりおこなれるようになっているため、チャネル
形成層のエッジ部分では中間部分に比較して常に多くの
キャリアが励起され、ソース及びドレインのエッジに
は、実効的に、非常に浅く、かついかなる電圧に対して
も常に中間チャネル部より抵抗の低いジャンクションが
形成されたような効果が得られ、チャネル中間部におい
ては電流駆動能力が高い埋込み型のチャネルとなり、チ
ャネルエッジ部においては本来的にショートチャネル効
果に強く、かつ本発明特有の低抵抗で高電流駆動能力の
表面型のチャネルが得られることになるため、電流駆動
能力を低下させることなしにショートチャネル効果に強
い構造を持ったｐＭＯＳＦＥＴを構成することができる
こととなる。とりわけ、ｐＭＯＳＦＥＴにとって効果が
大きい。
【００２６】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
【００２７】図１は本発明半導体装置の第１実施例とな
るｐＭＯＳＦＥＴの主要部の構造を示すものである。
【００２８】この図において、１０１はｎ型で比抵抗１
〜２ΩｃｍのＳｉ（１００）基板であり、この基板１０
１上にはゲート酸化膜１０２が形成され、このゲート酸
化膜１０２上にはゲート電極の一部を構成するポリシリ
コン膜１０３が形成されている。このポリシリコン膜１
０３はＰが高濃度に添加されたｎ+ 型のものである。
【００２９】基板１０１内のポリシリコン膜１０３直下
の表面近傍領域にはＰが低濃度にイオン注入されてパン
チスルー防止用の不純物添加層１０４が形成され、この
不純物添加層１０４と基板１０１表面との間にはＰが不
純物添加層１０４よりも若干高濃度で浅くイオン注入さ
れて閾値電圧Ｖth調整用の不純物添加層１０５が形成さ
れている。
【００３０】基板１０１内におけるこれら不純物添加層
１０４，１０５の一方の側にはＢが高濃度に注入拡散さ
れてソースとなるｐ+ 型不純物拡散層１０６が形成さ
れ、同じく他方の側にはドレインとなるｐ+ 型不純物拡
散層１０７が形成されている。
【００３１】ゲートポリシリコン膜１０３は基板１０１
内のチャネル形成層の中間部に位置し、その上面には約
１０００オングストロームのＣＶＤ酸化膜１０８が被着
されている。これらポリシリコン膜１０３及び酸化膜１
０８からなる２層膜の側部にはポリシリコン膜１０３と
共にゲート電極を構成するポリシリコン膜１０９，１１
０が側壁状に形成されており、これらのポリシリコン膜
１０９，１１０にはＢが高濃度に注入拡散されてｐ+ 型
として形成され、これによりポリシリコン膜１０３より
も仕事関数が１．１ｅＶだけ高いものとされている。ポ
リシリコン膜１０９，１１０はそれぞれ不純物拡散層１
０６，１０７のエッジ部と不純物添加層１０４，１０５
のエッジ部との両者に跨がる配置となっている。
【００３２】以上のような構造において、ポリシリコン
膜１０９，１１０はポリシリコン膜１０３よりも仕事関
数が１．１ｅＶだけ高いものであるため、チャネル形成
層におけるポリシリコン膜１０９，１１０の下方領域
（おおよそ符号Ｙで示す範囲）に印加される電圧は、ポ
リシリコン膜１０３の下方領域（おおよそ符号Ｘで示す
範囲）に印加される電圧よりも常に１．１Ｖだけ低くな
る。ポリシリコン膜１０３はチャネル形成層の中間部上
に位置し、チャネル形成層の中間部におけるチャネルの
形成はポリシリコン膜１０３により行われ、ポリシリコ
ン膜１０９，１１０はそれぞれチャネル形成層の各エッ
ジ部分上に位置し、ここでのチャネルの形成を制御する
ようになっているため、チャネル形成層のエッジ部分で
は中間部分に比較して常に多くのキャリアが励起され
る。よって、ソース及びドレインのエッジには、実効的
に、非常に浅く、かついかなる電圧に対しても常に中間
チャネル部より抵抗の低いジャンクションが形成された
ような効果が得られ、チャネル中間部においては電流駆
動能力が高い埋込み型のチャネルとなり、チャネルエッ
ジ部においては本来的にショートチャネル効果に強く、
かつ本発明特有の低抵抗で高電流駆動能力の表面型のチ
ャネルが得られることになるため、電流駆動能力を低下
させることなしにショートチャネル効果に強い構造を持
ったｐＭＯＳＦＥＴを構成することができることとな
る。
【００３３】図７は本実施例をｐＭＯＳＦＥＴに応用し
てショートチャネル効果と電流駆動能力とを測定した結
果を示すものである。
【００３４】この図から明らかなように、本発明によっ
てショートチャネル効果は従来の表面チャネル型と同
等、電流駆動能力は埋込みチャネル型と同等のものが実
現できた。特に０．４μｍのチャネル長では電流駆動能
力として６０％の向上が認められた。また、ここには図
示されていないが、側壁にｎ+ ポリシリコンと０．５ｅ
Ｖだけ異なる材料を用いてＭＯＳＦＥＴを作製したとこ
ろ、１０％の効果が認められた。この１０％という数値
はプロセス上の誤差があっても、わずかに効果を残すこ
とができる、という程度の数値である。したがって、本
発明の効果を確実に期待するにはポリシリコン膜１０３
とポリシリコン膜１０９，１１０との仕事関数の差を
０．５ｅＶ以上にする必要がある。
【００３５】図２は本発明半導体装置の第２実施例とな
る、ＬＤＤ構造を持つｐＭＯＳＦＥＴの主要部の構造を
示すものである。
【００３６】この図において、２０１はｎ型で比抵抗１
〜２ΩｃｍのＳｉ（１００）基板であり、基板２０１上
にはゲート酸化膜２０２が形成され、このゲート酸化膜
２０２上にはゲート電極の一部を構成する、Ｐが高濃度
に添加されたｎ+ 型のポリシリコン膜２０３が形成され
ている。
【００３７】基板２０１内のポリシリコン膜２０３直下
の表面近傍領域にはＰが低濃度にイオン注入されてパン
チスルー防止用の不純物添加層２０４が形成され、この
不純物添加層２０４と基板２０１表面との間にはＰが不
純物添加層２０４よりも若干高濃度で浅くイオン注入さ
れて閾値電圧Ｖth調整用の不純物添加層２０５が形成さ
れている。
【００３８】基板２０１内におけるこれら不純物添加層
２０４，２０５を中心に置いて一方の側にはＢが高濃度
に注入拡散されてソース領域となるｐ+ 型不純物拡散層
２０６が形成されており、不純物添加層２０５とｐ+ 型
不純物拡散層２０６との間にはＢが低濃度に注入拡散さ
れ、同じくソース領域となるｐ- 型不純物拡散層２０７
が形成されている。基板２０１内の不純物添加層２０
４，２０５を中心に置いて他方の側にはＢが高濃度に注
入拡散されてドレイン領域となるｐ+ 型不純物拡散層２
０８が形成されており、不純物添加層２０５とｐ+ 型不
純物拡散層２０８との間にはＢが低濃度に注入拡散さ
れ、同じくドレイン領域となるｐ- 型不純物拡散層２０
９が形成されている。
【００３９】ゲートポリシリコン膜２０３は基板２０１
内のチャネル形成層の中間部に位置し、その上面には約
１０００オングストロームのＣＶＤ酸化膜２１０が被着
されている。これらポリシリコン膜２０３及び酸化膜２
１０からなる２層膜の側部にはポリシリコン膜２０３と
共にゲート電極を構成するポリシリコン膜２１１，２１
２が側壁状に形成されており、これらのポリシリコン膜
２１１，２１２にはＢが高濃度に注入拡散されてｐ+ 型
として形成され、これによりポリシリコン膜２０３より
も仕事関数が１．１ｅＶだけ高いものとされている。ポ
リシリコン膜２１１は不純物拡散層２０６，２０７の両
者に、ポリシリコン膜２１２は不純物拡散層２０８，２
０９の両者に、それぞれ跨がる配置とされている。
【００４０】以上のような構造により、図１に示す第１
実施例と同等の効果が得られる。とまり、ポリシリコン
膜２１１，２１２はポリシリコン膜２０３よりも仕事関
数が１．１ｅＶだけ高く、チャネル形成層におけるポリ
シリコン膜２１１，２１２の下方領域に印加される電圧
は、ポリシリコン膜２０３の下方領域に印加される電圧
よりも常に１．１Ｖだけ低く、チャネル形成層の中間部
におけるチャネルの形成はポリシリコン膜２０３により
行われ、チャネル形成層の各エッジ部分上のチャネル形
成はポリシリコン膜２１１，２１２により制御されるよ
うになっているため、チャネル形成層のエッジ部分では
中間部分に比較して常に多くのキャリアが励起されるよ
うになり、ソース及びドレインのエッジが低濃度層で形
成されているものの、実効的に、非常に浅く、かついか
なる電圧に対しても常に中間チャネル部より抵抗の低い
ジャンクションが形成されたような効果が得られること
となるのである。
【００４１】図３〜５は図１に示す構造をＣＭＯＳイン
バータに応用する場合の製造プロセスを示すものであ
る。
【００４２】まず、図３に示すように、例えば、ｎ型の
結晶方位（１００）、比抵抗１〜２ΩｃｍのＳｉ基板３
０１に深さが約３μｍのｐ型のウェル３０２を形成す
る。その後、熱酸化及び選択酸化によって酸化膜３０３
を形成し、この酸化膜３０３によって素子領域と絶縁分
離領域とを形成する。そして、その素子領域上にゲート
酸化膜３０４を約１００オングストローム形成する。
【００４３】そして、ウェル３０２上をマスクしてそれ
以外のゲート酸化膜３０４の下方の領域に、エネルギ１
００ｋｅＶ、ドーズ量４Ｅ１２でＢをイオン注入し、パ
ンチスルーを防ぐための不純物添加層３０５を形成し、
続いて、エネルギ２５ｋｅＶ、ドーズ量５Ｅ１２で不純
物添加層３０５よりも浅くＢをイオン注入し、閾値電圧
を調整するための不純物添加層３０６を形成する。
【００４４】次いで、ウェル３０２上の領域以外をマス
クして、エネルギ２２０ｋｅＶ、ドーズ量３Ｅ１２でＰ
をイオン注入することにより、パンチスルー防止用の不
純物添加層３０７を形成する。続いて、エネルギ２０ｅ
Ｖ、ドーズ量３Ｅ１２で不純物添加層３０７よりも浅く
Ｐをイオン注入し、閾値電圧調整用の不純物層３０８を
形成する。
【００４５】次に、全面にポリシリコンを３０００オン
グストロームだけ堆積した後にＰを拡散させ、そのポリ
シリコン膜をｎ+ 型とする。さらに、このポリシリコン
膜上にＣＶＤによって酸化膜を約１０００オングストロ
ームだけ堆積した後に、それらポリシリコン膜層及び酸
化膜層からなる２層膜をリソグラフィ技術及びエッチン
グによってパターニングし、ポリシリコン膜３０９及び
酸化膜３１０からなるゲート電極及びポリシリコン膜３
１１及び酸化膜３１２からなるゲート電極を形成する。
（以上、工程ＳＴ１） 次に、全面にｐ+ 型ポリシリコンを１０００オングスト
ローム堆積し、そのポリシリコン膜に対してＲＩＥを施
すことで、図４に示すように、ポリシリコン膜３０９及
び酸化膜３１０からなる２層膜に側壁３１３，３１４を
形成すると同時に、ポリシリコン膜３１１及び酸化膜３
１２からなる２層膜に側壁３１５，３１６を形成する。
（以上、工程ＳＴ２） その後、図５に示すように、ウェル３０２内のゲート電
極部両側にＡｓまたはＰをイオン注入することでｎＭＯ
ＳＦＥＴのソース領域、ドレイン領域となるｎ+ 型不純
物拡散層３１７，３１８を形成する。次に、基板３０１
内のゲート電極部両側にＢまたはＢＦ2 をイオン注入す
ることでｐＭＯＳのソース領域、ドレイン領域となるｐ
+ 型不純物拡散層３１７，３１８を形成する。
【００４６】次いで、ＣＶＤによって全面に酸化膜を堆
積し、素子層と配線層とを分離する層間分離酸化膜３２
１を形成する。その後、写真蝕刻法によりコンタクト孔
３２２を形成し、続いて、Ａｌ−Ｓｉをスパッタ法によ
りスパッタリングした後に配線部３２３を写真蝕刻法で
形成する。最後にパッシベーション膜３２４を形成し、
配線工程を終了する。（以上、工程ＳＴ３） 以上のようなプロセスにより、少なくともＭＯＳＦＥＴ
のＭＯＳ界面に接触しているゲート電極の仕事関数が２
種類存在し、ソース、ドレインとの接合部分に励起させ
るキャリア濃度をチャネル中間部分と変化させることが
できるＣＭＯＳＦＥＴが得られる。
【００４７】なお、上記実施例においてはｐＭＯＳＦＥ
Ｔのｎ+ 型ポリシリコンゲート電極の側壁にｐ+ 型ポリ
シリコンを形成する方法について述べたが、ｎ+ 型ポリ
シリコンゲート電極を通常の方法で作製し、その後、側
壁に斜めイオン注入、拡散等の手法においてｐ+ 型ポリ
シリコンの側壁を形成しても効果は同じである。
【００４８】また、図３〜５に示す構造ではｎＭＯＳＦ
ＥＴ側にもｐ+ 型ポリシリコン側壁が作製されている
が、このような場合は、ドレイン電流がシリコン中を流
れるために、ドレイン近傍の電界が緩和され、信頼性を
向上させる効果も持つ。
【００４９】本発明ではポリシリコンを用いた事例につ
いて説明したがシリサイド、メタル等の金属ｐ+ ポリシ
リコンのかわりについても同様の効果が得られる。
【００５０】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極膜はそのゲート絶縁膜と接する部分の仕事関数
がソース領域、ドレイン領域各不純物拡散層に近い部分
ほど大きくなるように形成されることで、ゲート電極膜
における相対的に高い仕事関数を持つ部分によりチャネ
ル形成層に印加される電圧は、相対的に低い仕事関数を
持つ部分により印加される電圧よりも常に低くなり、チ
ャネル形成層の中間部におけるチャネルの形成はその相
対的に低い仕事関数を持つゲート電極部分により行わ
れ、チャネル形成層のソース、ドレイン各領域に隣接す
るエッジ部分のチャネル形成は相対的に高い仕事関数を
持つゲート電極部分によりおこなれるようになっている
ため、チャネル形成層のエッジ部分では中間部分に比較
して常に多くのキャリアが励起され、ソース及びドレイ
ンのエッジには、実効的に、非常に浅く、かついかなる
電圧に対しても常に中間チャネル部より抵抗の低いジャ
ンクションが形成されたような効果が得られ、チャネル
中間部においては電流駆動能力が高い埋込み型のチャネ
ルとなり、チャネルエッジ部においては本来的にショー
トチャネル効果に強く、かつ本発明特有の低抵抗で高電
流駆動能力の表面型のチャネルが得られることになるた
め、電流駆動能力を低下させることなしにショートチャ
ネル効果に強い構造を持ったｐＭＯＳＦＥＴを構成する
ことができることとなる。
【図面の簡単な説明】
【図１】本発明半導体装置に係る第１実施例としてのｐ
ＭＯＳＦＥＴの主要部の構造を示す素子断面図。
【図２】本発明半導体装置に係る第２実施例としてのＬ
ＤＤｐＭＯＳＦＥＴの主要部の構造を示す素子断面図。
【図３】図１に示すｐＭＯＳをＣＭＯＳインバータに応
用したときの製造プロセスにおけるｐウェルの形成から
第１の半導体膜となるポリシリコン膜の形成までを説明
するための素子断面図。
【図４】図３の図解工程に続く第２の半導体膜となる側
壁形成工程を説明するための素子断面図。
【図５】図４の図解工程に続くソース・ドレイン領域形
成からパッシベーション膜の形成までを説明するための
素子断面図。
【図６】図１に示すｐＭＯＳＦＥＴに関しショートチャ
ネル効果と電流駆動能力とを測定した結果を示すグラ
フ。
【図７】従来のＣＭＯＳインバータの構造を示す素子断
面図。
【図８】従来のＬＤＤｐＭＯＳＦＥＴの主要部の構造を
示す素子断面図。
【図９】チャネル型（表面型、埋込み型）によるショー
トチャネル効果の違いを示すグラフ。
【図１０】チャネル型（表面型、埋込み型）による電流
駆動能力の違いを示すグラフ。
【符号の説明】
１０１ ｎ型シリコン基板 １０２ ゲート酸化膜 １０３ 第１の半導体膜となるポリシリコン膜 １０６ ソース領域としてのｐ+ 型不純物拡散層 １０７ ドレイン領域としてのｐ+ 型不純物拡散層 １０９，１１０ 第２の半導体膜となるポリシリコン膜 ２０１ ｎ型シリコン基板 ２０２ ゲート酸化膜 ２０３ 第１の半導体膜としてのｎ+ 型ポリシリコン膜 ２０６ ソース領域としてのｐ+ 型不純物拡散層 ２０７ ソース領域としてのｐ- 型不純物拡散層 ２０８ ドレイン領域としてのｐ+ 型不純物拡散層 ２０９ ドレイン領域としてのｐ- 型不純物拡散層 ２１１，２１２ 第２の半導体膜となるｐ+ 型ポリシリ
コン膜 ３０１ ｎ型シリコン基板 ３０２ ｐ型ウェル ３０３ 素子分離酸化膜 ３０４ ゲート酸化膜 ３０９，３１１ 第１の半導体膜としてのｎ+ 型ポリシ
リコン膜 ３１３〜３１６ 第２の半導体膜としてのｐ+ 型ポリシ
リコン膜 ３１７ ｎＭＯＳのソース領域であるｎ+ 型不純物拡散
層 ３１８ ｎＭＯＳのドレイン領域であるｎ+ 型不純物拡
散層 ３１９ ｐＭＯＳのソース領域であるｐ+ 型不純物拡散
層 ３２０ ｐＭＯＳのドレイン領域であるｐ+ 型不純物拡
散層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板と、 該半導体基板を素子領域と素子間絶縁領域とに分離する
    ように形成された素子分離絶縁膜と、 前記素子領域上に形成されたゲート絶縁膜と、 前記素子領域内におけるチャネル形成層の一方の側に形
    成され、第２導電型のソース領域不純物拡散層と、 前記素子領域内におけるチャネル形成層の他方の側に形
    成され、前記第２導電型のドレイン領域不純物拡散層
    と、 前記チャネル形成層上に前記ゲート絶縁膜を介して形成
    され、該ゲート絶縁膜と接する部分の仕事関数が前記ソ
    ース領域、ドレイン領域各不純物拡散層に近い部分ほど
    大きくなるように形成されたゲート電極膜とを備えてい
    る半導体装置。
  2. 【請求項２】ゲート電極層は、 そのゲート絶縁膜と接する部分の仕事関数の最大値が最
    小値と比較して０．５ｅＶ以上異なることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】ゲート電極層は、 チャネル形成層の中間領域上に形成されたｎ+ 型ポリシ
    リコン膜と、 該ｎ+ ポリシリコン膜の側壁として形成されたｐ+ 型ポ
    リシリコン膜とから構成されていることを特徴とする請
    求項１記載の半導体装置。
  4. 【請求項４】第１導電型の半導体基板上を素子領域と素
    子間絶縁領域とに分離するように素子分離絶縁膜を形成
    する工程と、 前記素子領域上にゲート絶縁膜を形成する工程と、 前記チャネル形成層上に前記ゲート絶縁膜を介して第１
    の半導体膜を形成する工程と、 該第１の半導体又は金属膜をゲート電極としてパターニ
    ングする工程と、 該第１の半導体又は金属膜よりも仕事関数が大きい第２
    の半導体膜を該第１の半導体膜の両側壁部に形成する工
    程とを備えている半導体装置の製造方法。
JP4292774A 1992-10-30 1992-10-30 半導体装置及びその製造方法 Pending JPH06151828A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4292774A JPH06151828A (ja) 1992-10-30 1992-10-30 半導体装置及びその製造方法
KR1019930022459A KR0134756B1 (ko) 1992-10-30 1993-10-27 반도체 장치 및 그 제조방법
US08/146,717 US5466958A (en) 1992-10-30 1993-11-01 MOS-type semiconductor device having electrode structure capable of coping with short-channel effect and manufacturing method thereof
US08/719,334 US5756365A (en) 1992-10-30 1996-09-25 Method of manufacturing MOS-type semiconductor device having electrode structure capable of coping with short-channel effects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4292774A JPH06151828A (ja) 1992-10-30 1992-10-30 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH06151828A true JPH06151828A (ja) 1994-05-31

Family

ID=17786170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4292774A Pending JPH06151828A (ja) 1992-10-30 1992-10-30 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US5466958A (ja)
JP (1) JPH06151828A (ja)
KR (1) KR0134756B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
KR100405963B1 (ko) * 2001-06-27 2003-11-14 상록코리아 (주) 극소 채널 메모리 소자의 구동 방법

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6975296B1 (en) * 1991-06-14 2005-12-13 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
KR950021242A (ko) * 1993-12-28 1995-07-26 김광호 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
US6337232B1 (en) * 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region
JPH0955496A (ja) * 1995-08-17 1997-02-25 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタ及びその製造方法
EP0798785B1 (en) * 1996-03-29 2003-12-03 STMicroelectronics S.r.l. High-voltage-resistant MOS transistor, and corresponding manufacturing process
US5710054A (en) * 1996-08-26 1998-01-20 Advanced Micro Devices, Inc. Method of forming a shallow junction by diffusion from a silicon-based spacer
JPH10214964A (ja) * 1997-01-30 1998-08-11 Oki Electric Ind Co Ltd Ｍｏｓｆｅｔ及びその製造方法
US5937289A (en) * 1998-01-06 1999-08-10 International Business Machines Corporation Providing dual work function doping
US6323520B1 (en) * 1998-07-31 2001-11-27 Vlsi Technology, Inc. Method for forming channel-region doping profile for semiconductor device
KR100295062B1 (ko) * 1999-08-17 2001-07-12 윤종용 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법
US6274446B1 (en) 1999-09-28 2001-08-14 International Business Machines Corporation Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap
US6563151B1 (en) * 2000-09-05 2003-05-13 Samsung Electronics Co., Ltd. Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
GB2374200A (en) * 2000-12-21 2002-10-09 Europ Org For Nuclear Research Radiation tolerant MOS layout
US6518106B2 (en) * 2001-05-26 2003-02-11 Motorola, Inc. Semiconductor device and a method therefor
US6888198B1 (en) 2001-06-04 2005-05-03 Advanced Micro Devices, Inc. Straddled gate FDSOI device
JP2003086810A (ja) * 2001-09-11 2003-03-20 Fujitsu Ltd 半導体装置及びその製造方法
TWI291729B (en) 2001-11-22 2007-12-21 Semiconductor Energy Lab A semiconductor fabricating apparatus
US7133737B2 (en) 2001-11-30 2006-11-07 Semiconductor Energy Laboratory Co., Ltd. Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer
CN100508140C (zh) 2001-11-30 2009-07-01 株式会社半导体能源研究所 用于半导体器件的制造方法
US7214573B2 (en) 2001-12-11 2007-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes patterning sub-islands
JP3992976B2 (ja) * 2001-12-21 2007-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6630720B1 (en) 2001-12-26 2003-10-07 Advanced Micro Devices, Inc. Asymmetric semiconductor device having dual work function gate and method of fabrication
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6586808B1 (en) 2002-06-06 2003-07-01 Advanced Micro Devices, Inc. Semiconductor device having multi-work function gate electrode and multi-segment gate dielectric
US6764890B1 (en) * 2003-01-29 2004-07-20 Cypress Semiconductor Corporation Method of adjusting the threshold voltage of a mosfet
US7545007B2 (en) * 2005-08-08 2009-06-09 International Business Machines Corporation MOS varactor with segmented gate doping
US20080093633A1 (en) * 2006-10-18 2008-04-24 United Microelectronics Corp. Complementary metal-oxide-semiconductor (cmos) image sensor and fabricating method thereof
GB2451116A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Polysilicon devices
US20090142915A1 (en) * 2007-12-04 2009-06-04 Weize Xiong Gate structure and method of forming the same
CN101452956B (zh) * 2007-12-06 2011-06-01 上海华虹Nec电子有限公司 高压pmos器件及制造方法
GB0905692D0 (en) * 2009-04-02 2009-05-20 Tno Touch sensitive device
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) * 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US20120112256A1 (en) * 2010-11-04 2012-05-10 Globalfoundries Singapore PTE, LTD. Control gate structure and method of forming a control gate structure
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
CN103839823B (zh) * 2012-11-27 2016-12-28 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5612773A (en) * 1979-07-12 1981-02-07 Seiko Epson Corp Silicon gate mos field-effect transistor
EP0312245A3 (en) * 1987-10-09 1989-08-30 Noristan Holdings Limited Polycyclic compounds and pharmaceutical compositions thereof
JPH01232765A (ja) * 1988-03-12 1989-09-18 Fujitsu Ltd 絶縁ゲート電界効果トランジスタ
JPH0234936A (ja) * 1988-07-25 1990-02-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
GB8820058D0 (en) * 1988-08-24 1988-09-28 Inmos Ltd Mosfet & fabrication method
US5202276A (en) * 1990-08-20 1993-04-13 Texas Instruments Incorporated Method of forming a low on-resistance DMOS vertical transistor structure
US5061647A (en) * 1990-10-12 1991-10-29 Motorola, Inc. ITLDD transistor having variable work function and method for fabricating the same
JPH04343221A (ja) * 1991-05-20 1992-11-30 Toshiba Corp 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
US6100143A (en) * 1998-09-18 2000-08-08 International Business Machines Corporation Method of making a depleted poly-silicon edged MOSFET structure
KR100405963B1 (ko) * 2001-06-27 2003-11-14 상록코리아 (주) 극소 채널 메모리 소자의 구동 방법

Also Published As

Publication number Publication date
KR940010367A (ko) 1994-05-26
US5756365A (en) 1998-05-26
KR0134756B1 (ko) 1998-04-20
US5466958A (en) 1995-11-14

Similar Documents

Publication Publication Date Title
JPH06151828A (ja) 半導体装置及びその製造方法
US6383879B1 (en) Semiconductor device having a metal gate with a work function compatible with a semiconductor device
US5436482A (en) MOSFET with assymetric lightly doped source-drain regions
US7374988B2 (en) NFET and PFET devices and methods of fabricating same
US5371024A (en) Semiconductor device and process for manufacturing the same
JP4971593B2 (ja) 半導体装置の製造方法
CN101304031B (zh) 电路结构及其制造方法
US20020086445A1 (en) Method for fabricating a dual metal gate for a semiconductor device
JP3444002B2 (ja) 半導体装置およびその製造方法
JPH11297984A (ja) Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
EP1498955A1 (en) Semiconductor device and its manufacturing method
JP3448546B2 (ja) 半導体装置とその製造方法
US6207482B1 (en) Integration method for deep sub-micron dual gate transistor design
JP2001156290A (ja) 半導体装置
JPH08186179A (ja) 相補型半導体装置
US7211865B2 (en) Silicided body contact SOI device
US6727534B1 (en) Electrically programmed MOS transistor source/drain series resistance
US6232638B1 (en) Semiconductor device and manufacturing method for same
GB2395602A (en) MOS transistor
JP3125929B2 (ja) 半導体装置の製造方法
JP3132455B2 (ja) 半導体装置の製造方法
JP2917301B2 (ja) 半導体装置及びその製造方法
JP2002158349A (ja) 半導体装置とその製造方法
JPH1050862A (ja) 半導体装置
JP2506947B2 (ja) 半導体装置およびその製造方法