JP2012080207A - レベルシフト回路 - Google Patents
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Abstract
【解決手段】第1のレベルシフト要素(1)として、低い電圧の場合に電源ONで動作状態として用い、電源電圧が高い場合には素子の耐圧を確保して電源OFFし停止状態で用いる低電源電圧用レベルシフト回路を備え、第2のレベルシフト要素(2)として、電源電圧が低い場合には電源OFFし停止状態で用い、電源電圧が高い場合に、素子の耐圧を確保して電源ONし動作状態で用いる高電源電圧用レベルシフト回路とを備え、電源電圧によって切り替えられるように構成する。
【選択図】図1
Description
第5項の段落番号0016には以下の記載がある。
この動作条件は、Vdd1(低い方の電源電圧)とVss2(高電位側の基準電位)が同じ電圧であり、電源電圧[Vdd2−Vss2]は、電源電圧[Vdd1−Vss1]と電位差がほぼ同じで電位のみ高くされた電圧であり、電源電圧[Vdd2−Vss1]の電位差は電源電圧[Vdd1−Vss1]のほぼ2倍が必要なことを示し、Vdd2はVdd1より高い電位での動作を条件としている。
コンパレータ出力がLレベルからHレベル、またはその逆に切替わる基準電圧V6は、Vdd1よりもVdd2の電圧が高く、Vdd2が半導体装置内で使用する素子の耐圧を超えない電圧に設定する。表1は、後述する具体的な回路例で使用する各素子の耐圧を示した例である。
図4は、SW端子にHレベルの信号が入力され、かつVIN端子にHレベルの信号が入力された場合のレベルシフト回路の状態を説明するための図である。図4に示される太線は、Hレベルにアサートされた信号経路及びトランジスタがオンすることによって形成された電流経路を表している。
表1は各素子の耐圧の一例を示す。表1において、VGSはゲート・ソース間耐圧、VGDはゲート・ドレイン間耐圧、VDSはドレイン・ソース間耐圧を示す。ドレイン高耐圧MOSのVGD,VDS以外は全て耐圧は6Vとし、ドレイン高耐圧MOSのVGD,VDSは15Vとした。
電流供給能力UP切換要素(55)の構成として、PMOS(51)のソースはVdd2に接続され、ドレイン高耐圧NMOS(50)のドレインは、PMOS(49),PMOS(48)を介してVdd2に接続され、PMOS(49)のソースは、PMOS(51)のゲートに接続され、ゲートはVdd1に接続される。
SWB端子はAND(37)のもう片方の入力,インバータ(35)の入力及び、NMOS(42)のゲートに接続され、インバータ(35)の出力は、NOR(36)のもう片方の入力及び、ドレイン高耐圧NMOS(40)のゲートに接続される。
抵抗(38)は250kΩ、抵抗(39)は25kΩとした。
PMOS(41)はL=1.5μm,W=12.5μm、
NMOS(42)はL=1.5μm,W=12.5μm、
PMOS(44)はL=0.6μm,W=0.9μm、
PMOS(45)はL=1.5μm,W=12.5μm、
PMOS(46)はL=1.5μm,W=25μm、
ドレイン高耐圧NMOS(47)はL=0.25μm,W=19.6μm、
PMOS(48)はL=1.5μm,W=12.5μm、
PMOS(49)はL=1.5μm,W=25μm、
ドレイン高耐圧NMOS(50)はL=0.25μm,W=19.6μm、
PMOS(52)はL=0.6μm,W=0.9μm、
ドレイン高耐圧PMOS(53)はL=1.6μm,W=240μm、
ドレイン高耐圧NMOS(54)はL=0.25μm,W=78.4μmとした。
2 第2のレベルシフト要素
3 コンパレータ回路
4 抵抗
5 抵抗
6 基準電圧源
7 インバータ
8 AND
9 インバータ
10 抵抗
11 抵抗
12 NMOS
13 PMOS
14 PMOS
15 NMOS
16 NMOS
17 ドレイン高耐圧PMOS
18 PMOS
19 NMOS
20 NMOS
21 NMOS
22 ドレイン高耐圧PMOS
23 PMOS
24 ドレイン高耐圧PMOS
25 ドレイン高耐圧NMOS
26 NMOS
27 NMOS
28 抵抗
29 抵抗
30 NMOS
31 PMOS
32 抵抗
33 抵抗
34 NMOS
35 インバータ
36 NOR
37 AND
38 抵抗
39 抵抗
40 ドレイン高耐圧NMOS
41 PMOS
42 NMOS
43 電流源
44 PMOS
45 PMOS
46 PMOS
47 ドレイン高耐圧NMOS
48 PMOS
49 PMOS
50 ドレイン高耐圧NMOS
51 PMOS
52 PMOS
53 ドレイン高耐圧PMOS
54 ドレイン高耐圧NMOS
55 電流供給能力UP切換要素
56 非飽和領域
57 飽和領域
58 立下り時間
59 インバータ
60 NMOS
61 NMOS
62 抵抗
63 NMOS
64 NMOS
65 NMOS
66 ドレイン高耐圧NMOS
67 ドレイン高耐圧NMOS
68 PMOS
69 PMOS
70 抵抗
71 NMOS
72 NMOS
73 インバータ
74 第1定電流回路
75 第2定電流回路
76 インバータ
77 NMOS
78 NMOS
79 PMOS
80 PMOS
81 インバータ
Claims (6)
- 第1のレベルシフト要素と、第2のレベルシフト要素と、コンパレータ回路と、基準電圧源とを備えるレベルシフト回路であって、VIN端子は、前記第1のレベルシフト要素と、前記第2のレベルシフト要素のVIN端に接続され、前記第1のレベルシフト要素の第1の電源端は第1の高電位側電源に接続され、第2の電源端は第2の高電位側電源に接続され、接地端は低電位側電源に接続され、前記第2のレベルシフト要素の第1の電源端は第1の高電位側電源に接続され、第2の電源端は第2の高電位側電源に接続され、接地端は低電位側電源に接続され、前記第1のレベルシフト要素と前記第2のレベルシフト要素の電源ON/OFF動作は、前記コンパレータの出力により制御され、前記コンパレータは基準電圧源の出力電圧と外部より入力される第2の高電位側電源電圧とを比較するよう構成されたレベルシフト回路。
- 前記第1のレベルシフト要素と、前記第2のレベルシフト要素と、前記コンパレータ回路と、前記基準電圧源とを備えるレベルシフト回路であって、前記第1のレベルシフト要素は、インバータ(7),インバータ(9),AND(8)の電源端は第1の高電位側電源に接続され、接地端は低電位側電源に接続され、SW端子はインバータ(7)の入力とNMOS(20),NMOS(21),NMOS(27)のゲートに入力され、インバータ(7)の出力はAND(8)の片方の入力とNMOS(12),ドレイン高耐圧NMOS(25)のゲートに接続され、NMOS(12)のドレインは抵抗(11),抵抗(10)を介して第2の高電位側電源に接続され、抵抗(11),抵抗(10)が互いに接続されるノードはドレイン高耐圧PMOS(17),ドレイン高耐圧PMOS(22),ドレイン高耐圧PMOS(24)のゲートに接続され、ドレイン高耐圧PMOS(17),ドレイン高耐圧PMOS(22)のソースは第2の高電位側電源に接続され、VIN端子はAND(8)のもう片方の入力に接続され、AND(8)の出力とインバータ(9)によりその反転信号とされた出力とをゲートに受ける、一対の入力MOSトランジスタNMOS(15),NMOS(16)に接続され、NMOS(15),NMOS(16)はソースが低電位側電源に接続され、NMOS(15)のドレインはPMOS(13)のドレインに接続され、NMOS(16)のドレインはPMOS(14)のドレインに接続され、PMOS(13),PMOS(14)のゲートはそれぞれのドレインに相互接続され、NMOS(16)のドレインはPMOS(18),NMOS(19)のゲートに接続され、NMOS(19)のソースは低電位側電源に接続され、PMOS(18),NMOS(19)のドレインはそれぞれが接続され、PMOS(23),NMOS(26)のゲートに入力され、NMOS(26)のソースは、低電位側電源に接続され、ドレインはドレイン高耐圧NMOS(25),ドレイン高耐圧PMOS(24)を介してPMOS(23)のドレインに接続され、PMOS(13),PMOS(14),PMOS(18)のソースはドレイン高耐圧PMOS(17)のドレインに接続され、PMOS(23)のソースはドレイン高耐圧PMOS(22)のドレインに接続され、VOUT端子はドレイン高耐圧NMOS(25),ドレイン高耐圧PMOS(24)のドレインに接続され、NMOS(20)のドレインはドレイン高耐圧PMOS(17)のドレインに接続され、NMOS(21)のドレインはNMOS(26)のゲートに接続され、NMOS(27)のドレインはドレイン高耐圧NMOS(25)のソースに接続され、NMOS(12),NMOS(20),NMOS(21),NMOS(27)のソースは低電位側電源に接続され構成された、請求項1に記載のレベルシフト回路。
- NMOS(30)のドレインは抵抗(29),抵抗(28)を介して第2の高電位側電源に接続され、抵抗(29),抵抗(28)が互いに接続されるノードはPMOS(31)のゲートに接続され、NMOS(34)のドレインは抵抗(33),抵抗(32),PMOS(31)を介して第2の高電位側電源に接続され、抵抗(33),抵抗(32)が互いに接続されるノードはドレイン高耐圧PMOS(24)のソース及び、TOUT端子に接続され、NMOS(30),NMOS(34)のソースは低電位側電源に接続され、ゲートはSW端子に接続され、構成された、請求項2に記載のレベルシフト回路。
- 前記第1のレベルシフト要素と、前記第2のレベルシフト要素と、前記コンパレータ回路と、前記基準電圧源とを備えるレベルシフト回路であって、前記第2のレベルシフト要素は、インバータ(35),NOR(36),AND(37)の電源端は第1の高電位側電源に接続され、接地端は低電位側電源に接続され、VIN端子はNOR(36)の片方の入力及び、AND(37)の片方の入力に接続され、NOR(36)の出力はドレイン高耐圧NMOS(50),ドレイン高耐圧NMOS(54)のゲートに入力され、AND(37)の出力はドレイン高耐圧NMOS(47)のゲートに接続され、ドレイン高耐圧NMOS(47),ドレイン高耐圧NMOS(50),ドレイン高耐圧NMOS(54)のソースは低電位側電源に接続され、ドレイン高耐圧PMOS(53)はソースが第2の高電位側電源に接続され、ドレインはドレイン高耐圧NMOS(54)のドレイン及び、VOUT端子に接続され、ドレイン高耐圧NMOS(47)のドレインは、PMOS(46),PMOS(45)を介して第2の高電位側電源に接続され、PMOS(46)のソースは、ドレイン高耐圧PMOS(53)のゲート,PMOS(51)のドレイン,PMOS(52)のドレインに接続され、ゲートは第1の高電位側電源に接続され、PMOS(51)のソースは第2の高電位側電源に接続され、ドレイン高耐圧NMOS(50)のドレインは、PMOS(49),PMOS(48)を介して第2の高電位側電源に接続され、PMOS(49)のソースは、PMOS(51)のゲートに接続され、ゲートは第1の高電位側電源に接続され、SWB端子はAND(37)のもう片方の入力,インバータ(35)の入力及び、NMOS(42)のゲートに接続され、インバータ(35)の出力は、NOR(36)のもう片方の入力及び、ドレイン高耐圧NMOS(40)のゲートに接続され、NMOS(42)のソースは電流源(43)を介して低電位側電源に接続され、ドレインはPMOS(41)を介して第2の高電位側電源に接続され、PMOS(41)のドレイン及びゲートはPMOS(45)のゲート,PMOS(48)のゲートに接続され、PMOS(41)のゲートはPMOS(44)のドレインに接続され、ドレイン高耐圧NMOS(40)のソースは低電位側電源に接続され、ドレインは抵抗(39),抵抗(38)を介して第2の高電位側電源に接続され、抵抗(39),抵抗(38)が互いに接続されるノードは、PMOS(44),PMOS(52)のゲートに接続され、PMOS(44),PMOS(52)のソースは第2の高電位側電源に接続され構成された、請求項1に記載のレベルシフト回路。
- 前記第1のレベルシフト要素を単独で使用するレベルシフト回路であって、請求項2と同じ前記第1のレベルシフト要素で構成され、電源ON/OFF動作は、外部より入力される信号で制御されるよう構成された、請求項2又は3に記載のレベルシフト回路。
- 前記第2のレベルシフト要素を単独で使用するレベルシフト回路であって、請求項4と同じ前記第2のレベルシフト要素で構成され、電源ON/OFF動作は、外部より入力される信号で制御されるよう構成された、請求項4に記載のレベルシフト回路。
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