CN107870647A - 前置驱动电路 - Google Patents

前置驱动电路 Download PDF

Info

Publication number
CN107870647A
CN107870647A CN201610842146.XA CN201610842146A CN107870647A CN 107870647 A CN107870647 A CN 107870647A CN 201610842146 A CN201610842146 A CN 201610842146A CN 107870647 A CN107870647 A CN 107870647A
Authority
CN
China
Prior art keywords
pmos
resistance
common
driver circuit
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201610842146.XA
Other languages
English (en)
Inventor
汤益明
胡波
兰坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Singapore Pte Ltd
Original Assignee
MediaTek Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Singapore Pte Ltd filed Critical MediaTek Singapore Pte Ltd
Priority to CN201610842146.XA priority Critical patent/CN107870647A/zh
Priority to TW106130433A priority patent/TW201830189A/zh
Priority to US15/707,357 priority patent/US20180083628A1/en
Publication of CN107870647A publication Critical patent/CN107870647A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/02—Regulating electric characteristics of arcs
    • G05F1/08—Regulating electric characteristics of arcs by means of semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种前置驱动电路。该前置驱动电路包括：切换开关单元，用于输入一差分输入信号、输出一差分输出信号以及控制差分输入信号和差分输出信号之间的高低电平切换；共模电压控制单元，耦接于切换开关单元，用于输入一参考电压，并根据参考电压控制差分输出信号的共模电压；电流单元，耦接于切换开关单元和共模电压控制单元，用于为切换开关单元和共模电压控制单元提供驱动电流。通过上述方式，本发明能够实现一种共模电压可调且电路面积较小的前置驱动电路。

Description

前置驱动电路
技术领域
本发明涉及高速信号传输领域，特别是涉及一种前置驱动电路。
背景技术
图1是一种现有的高速信号的传送模块的结构示意图。如图1所示，该传送模块10包括依序连接的串行(Serilize)电路1、前置驱动(Pre-driver)电路2和驱动(Driver)电路3。
串行电路1用于将并行的高速数据信号转化为串行的差分信号，前置驱动电路2和驱动电路3用于对差分信号进行转换，以使其适应不同的应用接口，例如显示接口(DisplayPort，DP)、高清接口(High Definition Multimedia Interface，HDMI)、移动终端高清影音标准接口(Mobile High-Definition Link，MHL)、通用串行总线接口(Universal SerialBus，USB)等。
其中，现有的前置驱动电路2可以为电流模式逻辑电路(Current mode logic，CML)、电压模式逻辑电路(Voltage mode logic，VML)等等。
当差分输出信号的摆幅相同的前提下，前置驱动电路2采用CML电路和采用VML电路相比，CML电路的差分输出信号的共模电压不可调，VML电路需要两个额外的缓冲器提供参考电压使得电路面积较大。
发明内容
有鉴于此，本发明提供一种前置驱动电路。
根据本发明一实施例，本发明提供一种前置驱动电路，该电路包括：
切换开关单元，用于输入一差分输入信号、输出一差分输出信号以及控制差分输入信号和差分输出信号之间的高低电平切换；
共模电压控制单元，耦接于切换开关单元，用于输入一参考电压，并根据参考电压控制差分输出信号的共模电压；
电流单元，耦接于切换开关单元和共模电压控制单元，用于为切换开关单元和共模电压控制单元提供驱动电流。
本发明的有益效果是：区别于现有技术的情况，本发明的前置驱动电路通过共模电压控制单元控制差分输出信号的共模电压，从而使得共模电压可调。另外，共模电压控制单元仅需根据一个参考电压即可实现对共模电压的调整，从而使得共模电压控制单元的结构简单，进而节省前置驱动电路的电路面积。
附图说明
图1是一种现有的高速信号的传送模块的结构示意图。
图2是本发明第一实施方式的前置驱动电路的结构示意图；
图3是本发明第二实施方式的前置驱动电路的电路原理图；
图4是一种现有的典型的CML电路的电路原理图；
图5是一种现有的典型的VML电路的电路原理图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接的电气连接至第二装置。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施方式，并配合所附图式，作详细说明如下：
图2是本发明第一实施方式的前置驱动电路的结构示意图。如图2所示，前置驱动电路100包括切换开关单元11、共模电压控制单元12和电流单元13。
其中，切换开关单元11用于输入一差分输入信号、输出一差分输出信号以及控制差分输入信号和差分输出信号之间的高低电平切换。
共模电压控制单元12耦接于切换开关单元11，用于输入一参考电压，并根据参考电压控制差分输出信号的共模电压；
电流单元13耦接于切换开关单元11和共模电压控制单元12，用于为切换开关单元11和共模电压控制单元12提供驱动电流。
通过上述实施方式，本发明第一实施例的前置驱动电路通过共模电压控制单元控制差分输出信号的共模电压，从而使得共模电压可调。另外，共模电压控制单元仅需根据一个参考电压即可实现对共模电压的调整，从而使得共模电压控制单元的结构简单，进而节省前置驱动电路的电路面积。
图3是本发明第二实施方式的前置驱动电路的电路原理图。如图3所示，前置驱动电路200包括切换开关单元21、共模电压控制单元22和电流单元23。
切换开关单元21用于控制差分输入信号DP、DN和差分输出信号OUTP、OUTN之间的高低电平切换。共模电压控制单元22耦接于切换开关单元21，用于控制差分输出信号OUTP、OUTN的共模电压Vcom(图中未显示)；电流单元23耦接于切换开关单元21和共模电压控制单元22，用于为切换开关单元21和共模电压控制单元22提供驱动电流。
其中，切换开关单元21包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，共模电压控制单元22包括第一电阻R1和第二电阻R2。本实施例中的电流单元23包括第一电流源I1和第二电流源I2，本发明并不限制于此。
在本实施例中，第一PMOS管P1和第二PMOS管P2的栅极输入差分输入信号DP、DN，第一PMOS管P1和第二PMOS管P1的源极输出差分输出信号OUTP、OUTN。具体来说，第一PMOS管P1的栅极与输入差分信号DP连接，第二PMOS管P2的栅极与输入差分信号DN连接，第一PMOS管P1的源极与输出差分信号OUTN连接，第二PMOS管P2的源极与输出差分信号OUTP连接。
第一NMOS管N1和第二NMOS管N2的栅极分别与第一PMOS管P1和第二PMOS管P2的栅极连接，第一NMOS管N1和第二NMOS管N2的漏极分别与第一PMOS管P1和第二PMOS管P2的源极连接。
第一PMOS管P1和第二PMOS管P2的漏极连接后与电流单元23连接，第一NMOS管N1和第二NMOS管N2的源极连接后与电流单元23连接。具体来说，第一PMOS管P1和第二PMOS管P2的漏极连接后与第一电流源I1的负极连接，第一电流源I1的正极与电源VDD连接。第一NMOS管N1和第二NMOS管N2的源极连接后与第二电流源I2的正极连接，第二电流源I2的负极接地GND。
在本实施例中，优选地，第一电流源I1和第二电流源I2为可调电流源。
第一电阻R1的一端与第二PMOS管P2的源极连接，第一电阻R1的另一端与第二电阻R2的一端相互连接并记为公共节点Q，第二电阻R2的另一端与第一PMOS管P1的源极连接。
在本实施例中，优选地，第一电阻R1和第二电阻R2为可调电阻。
优选地，在本实施例中，共模电压控制单元22进一步包括缓冲器U、第三电阻R3和第四电阻R4。缓冲器U包括同向输入端+、反向输入端-和输出端，缓冲器U的同向输入端+与第三电阻R3和第四电阻R4的一端连接，用于接收参考电压VREF，缓冲器U的反向输入端-和输出端相互连接后与公共节点Q连接，第三电阻R3的另一端与电源VDD连接，第四电阻R4的另一端接地GND。
在本实施例中，参考电压VREF根据如下公式计算得到：
优选地，第三电阻R3和第四电阻R4为可调电阻，从而使得参考电压VREF为可调电压。
前置驱动电路200的工作原理是：当差分输入信号DP、DN的电压值分别为高电平电压VH1和低电平电压VL1，第一PMOS管P1和第二NMOS管N2截止，第二PMOS管P2和第一NMOS管N1导通，从而使得第一电流源I1输出的电流经第二PMOS管P2、第一电阻R1、第二电阻R2、第一NMOS管N1后流至第二电流源I2。此时，差分输出信号OUTP、OUTN的电压值分别为高电平电压VH2和低电平电压VL2。
另外，当差分输入信号DP、DN发生翻转也即当差分输入信号DP、DN的电压值分别为低电平电压VL1和高电平电压VH1时，第二PMOS管P2和第一NMOS管N1截止，第一PMOS管P1和第二NMOS管N2导通，从而使得第一电流源I1输出的电流经第一PMOS管P1、第二电阻R2、第一电阻R1和第二NMOS管N2后流至第二电流源I2。此时，差分输出信号OUTP、OUTN的电压值分别为低电平电压VL2和高电平电压VH2。
在本实施例中，差分输出信号OUTP、OUTN的共模电压Vcom可调，其中，共模电压Vcom根据参考电压VREF进行调节。
具体来说，共模电压Vcom为差分输出信号OUTP和差分输出信号OUTN的电压值的平均值，也即：
由前置驱动电路200正常工作时，流经第一电阻R1和流经第二电阻R2的电流相等，其中，当第一电阻R1和第二电阻的R2的阻值相同时，可以得到：
也就是说：
Vcom＝VREF。
其中，Vcom为差分输出信号OUTP、OUTN的共模电压，VL2和VH2为差分输出信号OUTP、OUTN的低电平电压和高电平电压，VREF为参考电压，R为第一电阻R1或第二电阻的R2的阻值。
在本实施例中，差分输出信号OUTP、OUTN的摆幅Iswing可调，其中，摆幅Iswing根据第一电阻R1、第二电阻R2、第一电流源I1、第二电流源I2进行调节。
优选地，当第一电阻R1和第二电阻R2的阻值相同，第一电流源I1和第二电流源I2提供的驱动电流的电流值相同时，差分输出信号OUTP、OUTN的摆幅Iswing根据如下公式进行计算：
Iswing＝2*Is*R
其中，Iswing为差分输出信号OUTP、OUTN的摆幅，Is为第一电流源I1或第二电流源I2提供的驱动电流的电流值，R为第一电阻R1或第二电阻R2的阻值。
在本实施例中，差分输出信号OUTP、OUTN的时间常数τ可调，其中，时间常数τ根据第一电阻R1和第二电阻R2进行调节。本领域的技术人员可以理解，时间常数决定前置驱动电路可支持高速传输信号的速度，也就是说，时间常数越小，前置驱动电路可支持高速传输信号的速度越高。
优选地，当第一电阻R1和第二电阻R2的阻值相同，第一PMOS管P1和第二PMOS管P2的型号相同时，时间常数根据如下公式进行计算：
τ＝R*CP
其中，τ为差分输出信号的时间常数，R为第一电阻R1或第二电阻R2的阻值，CP为第一PMOS管P1或第二PMOS管P2的寄生电容。
下面以一个具体的实施例来进行说明，假设前置驱动电路200需要输出摆幅为600mV的差分输出信号，当选择第一电阻R1和第二电阻R2的阻值R为50Ω时，需要第一电流源I1和第二电流源I2提供的驱动电流的电流值Is为6mA。
由于前置驱动电路200中的共模电压Vcom可调。若需要差分输出信号的高电平电压VH2和低电平电压VL2分别为1V和0.4V，也即共模电压Vcom为0.7V，则仅仅需要选择参考电压值VREF为0.7V即可。
另外，前置驱动电路200的时间常数较小，从而可以支持更高速的信号传输。该时间常数具体为50CP，CP为第一PMOS管P1或第二PMOS管P2的寄生电容。
下面对典型的CML电路、典型的VML电路和本发明第二实施例的前置驱动电路200进行比对。
请一并参考图4，图4是一种现有的典型的CML电路的电路原理图。如图4所示，CML电路包括第一电阻R1’，第二电阻R2’，第一NMOS管N1’，第二NMOS管N2’和电流源I’。其中，第一NMOS管N1’和第二NMOS管N2’的栅极接收差分输入信号DP’、DN’，第一NMOS管N1’和第二NMOS管N2’的源极相连后与电流源I’的正极连接，电流源I’的负极接地GND’，第一NMOS管N1’和第二NMOS管N2’的漏极分别与第一电阻R1’和第二电阻R2’的一端连接，第一电阻R1’和第二电阻R2’的另一端相互连接后与电源VDD’连接，第一NMOS管N1’和第二NMOS管N2’的漏极输出差分输出信号OUTP’、OUTN’。
假设CML电路需要输出摆幅为600mV的差分输出信号，当选择第一电阻R1’和第二电阻R2’的阻值为50Ω时，需要电流源I’提供的驱动电流的电流值为12mA。也就是说，CML电路较前置驱动电路200要消耗更多的电流。
在CML电路中，差分输出信号的共模电压Vcom’不可调，其具体由如下公式得到：
Vcom'＝V'-50×0.012÷2
＝V'-0.3
其中，V’为电源VDD’的电压值。
若需要差分输出信号的高电平电压和低电平电压分别为1V和0.4V，也即共模电压Vcom’为0.7V，则需要电源VDD’的电压值为1V。
另外，CML电路的时间常数较小，该时间常数具体为50Cp'，Cp'为第一NMOS管N1’或第二NMOS管N2’的寄生电容。
请一并参考图5，图5是一种现有的典型的VML电路的电路原理图。如图5所示，VML电路包括第一缓冲器U1”，第二缓冲器U2”，第一PMOS管P1”、第二PMOS管P2”，第一NMOS管N1”和第二NMOS管N2”。其中，在本实施例中，第一PMOS管P1”和第二PMOS管P2”的栅极输入差分输入信号DP”、DN”，第一PMOS管P1”和第二PMOS管P1”的源极输出差分输出信号OUTP”、OUTN”。第一NMOS管N1”和第二NMOS管N2”的栅极分别与第一PMOS管P1”和第二PMOS管P2”的栅极连接，第一NMOS管N1”和第二NMOS管N2”的漏极分别与第一PMOS管P1”和第二PMOS管P2”的源极连接。第一PMOS管P1”和第二PMOS管P2”的漏极连接后与第一缓冲器U1”的输出端连接，第一缓冲器U1”的同向输入端+输入第一参考电压VREF1，第一缓冲器U1”的反向输入端-与第一缓冲器U1”的输出端连接。第一NMOS管N1”和第二NMOS管N2”的源极连接后与第二缓冲器U2”的输出端连接，第二缓冲器U2”的同向输入端+输入第二参考电压VREF2，第二缓冲器U2”的反向输入端-与第二缓冲器U2”的输出端连接。
假设VML电路需要输出摆幅为600mV的差分输出信号，此时，由于第一缓冲器U1”和第二缓冲器U2”的存在，较CML电路和前置驱动电路200，VML电路需要消耗更多的电流。另外，由于第一缓冲器U1”和第二缓冲器U2”的存在，增大电路板的面积。
在VML电路中，差分输出信号的共模电压Vcom”可调，其由第一参考电压VREF1和第二参考电压VREF2决定。若需要差分输出信号的高电平电压和低电平电压分别为1V和0.4V，也即共模电压Vcom”为0.7V，则只需第一参考电压VREF1和第二参考电压VREF2分别为1V和0.4V即可。
与CML电路和前置驱动电路200相比，VML电路的时间常数较大，该时间常数具体为(1/gm)*Cp”，Cp”为第一PMOS管P1”或第二PMOS管P2”的寄生电容，gm为跨导。
综上所述，前置驱动电路200结合了CML电路和VML电路的优点，其是一种共模电压可调、电路面积较小、耗电较小以及差分输出信号的时间常数较小的电路。
通过上述实施方式，本发明第二实施例的前置驱动电路通过共模电压控制单元控制差分输出信号的共模电压，从而使得共模电压可调。共模电压控制单元仅需根据一个缓冲器提供参考电压，从而使得电路面积大大减少。前置驱动电路通过两个电流源提供驱动电流，从而使得电路中消耗的电流较小。前置驱动电路的时间常数由第一电阻或第二电阻的阻值以及第一PMOS管或第二PMOS管P2的寄生电容确定，从而使得时间常数较小，进而可支持更高速的高速信号的传输。
本发明虽以较佳实施方式揭露如上，然其并非用以限定本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种前置驱动电路，其特征在于，所述前置驱动电路包括：
切换开关单元，用于输入一差分输入信号、输出一差分输出信号以及控制所述差分输入信号和所述差分输出信号之间的高低电平切换；
共模电压控制单元，耦接于所述切换开关单元，输入一参考电压，并根据所述参考电压控制所述差分输出信号的共模电压；
电流单元，耦接于所述切换开关单元和所述共模电压控制单元，为所述切换开关单元和所述共模电压控制单元提供驱动电流。
2.根据权利要求1所述的前置驱动电路，其特征在于，所述切换开关单元包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其中，所述第一PMOS管和所述第二PMOS管的栅极输入所述差分输入信号，所述第一PMOS管和所述第二PMOS管的源极输出所述差分输出信号，所述第一PMOS管和所述第二PMOS管的漏极连接后与所述电流单元连接，所述第一NMOS管和所述第二NMOS管的栅极分别与所述第一PMOS管和所述第二PMOS管的栅极连接，所述第一NMOS管和所述第二NMOS管的漏极分别与所述第一PMOS管和所述第二PMOS管的源极连接，所述第一NMOS管和所述第二NMOS管的源极连接后与所述电流单元连接。
3.根据权利要求2所述的前置驱动电路，其特征在于，所述电流单元包括第一电流源和第二电流源，所述第一电流源的正极与电源连接，所述第一电流源的负极与所述第一PMOS管和所述第二PMOS管的漏极连接；所述第二电流源的正极与所述第一NMOS管和所述第二NMOS管的源极连接，所述第二电流源的负极接地。
4.根据权利要求3所述的前置驱动电路，其特征在于，所述共模电压控制单元包括第一电阻和第二电阻，所述第一电阻的一端与所述第二PMOS管的源极连接，所述第一电阻的另一端与所述第二电阻的一端相互连接并记为公共节点，所述公共节点与所述参考电压连接，所述第二电阻的另一端与所述第一PMOS管的源极连接。
5.根据权利要求4所述的前置驱动电路，其特征在于，所述共模电压控制单元进一步包括缓冲器，所述缓冲器串接于所述公共节点和所述参考电压之间，所述缓冲器包括同向输入端、反向输入端和输出端，所述同向输入端与所述参考电压连接，所述反向输入端和所述输出端相互连接后与所述公共节点连接。
6.根据权利要求5所述的前置驱动电路，其特征在于，所述差分输出信号的共模电压可调，所述共模电压根据所述参考电压进行调节。
7.根据权利要求5所述的前置驱动电路，其特征在于，所述差分输出信号的摆幅可调，所述摆幅根据所述第一电阻、所述第二电阻、所述第一电流源、所述第二电流源进行调节。
8.根据权利要求7所述的前置驱动电路，其特征在于，当所述第一电阻和所述第二电阻的阻值相同，所述第一电流源和所述第二电流源提供的驱动电流的电流值相同时，所述差分输出信号的所述摆幅根据如下公式进行计算：
Iswing＝2*Is*R
其中，Iswing为所述差分输出信号的所述摆幅，Is为所述第一电流源或所述第二电流源提供的驱动电流的电流值，R为所述第一电阻或所述第二电阻的阻值。
9.根据权利要求5所述的前置驱动电路，其特征在于，所述差分输出信号的时间常数可调，所述时间常数根据所述第一电阻、所述第二电阻进行调节。
10.根据权利要求9所述的前置驱动电路，其特征在于，当所述第一电阻和所述第二电阻的阻值相同，所述第一PMOS管和所述第二PMOS管的型号相同时，所述时间常数根据如下公式进行计算：
τ＝R*CP
其中，τ为所述差分输出信号的时间常数，R为所述第一电阻或所述第二电阻的阻值，CP为所述第一PMOS管或所述第二PMOS管的寄生电容。
11.根据权利要求5所述的前置驱动电路，其特征在于，所述共模电压控制单元进一步包括第三电阻和第四电阻，所述第三电阻的一端与所述电源连接，所述第三电阻的另一端与所述第四电阻的一端连接后提供所述参考电压，所述第四电阻的另一端接地。
CN201610842146.XA 2016-09-22 2016-09-22 前置驱动电路 Withdrawn CN107870647A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610842146.XA CN107870647A (zh) 2016-09-22 2016-09-22 前置驱动电路
TW106130433A TW201830189A (zh) 2016-09-22 2017-09-06 前置驅動電路
US15/707,357 US20180083628A1 (en) 2016-09-22 2017-09-18 Signal processing devices and methods

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610842146.XA CN107870647A (zh) 2016-09-22 2016-09-22 前置驱动电路

Publications (1)

Publication Number Publication Date
CN107870647A true CN107870647A (zh) 2018-04-03

Family

ID=61620750

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610842146.XA Withdrawn CN107870647A (zh) 2016-09-22 2016-09-22 前置驱动电路

Country Status (3)

Country Link
US (1) US20180083628A1 (zh)
CN (1) CN107870647A (zh)
TW (1) TW201830189A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109831203A (zh) * 2018-12-31 2019-05-31 武汉芯动科技有限公司 转换装置
CN110048709A (zh) * 2019-04-19 2019-07-23 海光信息技术有限公司 电流模式逻辑驱动电路
CN110515874A (zh) * 2019-09-11 2019-11-29 上海兆芯集成电路有限公司 驱动系统
CN111162740A (zh) * 2019-12-27 2020-05-15 中北大学 一种射频通用通信接口差共模解耦装置
CN112688680A (zh) * 2020-12-18 2021-04-20 深圳市国微电子有限公司 Cml输出驱动电路和串行发送器接口

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114189247B (zh) * 2021-12-07 2024-06-04 苏州大学 一种用于差分逐次逼近寄存器型adc的参考电压缓冲器
CN115454190A (zh) * 2022-09-30 2022-12-09 湖北三江航天万峰科技发展有限公司 一种lvds驱动电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304494B2 (en) * 2005-04-04 2007-12-04 Altera Corporation Methods and apparatus to DC couple LVDS driver to CML levels
US7598779B1 (en) * 2004-10-08 2009-10-06 Altera Corporation Dual-mode LVDS/CML transmitter methods and apparatus
CN105759752A (zh) * 2015-01-07 2016-07-13 英飞凌科技股份有限公司 用于低发射网络的系统和方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592510A (en) * 1994-03-29 1997-01-07 Apple Computer, Inc. Common mode early voltage compensation subcircuit for current driver
US5939904A (en) * 1998-02-19 1999-08-17 Lucent Technologies, Inc. Method and apparatus for controlling the common-mode output voltage of a differential buffer
US6160446A (en) * 1998-06-05 2000-12-12 Lucent Technologies Inc. Balanced differential amplifier without common-mode feedback circuit
US6603348B1 (en) * 2002-04-18 2003-08-05 International Business Machines Corporation Center tap level control for current mode differential driver
DE60218192T2 (de) * 2002-12-23 2007-11-22 Alcatel Lucent LVDS-Treiber mit Vorverzerrung
US6943588B1 (en) * 2003-09-24 2005-09-13 Altera Corporation Dynamically-adjustable differential output drivers
US6864704B1 (en) * 2003-09-24 2005-03-08 Altera Corporation Adjustable differential input and output drivers
JP3949636B2 (ja) * 2003-09-30 2007-07-25 Ｎｅｃエレクトロニクス株式会社 Ｌｖｄｓドライバー回路
US6975170B2 (en) * 2004-03-23 2005-12-13 Texas Instruments Incorporated Adaptive amplifier output common mode voltage adjustment
US7535258B1 (en) * 2004-12-15 2009-05-19 Lattice Semiconductor Corporation Programmable current output and common-mode voltage buffer
JP4858959B2 (ja) * 2006-06-06 2012-01-18 ルネサスエレクトロニクス株式会社 差動信号駆動回路及び差動信号駆動方法
US7508235B2 (en) * 2006-06-07 2009-03-24 Silicon Laboratories Inc. Differential line termination technique
US7514968B1 (en) * 2007-04-10 2009-04-07 Altera Corporation H-tree driver circuitry
US9246715B1 (en) * 2009-04-29 2016-01-26 Altera Corporation Pre-emphasis circuitry including a pre-emphasis voltage variation compensation engine
US8446172B2 (en) * 2011-05-06 2013-05-21 Altera Corporation Apparatus and methods of reducing pre-emphasis voltage jitter
US8462906B1 (en) * 2011-09-15 2013-06-11 Altera Corporation Apparatus and methods for detection and correction of transmitter duty cycle distortion
US9083584B2 (en) * 2013-08-16 2015-07-14 Via Technologies, Inc. Common mode modulation with current compensation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598779B1 (en) * 2004-10-08 2009-10-06 Altera Corporation Dual-mode LVDS/CML transmitter methods and apparatus
US7304494B2 (en) * 2005-04-04 2007-12-04 Altera Corporation Methods and apparatus to DC couple LVDS driver to CML levels
CN105759752A (zh) * 2015-01-07 2016-07-13 英飞凌科技股份有限公司 用于低发射网络的系统和方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109831203A (zh) * 2018-12-31 2019-05-31 武汉芯动科技有限公司 转换装置
CN110048709A (zh) * 2019-04-19 2019-07-23 海光信息技术有限公司 电流模式逻辑驱动电路
CN110048709B (zh) * 2019-04-19 2023-05-26 海光信息技术股份有限公司 电流模式逻辑驱动电路
CN110515874A (zh) * 2019-09-11 2019-11-29 上海兆芯集成电路有限公司 驱动系统
CN110515874B (zh) * 2019-09-11 2021-06-29 上海兆芯集成电路有限公司 驱动系统
CN111162740A (zh) * 2019-12-27 2020-05-15 中北大学 一种射频通用通信接口差共模解耦装置
CN111162740B (zh) * 2019-12-27 2023-03-31 中北大学 一种射频通用通信接口差共模解耦装置
CN112688680A (zh) * 2020-12-18 2021-04-20 深圳市国微电子有限公司 Cml输出驱动电路和串行发送器接口

Also Published As

Publication number Publication date
US20180083628A1 (en) 2018-03-22
TW201830189A (zh) 2018-08-16

Similar Documents

Publication Publication Date Title
CN107870647A (zh) 前置驱动电路
US6992508B2 (en) Versatile RSDS-LVDS-miniLVDS-BLVDS differential signal interface circuit
CN101650928B (zh) 计算机、双模式dp和hdmi传输装置及其使用方法
TWI511457B (zh) 低壓差分信號驅動電路與數位信號傳輸器
US9312846B2 (en) Driver circuit for signal transmission and control method of driver circuit
US8952725B2 (en) Low voltage differential signal driving circuit and electronic device compatible with wired transmission
KR20120087440A (ko) 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템
JP2011048378A (ja) 平板ディスプレイ装置
US9800235B2 (en) Adaptive edge-rate boosting driver with programmable strength for signal conditioning
TWI675546B (zh) 驅動電路及其使用的運算放大器電路
CN104467796B (zh) 一种限摆率驱动器
JP2003316338A (ja) デジタルデータ送受信回路を備える平板ディスプレイ装置（ｆｌａｔｐａｎｅｌｄｉｓｐｌａｙｈａｖｉｎｇｔｒａｎｓｍｉｔｔｉｎｇａｎｄｒｅｃｅｉｖｉｎｇｃｉｒｃｕｉｔｆｏｒｄｉｇｉｔａｌｉｎｔｅｒｆａｃｅ）
CN102420594A (zh) 一种比较器
TWI685197B (zh) 電流模式邏輯電路
CN104716948B (zh) 高速串行数据发送端tmds信号驱动器电路
CN105207658A (zh) 输出缓冲器
TWI511454B (zh) 低電壓差動信號驅動電路以及相容於有線傳輸之電子裝置
WO2019000318A1 (zh) 一种兼容mipi信号输出的通用接口电路
JP7051694B2 (ja) ドライバ回路およびその制御方法、並びに、送受信システム
CN103166628A (zh) 一种降低lvds驱动器输出驱动模块的输入负载的电路结构
CN108829931B (zh) 一种bmc收发器
CN106788493B (zh) 一种低速发射器电路
US10700685B1 (en) High-speed signal driving device
CN214380866U (zh) Cml输出驱动电路和串行发送器接口
CN105846809B (zh) 一种缓冲电路及缓冲芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20180403