CN110515874A - 驱动系统 - Google Patents

驱动系统 Download PDF

Info

Publication number
CN110515874A
CN110515874A CN201910857142.2A CN201910857142A CN110515874A CN 110515874 A CN110515874 A CN 110515874A CN 201910857142 A CN201910857142 A CN 201910857142A CN 110515874 A CN110515874 A CN 110515874A
Authority
CN
China
Prior art keywords
transistor
resistor
signal
control signal
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910857142.2A
Other languages
English (en)
Other versions
CN110515874B (zh
Inventor
邓玉林
马新闻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Zhaoxin Integrated Circuit Co Ltd filed Critical Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority to CN201910857142.2A priority Critical patent/CN110515874B/zh
Priority to US16/657,013 priority patent/US10848151B1/en
Publication of CN110515874A publication Critical patent/CN110515874A/zh
Application granted granted Critical
Publication of CN110515874B publication Critical patent/CN110515874B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种驱动系统，其可操作在第一模式或第二模式。此驱动系统包括第一与第二电阻调节电路，除法器，第二控制器以及驱动器。除法器以第二电阻调节电路所产生的第二电阻调节信号除以标准值，产生第一控制信号。第二控制器接收第一控制信号并产生第二控制信号。当驱动系统操作在第一模式，驱动器接收第二控制信号，且根据接收的第二控制信号调整输出阻抗以及调整该驱动器产生的第一差分输出信号的均衡幅度。当驱动系统操作在第二模式，驱动器产生第二差分输出信号并根据第一电阻调节电路所产生的第一电阻调节信号调整输出阻抗。

Description

驱动系统
技术领域
本发明是关于一种驱动系统，特别是有关于一种用于发送端的驱动系统。
背景技术
为了在电子设备与电子设备之间或芯片与芯片之间进行高速通信，设置了串行解串(Serializer/Deserializer，SerDes)系统，串行解串是一种时分复用，点对点的串行通信技术。SerDes系统包括多个分支(LANE)，具体来说，SerDes链路组中的每个分支包括发送端，信道(channel)以及接收端，在发送端，多路低速并行信号被转换成高速串行信号，经过信道传输至接收端，在接收端将接收到的高速串行信号重新转换成低速并行信号。
每一分支中，位于发送端的驱动器可供选用的类型包括电压模式逻辑(voltage-mode logic，VML)模式的驱动器，低电压差分信号(low-voltage differentialsignaling，LVDS)模式的驱动器等。一般而言，所选用的驱动器仅支持一种模式，但随着用户需求的多样化，需要一种能够兼容VML模式以及LVDS模式的驱动器，使驱动系统能够兼容VML模式以及LVDS模式，从而可以选择性地工作在功耗低，适应低电源电压工作的VML模式，或者工作在电流稳定，均衡(EQ)幅度易于控制，对电源噪声免疫的LVDS模式。
发明内容
本发明提供一种驱动系统，其可操作在第一模式或第二模式。此驱动系统包括第一电阻调节电路、第二电阻调节电路、除法器、第二控制器以及驱动器。第一电阻调节电路产生并输出第一电阻调节信号。第二电阻调节电路产生并输出第二电阻调节信号。除法器耦接第二电阻调节电路，以接收第二电阻调节信号，并以第二电阻调节信号除以标准值，产生第一控制信号。上述至少一个第二控制器耦接除法器，以接收第一控制信号并各自产生第二控制信号。上述驱动器耦接第一电阻调节电路或上述第二控制器。当驱动系统操作在第一模式，上述驱动器耦接第二控制器，以接收上述第二控制信号，且上述驱动器依据接收的第二控制信号调整输出阻抗以及调整该驱动器产生的第一差分输出信号的均衡幅度。当驱动系统操作在第二模式，驱动器产生第二差分输出信号并根据第一电阻调节电路所产生的第一电阻调节信号调整输出阻抗。
本发明提供一种驱动系统，其可操作在第一模式，此驱动系统包括第二电阻调节电路，除法器，第二控制器以及驱动器。第二电阻调节电路产生并输出第二电阻调节信号。除法器耦接第二电阻调节电路以接收第二电阻调节信号，并以第二电阻调节信号除以标准值产生第一控制信号。第二控制器耦接除法器以接收第一控制信号并产生第二控制信号。驱动器耦接第二控制器以接收第二控制信号，并根据第二控制信号调整输出阻抗以及调整驱动器产生的差分输出信号的均衡幅度。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的附图，作详细说明如下。
附图说明
图1是本发明一实施例所述的驱动系统100的示意图；
图2是本发明一实施例所述的驱动器1312的示意图；
图3是本发明一实施例所述的电路片装置301的电路图；
图4是本发明一实施例所述的LVDS模式下电路片装置301的等效电路图；
图5是本发明一实施例所述的VML模式下电路片300的等效电路图；
图6是本发明一实施例所述的可调节电阻器600的电路图；
图7是本发明一实施例所述的第一电阻调节电路10的电路图；
图8是本发明一实施例所述的可调节电阻器800的电路图；
图9是本发明一实施例所述的第二电阻调节电路11的电路图；
图10A、10B分别是本发明一实施例所述的信号输入信道前后波形对比图；
图11A～11C是本发明一实施例所述的输出信号的眼图；
图12A～12B是本发明一实施例所述的抑制信道衰减的示意图；
图13是本发明一实施例所述的第二控制器1311的示意图；
图14是本发明一实施例所述的第二控制器1311的示意图；
图15是本发明一实施例所述的电路片装置301'的示意图；
图16是本发明一实施例所述的第二控制器1311的示意图；
图17是本发明一实施例所述的第二控制器1311的示意图；
以及
图18是本发明一实施例所述的电路片装置301"的示意图。
具体实施方式
于下文中将参照相关附图对本发明的数个实施例进行说明。图1是本发明一实施例所述的驱动系统100的示意图。参阅图1，该驱动系统100包括第一电阻调节电路10、第二电阻调节电路11、除法器12、以及一组分支13。其中，该组分支13包括至少一个分支131～13N，而每一分支的发送(TX)端各自包括一个第二控制器以及一个驱动器，例如分支131的发送端包括第二控制器1311以及驱动器1312，分支132的发送端包括第二控制器1321以及驱动器1322，分支13N的发送端包括第二控制器13N1以及驱动器13N2。
第一电阻调节电路10产生并提供第一电阻调节信号S10，每一驱动器1312～13N2可以耦接第一电阻调节电路10，以根据第一电阻调节信号S10调整每一驱动器1312～13N2在第一模式，例如低电压差分信号(low-voltage differential signaling，LVDS)模式下的输出阻抗。第二电阻调节电路11产生第二电阻调节信号S11，第二电阻调节电路11耦接除法器12，以向除法器12输出第二电阻调节信号S11。除法器12接收第二电阻调节信号S11与标准值S12，以第二电阻调节信号S11除以标准值S12，从而产生第一控制信号S13。除法器12耦接每一第二控制器1311～13N1，以向每一第二控制器1311～13N1提供第一控制信号S13。每一驱动器1312～13N2可以一对一地耦接每一第二控制器1311～13N1，以各自接收第二控制信号S1311～S13N1，使每一驱动器1312～13N2可以根据对应的第二控制信号S1311～S13N1调整在第二模式，例如电压模式逻辑(voltage-mode logic，VML)模式下的输出阻抗并满足EQ幅度的要求。
根据本发明一实施例，当驱动系统100工作在第一模式，例如LVDS模式，致能第一电阻调节电路10，并禁能第二电阻调节电路11，除法器12以及每一第二控制器1311～13N1，以提供第一电阻调节信号S10至每一驱动器1312～13N2，调整每一驱动器1312～13N2的输出阻抗。根据本发明一实施例，当驱动系统100工作在第二模式，例如VML模式，致能第二电阻调节电路11，除法器12以及每一第二控制器1311～13N1，并禁能第一电阻调节电路10，以提供第二控制信号S1311～S13N1至每一驱动器1312～13N2，一对一地调整每一驱动器1312～13N2的输出阻抗。
根据本发明另一实施例，也可以为每一驱动器1312～13N2设置选通开关或选择器，使之可以选择耦接第一电阻调节电路10或对应的第二控制器1311～13N1，从而可以选择接收第一电阻调节信号S10或者对应的第二控制信号S1311～S13N1，以支持在第一模式，例如LVDS模式，或第二模式，例如VML模式，两者间的切换。
图2是本发明一实施例所述的驱动器1312的示意图。基于图2的教导，本领域技术人员应可推知图1所示的其他分支也可以选用与图2所示的驱动器1312相同的驱动器。
该驱动器1312可操作在VML模式或LVDS模式。参阅图2，驱动器1312包括多路选择器21、多路选择器22、以及多个电路片20。其中，该多个电路片20接收差分串行信号D[0]～D[m]与DB[0]～DB[m]，接收第二控制信号S1311或第一电阻调节信号S10，并输出串行的差分输出信号TXOUT。多路选择器21接收模式选择信号Smode、偏压Vbiasp、以及第一电源电压(例如，接地电压GND)，该多路选择器21受控于模式选择信号Smode以向每一电路片20提供偏压Vbiasp或第一电源电压，例如接地电压GND作为控制电压V21。多路选择器22接收模式选择信号Smode、另一偏压Vbiasn、以及第二电源电压(例如，电源电压VDD)，该多路选择器22受控于模式选择信号Smode以向每一电路片20提供该偏压信号Vbiasn或第二电源电压，例如电源电压VDD作为控制电压V22。在本发明的实施例中，模式选择信号Smode用于配合驱动器1312的操作模式而提供合适的驱动电压。当模式选择信号Smode为第一逻辑电平，例如逻辑低电平，多路选择器21根据选择信号Smode提供偏压Vbiasp作为控制电压V21，多路选择器22根据选择信号Smode提供偏压Vbiasn作为控制电压V22，使多个电路片20可以操作在LVDS模式。当模式选择信号Smode为第二逻辑电平，例如逻辑高电平，多路选择器21根据模式选择信号Smode提供第一电源电压，例如接地电压GND作为控制电压V21，多路选择器22根据模式选择信号Smode提供第二电源电压，例如电源电压VDD作为控制电压V22，使多个电路片20可以操作在VML模式。根据本发明一实施例，每一上述多个电路片20具有相同的电路架构。
图3例示本发明一实施例所述的电路片装置301的示意图。参阅图3，该电路片装置301包括图2所示的多路选择器21以及多路选择器22，还包括电路片300以及运算放大器30，以及。其中，电路片300代表图2中多个电路片20中的任一者。根据本发明一实施例，电路片300可以适应驱动器1312在LVDS模式下或驱动器1312在VML模式下的操作。如图3所示，电路片300包括多路选择器302以及多路选择器304，电阻器Rpn、Rpp、Rnn、与Rnp，P型晶体管Mpn、Mpp、Ms1、Ms2、与Ms5，以及N型晶体管Mnn、Mnp、Ms3、Ms4、与Ms6。在此实施例中，该电路片300内的晶体管是以金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)为例来实现。
参阅图3，多路选择器302接收第二控制信号S1311[b]、控制电压V21、以及第一电源电压，其中,第二控制信号S1311[b]代表第二控制信号S1311中的任意一位。多路选择器302受控于第二控制信号S1311[b]以向P型晶体管Ms5的栅极提供控制电压V21或第二电源电压。多路选择器304接收第二控制信号S1311[b]、控制电压V22、以及第一电源电压，该多路选择器304受控于第二控制信号S1311[b]以向N型晶体管Ms6的栅极提供控制电压V22或第一电源电压。第二控制信号S1311[b]用于控制电路片300的致能或禁能，从而控制有效接入驱动器1312的电路片300的数量。如图3所例示，当第二控制信号S1311[b]为第一逻辑电平，例如逻辑低电平，多路选择器302依据第二控制信号S1311[b]提供控制电压V21至P型晶体管Ms5的栅极，多路选择器304根据第二控制信号S1311[b]提供控制电压V22至N型晶体管Ms6的栅极，电路片300被致能。当第二控制信号S1311[b]为第二逻辑电平，例如逻辑高电平，第二电源电压被提供至P型晶体管Ms5的栅极，而第一电源电压被提供至N型晶体管Ms6的栅极，电路片300被禁能。当然，图3所示利用多路选择器302以及多路选择器304实施控制以及以第二控制信号S1311[b]作为控制信号的方式并不用以限制本发明，根据本发明的实施例，使P型晶体管Ms5的栅极接收到控制电压V21且N型晶体管Ms6的栅极接收到控制电压V22，电路片300可以被致能，或者使P型晶体管Ms5的栅极接收到第二电源电压且N型晶体管Ms6的栅极接收到第一电源电压，电路片300可以被禁能即可。根据本发明另一实施例，也可以使用第二控制信号S1311[b]及其互补信号分别作为多路选择器302以及多路选择器304的控制信号，或者直接以第二控制信号S1311[b]的互补信号作为多路选择器302以及多路选择器304的控制信号。根据本发明另一实施例，当不需要对接入的电路片300的数量进行调节，例如确定工作在LVDS模式下，也可以断开多路选择器302以及多路选择器304，而直接将控制电压V21输出至P型晶体管Ms5的栅极以及直接将控制电压V22输出至N型晶体管Ms5的栅极。
参阅图3，P型晶体管Ms5的源极耦接电源端T30，P型晶体管Ms5的漏极耦接节点VH，以及P型晶体管Ms5的栅极接收控制电压V21。在此实施例中，电源端T30接收电源电压VDD。P型晶体管Mpp的源极耦接节点VH，P型晶体管Mpp的漏极耦接节点N30，以及P型晶体管Mpp的栅极耦接并接收输入信号D。P型晶体管Mpn的源极耦接节点VH，P型晶体管Mpn的漏极耦接节点N31，以及P型晶体管Mpn的栅极耦接并接收反相输入信号DB。P型晶体管Ms1的源极耦接节点N30，P型晶体管Ms1的漏极耦接电路片300的输出端TDP，以及P型晶体管Ms1的栅极耦接并接收反相致能信号ENB。电阻器Rpp耦接在节点N30与输出端TDP之间，与P型晶体管Ms1并联。P型晶体管Ms2的源极耦接节点N31，P型晶体管Ms2的漏极耦接电路片300的输出端TDN，以及P型晶体管Ms2的栅极耦接并接收反相致能信号ENB。电阻器Rpn耦接于节点N31与输出端TDN之间，与P型晶体管Ms2并联。N型晶体管Ms3的漏极耦接输出端TDP，N型晶体管Ms3的源极耦接节点N32，以及N型晶体管Ms3的栅极耦接并接收致能信号EN。电阻器Rnp耦接于输出端TDP与节点N32之间，与N型晶体管Ms3并联。N型晶体管Ms4的漏极耦接输出端TDN，N型晶体管Ms4的源极耦接节点N33，以及N型晶体管Ms4的栅极耦接并接收致能信号EN。电阻器Rnn耦接于输出端TDN与节点N33之间，与N型晶体管Ms4并联。N型晶体管Mnp的漏极耦接节点N32，N型晶体管Mnp的源极耦接节点VL，以及N型晶体管Mnp的栅极耦接并接收输入信号D。N型晶体管Mnn的漏极耦接节点N33，N型晶体管Mnn的源极耦接节点VL，以及N型晶体管Mnn的栅极耦接并接收反相输入信号DB。N型晶体管Ms6的漏极耦接节点VL，N型晶体管Ms6的源极耦接电源端T31节点VH，以及N型晶体管Ms6的栅极接收控制电压V22。在此实施例中，电源端T31接收接地电压GND。电阻器Rs1耦接在输出端TDP与共模节点Ncomm之间。电阻器Rs2耦接在输出端TDN与共模节点Ncomm之间。运算放大器30的反相输入端耦接运算放大器30的输出端，且运算放大器30的输出端耦接共模节点Ncomm。其中，电阻器Rs1以及电阻器Rs2的大小为第一电阻调节信号S10(图未示)所控制。
在图3的实施例中，电路片300所接收的输入信号D与输入信号DB分别为差分串行信号D[0]～D[m]，DB[0]～DB[m]中的一对，例如D[n]与DB[n]，其中，0≦n≦m。致能信号EN与反相致能信号ENB互为反相。致能信号EN与反相致能信号ENB的逻辑电平与模式选择信号Smode的逻辑电平相关联。详细来说，当模式选择信号Smode具有第一逻辑电平以使驱动器1312操作在LVDS模式，致能信号EN具有高逻辑电平而反相致能信号ENB具有低逻辑电平；当模式选择信号Smode具有第二逻辑电平以指示驱动器1312操作在VML模式，致能信号EN具有低逻辑电平而反相致能信号ENB具有高逻辑电平。
根据图3所示的电路片300的组件连接，由于所接收的信号D与信号DB间的关系以及信号EN与信号ENB之间的关系，P型晶体管Mpn与Mpp非同时导通/关闭，N型晶体管Mnn与Mnp非同时导通/关闭。而P型晶体管Mpp与N型晶体管Mnn同时导通/关闭，P型晶体管Mpn与N型晶体管Mnp同时导通/关闭。具体该电路片300是如何适应VML模式以及LVDS模式，将分别结合图4以及图5予以说明。
图4是本发明一实施例所述的驱动器1312操作在LVDS模式时电路片装置301的等效电路图。参照图3，当模式选择信号Smode为第一逻辑电平，例如逻辑低电平时，驱动器1312操作在LVDS模式。多路选择器21根据模式选择信号Smode选择偏压Vbiasp作为控制电压V21，多路选择器22根据模式选择信号Smode选择偏压Vbiasn作为控制电压V22。设置第二控制信号S1311[b]为第一逻辑电平，例如逻辑低电平，而使P型晶体管Ms5与N型晶体管Ms6分别根据偏压Vbiasp以及偏压Vbiasn而各自操作在饱和区，此时，该P型晶体管Ms5可视为图4所示的电流源40，N型晶体管Ms6也可视为图4所示的电流源41。配置反相致能信号ENB为具有低逻辑电平以导通P型晶体管Ms1与Ms2，配置致能信号EN为具有高逻辑电平以导通N型晶体管Ms3与Ms4。
另外，当驱动器1312操作在LVDS模式，提供参考电压VREF至运算放大器30的同相输入端，且运算放大器30的输出端耦接运算放大器30的反相输入端，自运算放大器30的输出端接出共模节点Ncomm。此时，运算放大器30的连接结构形成单元增益放大器42。单元增益放大器42根据参考电压VREF箝位该共模节点Ncomm上的共模电压，以保持该共模节点Ncomm上的共模电压的值始终等于该参考电压VREF的值。
因而，当驱动器1312操作在LVDS模式，电路片300可以等效为图4所示的电路片400。操作在LVDS模式的电路片400根据所接收输入信号D与反相输入信号DB，在电流源40与电流源41的驱动下，在输出端TDP与TDN间产生差分输出信号TXOUT。
图5是本发明一实施例所述的驱动器1312操作在VML模式时电路片500的示意图。该电路片500是图3所示的电路片300操作在VML模式时的等效电路，参阅图3，当模式选择信号Smode设置为第二逻辑电平，电路片300操作在VML模式。多路选择器21根据模式选择信号Smode选择接地电压GND作为控制电压V21，多路选择器22根据模式选择信号Smode选择电源电压VDD作为控制电压V22。当第二控制信号S1311[b]为第二逻辑电平，例如逻辑高电平，而使P型晶体管Ms5根据第二电源电压截止，N型晶体管Ms6根据第一电源电压截止。当第二控制信号S1311[b]为第一逻辑电平，例如逻辑低电平，而使P型晶体管Ms5根据接地电压GND导通节点VH与电源电压VDD，N型晶体管Ms6根据电源电压VDD导通节点VL与接地电压GND，其中，由于P型晶体管Ms5与N型晶体管Ms6并非理想开关，所以节点VH与节点VL的电压Vh与Vl分别近似但不等于电源电压VDD以及接地电压GND。此外，当驱动器1312操作在VML模式，配置反相致能信号ENB为具有高逻辑电平以关闭P型晶体管Ms1与Ms2，配置致能信号EN为具有低逻辑电平以关闭N型晶体管Ms3与Ms4。在VML模式下，使运算放大器30的同相输入端与参考电压VREF间的连接断开，使电阻器Rs1与Rs2与输出端TDP与TDN间的连接断开，亦即使运算放大器30以及电阻器Rs1与Rs2与电路片300间的连接断开，运算放大器30以及电阻器Rs1与Rs2对电路片300的操作不产生影响。因此，当驱动器1312操作在VML模式，电路片300可以视为等效为图5所示的电路片500。操作在VML模式的电路片500根据所接收的输入信号D与反相输入信号DB，在输出端TDP与TDN间产生差分输出信号TXOUT。
根据本发明一实施例，输出端TDP与TDN耦接驱动器1312中所有并联的电路片而产生差分输出信号TXOUT，具体是以输出端TDP与TDN间的电压差作为差分输出信号TXOUT。
根据上述实施例，本案的驱动器1312可选择性地操作在两个不同模式。在保证驱动器1312的输出阻抗与外部特征阻抗相等的前提下，当驱动器1312操作在VML模式，差分输出信号TXOUT的幅度为(Vh-Vl)/2；当驱动器1312操作在LVDS模式，差分输出信号TXOUT的幅度为I/2*(Rs1+Rs2),其中I为图4所示电流源40或电流源41的电流，电流源40与电流源41产生的电流大小相等，方向相同。
图6是本发明一实施例所述的电阻器Rs1以及电阻器Rs2的电路图。根据本发明一实施例，该电阻器Rs1以及电阻器Rs2配置为可调且为驱动器1312内所有的电路片所共有，以配合调整LVDS模式下驱动器1312的输出阻抗，使驱动器1312的输出阻抗与驱动器1312外部的特征阻抗相等。根据本发明另一实施例，该电阻器Rs1以及电阻器Rs2配置为可调且为前述驱动器1312～13N2内所有的电路片所共有，以配合调整LVDS模式下各驱动器1312～13N2的输出阻抗，使各驱动器1312～13N2的输出阻抗与各驱动器1312～13N2所对应的外部的特征阻抗相等。
参阅图6，电阻器Rs1包括多个子电阻R1_1～R1_x以及多个晶体管M1_1～M1_x。一个子电阻与一个对应的晶体管串接于输出端TDP与共模节点Ncomm之间以形成一个电阻-开关组，且多个电阻-开关组彼此并联于输出端TDP与共模节点Ncomm之间。具体地，电阻器Rs1的一个电阻-开关组中，当晶体管，例如M1_1，为P型晶体管，则晶体管M1_1对应的子电阻R1_1的一端耦接输出端TDP，子电阻R1_1的另一端耦接晶体管M1_1的源极，晶体管M1_1的漏极耦接共模节点Ncomm，晶体管M1_1的栅极接收控制信号；当晶体管，例如M1_1，为N型晶体管，子电阻R1_1的一端耦接输出端TDP，子电阻R1_1的另一端耦接晶体管M1_1的漏极，晶体管M1_1的源极耦接共模节点Ncomm，晶体管M1_1的栅极接收控制信号。借此，可以由一组控制信号控制晶体管M1_1～M1_x的导通/关闭，以控制彼此并联的子电阻R1_1～R1_x的数量，改变电阻器Rs1的电阻值。电阻器Rs2包括多个子电阻R2_1～R2_x以及晶体管M2_1～M2_x。一个子电阻与一个对应的晶体管串接于共模节点Ncomm与输出端TDN之间以形成一个电阻-开关组，且多个电阻-开关组彼此并联于共模节点Ncomm与输出端TDN之间。具体地，电阻器Rs2的一个电阻-开关组中，当晶体管，例如M2_1，为P型晶体管，晶体管M2_1的源极耦接共模节点Ncomm，晶体管M2_1的栅极接收控制信号，晶体管M2_1的漏极耦接子电阻R2_1的一端，子电阻R2_1的另一端耦接输出端TDN；当晶体管，例如M2_1，为N型晶体管，晶体管M2_1的漏极耦接共模节点Ncomm，晶体管M2_1的栅极接收控制信号，晶体管M2_1的源极耦接子电阻R2_1的一端，子电阻R2_1的另一端耦接输出端TDN。借此，可以由上述一组控制信号同时控制晶体管M2_1～M2_x的导通/关闭，以控制彼此并联的子电阻R2_1～R2_x的数量，改变电阻器Rs2的电阻值。根据本发明一实施例，晶体管M1_1～M1_x与晶体管M2_1～M2_x同时为P型晶体管或同时为N型晶体管，且具体晶体管M1_1～M1_x与晶体管M2_1～M2_x的选型取决于共模节点Ncomm上电压的大小。根据本发明一实施例，电阻器Rs1中的电阻-开关组的数量与电阻器Rs2中的电阻-开关组的数量相等。
图7是本发明一实施例所述的第一电阻调节电路10的电路图。为使驱动器1312的输出阻抗与驱动器1312外部的特征阻抗相等，需借由第一电阻调节电路10产生电阻调节信号S10，对驱动器1312的电阻器Rs1与Rs2的电阻值进行调整，以调整LVDS模式下驱动器1312的输出阻抗。
如图7所示，该第一电阻调节电路10包括带差参考电压电路(bandgap referencecircuit)70以及电阻控制器71。电阻控制器71包括运算放大器710、差分差值放大器(differential difference amplifier，DDA)712、锁存器713、计数器714、运算放大器715、晶体管M73～M75、晶体管M76与M77、以及电阻器R70。为了能清楚说明第一电阻调节电路10的操作，图7也显示了图6所示的电阻器Rs1以及电阻器Rs2，为方便表述，在该图7中，将该电阻器Rs1以及电阻器Rs2共同命名为可变电阻电路711，但需要注意的是，该可变电阻电路711所包括的电阻器Rs1与Rs2，是第一电阻调节电路10调节的对象，而非第一电阻调节电路10的组成部分。
如图7所示，带差参考电压电路70产生参考电压VREF71～VREF73以及参考电压VCM。运算放大器710由电源电压VDD供电。运算放大器710的反相输入端接收参考电压VREF71，运算放大器710的同相输入端耦接节点N70。P型晶体管M73的源极接收电源电压VDD，P型晶体管M73的漏极耦接节点N70，P型晶体管M73的栅极耦接运算放大器710的输出端。电阻器R70的一端耦接节点N70，电阻器R70的另一端耦接接地端GND。P型晶体管M74的源极接收电源电压VDD，P型晶体管M74的漏极耦接晶体管M76的漏极，且P型晶体管M74的栅极耦接运算放大器710的输出端。N型晶体管M76的漏极耦接P型晶体管M74的漏极，N型晶体管M76的源极接收接地电压GND，且N型晶体管M76的栅极耦接N型晶体管M77的栅极。P型晶体管M75的源极接收电源电压VDD，其漏极耦接节点N71，且其栅极耦接运算放大器710的输出端。可变电阻电路711耦接于在节点N71与N72之间。N型晶体管M77的漏极耦接节点N72，N型晶体管M77的源极接收接地电压GND，且N型晶体管M77的栅极耦接N型晶体管M76的栅极。
透过控制信号S70_1～S70_x分别控制晶体管M1_1～M1_x的导通/关闭以控制彼此并联的电阻-开关组的数量，借此改变电阻器Rs1的电阻值。透过控制信号S70_1～S70_x分别控制晶体管M2_1～M2_x的导通/关闭可控制彼此并联的子电阻器的数量，借此改变电阻器Rs2的电阻值。
根据本发明一实施例，运算放大器715，即图3、图4所示的运算放大器30，该运算放大器715可以为驱动器1312中所有电路片所共享，在某些实施例中，也可为前述驱动器1312～131N中所有电路片所共享。该运算放大器715的同相输入端接收参考电压信号VCM，运算放大器715的反相输入端与输出端耦接共模节点N73。因此，参考电压VCM即前述参考电压VREF，节点N71即前述输出端TDP，共模节点N73即前述共模节点Ncomm，节点N72即前述输出端TDN。参阅图7，当电阻器Rs1与Rs2内的部分晶体管导通。通过运算放大器710、P型晶体管M73、以及电阻器R70根据参考电压VREF71产生参考电流IREF71。由晶体管M73～M77组成的电流镜电路根据该参考电流IREF71产生参考电流IREF72。参考电流IREF72流经导通的电阻-开关组，使在节点N71与N72上分别产生电压VP与VN。
差分差值放大器(DDA)712接收参考电压VREF72与VREF73、节点N71上的电压VP以及节点N72上的电压VN，用以放大参考电压VREF72与VREF73之间的差值(VREF72-VERF73)与电压VP与VN之间的差值(VP-VN)的差值。锁存器713锁存差分差值放大器(DDA)712的输出，以将该差分差值放大器(DDA)712的输出转换为数字信号并输出至计数器714，计数器714对锁存器713释放出的数字信号进行计数，根据计数结果产生一组控制信号S70_1～S70_x，该组控制信号S70_1～S70_x提供至电阻器Rs1与电阻器Rs2以对应控制晶体管M1_1～M1_x与晶体管M2_1～M2_x的导通/关闭，借此改变电阻器Rs1与Rs2的电阻值。举例来说，控制信号S70_1对应控制晶体管M1_1与M2_1，控制信号S70_2对应控制晶体管M2_2与M2_2。
根据本发明一实施例，晶体管M1_1～M1_x与晶体管M2_1～M2_x的选型取决于共模节点N73的电压以及控制信号S70_1～S70_x的电压。也就是根据参考电压VCM以及控制信号S70_1～S70_x来选择晶体管M1_1～M1_x与晶体管M2_1～M2_x的类型。具体来说，是使N型晶体管的栅源电压差Vgs或P型晶体管的源栅电压差Vsg大于N型或P型晶体管的阈值电压Vth的同时，优选对共模节点N73的电压，亦即电压VCM要求更低的晶体管类型，以降低整体功耗。例如，当Vth等于0.7V，VCM为0.6V，高电压状态的控制信号S70_1～S70_x为1.8V，晶体管M1_1～M1_x与晶体管M2_1～M2_x优先选用N型晶体管，而当VCM为1.2V，高电压状态的控制信号S70_1～S70_x为1.8V，晶体管M1_1～M1_x与晶体管M2_1～M2_x则需选用P型晶体管。
根据本发明一实施例，可以在电阻器Rs1中配置任一子电阻为常通电阻，也可以在电阻器Rs2中配置任一子电阻为常通电阻，其中，设置为常通电阻的子电阻所对应的晶体管在LVDS模式下保持常通的状态。常通电阻的配置可以减少对电阻-开关组的数量需求，亦即减小x的值。
根据本发明一实施例，计数器714是二进制代码计数器以及优选地配备有二进制代码-温度计码解码器(图未示)，其中，二进制代码计数器对锁存器713释放出的数字信号进行计数，并将计数结果输出至二进制代码-温度计码解码器，该二进制代码-温度计码解码器将二进制代码的计数结果转换为温度计码的控制信号S70_1～S70_x，此时，每一位控制信号S70_1～S70_x用于控制电阻器Rs1中的一个电阻-开关组及/或电阻器Rs2中的一个电阻-开关组，电阻器Rs1中每一电阻-开关组完全相同，电阻器Rs2中每一电阻-开关组完全相同。
根据本发明另一实施例，计数器714也可以是二进制代码计数器但不配备有二进制代码-温度计码解码器，该计数器714可以直接输出二进制代码的控制信号S70_1～S70_x。此时，需对电阻器Rs1以及电阻器Rs2中的电阻-开关组进行二进制分组，具体地，所述二进制分组是指将k个电阻-开关组分别设置为一个晶体管与1，2，4，8……2k-1个并联的相同电阻的串联，例如，当K＝2，二进制分组是指将电阻器Rs1中的2个电阻-开关组分别设置为一个晶体管与1，2个并联的相同电阻的串联，并对应将电阻器Rs2中的2个电阻-开关组分别设置为一个晶体管与1，2个并联的相同电阻的串联。此时仅需要少量的控制信号S70_1～S70_x就可以对电阻器Rs1以及电阻器Rs2进行控制。举例来说，如需使用40位的温度计码控制信号S70_1～S70_40控制电阻器Rs1的40个电阻-开关组以及电阻器Rs2的40个电阻-开关组，仅需使用6位的二进制代码控制信号S70_1～S70_6控制电阻器Rs1的6个电阻-开关组以及电阻器Rs2的6个电阻-开关组。因此，直接使用二进制计数器714配合电阻器Rs1以及电阻器Rs2的二进制分组，可以大幅减少对控制信号S70_1～S70_x的数量需求，减小布线空间，但二进制代码的控制信号S70_1～S70_x的变化过程中可能出现大的毛刺(glitch)。
根据上述，当驱动器1312工作在LVDS模式，本发明是透过电阻控制器71产生的控制信号S70_1～S70_x调整电阻器Rs1与Rs2的大小，以调整驱动器1312在LVDS模式下的输出阻抗，其中，电阻器Rs1与Rs2为每一电路片所共享。根据本发明一实施例，图7所示的第一电阻调节电路10输出的第一电阻调节信号S10具有多个位，而该控制信号S70_1～S70_X是截取自该多个位，例如前X位。
图8是本发明一实施例所述的VML模式下的可调复制电阻800的电路图。在图3的实施例中，电阻器Rpn、Rpp、Rnn、与Rnp为固定电阻且实质上架构相同，以及具有相同的电阻值，也就是说电阻器Rpn、Rpp、Rnn、与Rnp可以视为相同且均不可调，故而配置电阻器800。该电阻器800中包括的每一子电阻R8_1～R8_y可视为是图5所示之电阻器Rpn或Rpp或Rnn或Rnp复制而来。参阅电阻器800耦接于节点N80与N81之间，一个子电阻R8_1～R8_y与一个对应的N型晶体管M8_1～M8_y串接在节点N80与N81之间以形成一个电阻-开关组，且多个电组-开关组彼此并联于节点N80与N81之间。对电阻器800的电阻-开关组而言，每一子电阻R8_1～R8_y的一端耦接节点N80，每一子电阻R8_1～R8_y的另一端一对一地耦接N型晶体管M8_1～M8_y的漏极，晶体管M8_1～M8_y的栅极各自接收一位控制信号，晶体管M8_1～M8_y的源极均耦接节点N81。本发明是透过第二电阻调节信号S11所包括的一组控制信号控制N型晶体管M8_1～M8_y的导通/关闭，控制彼此并联的子电阻R8_1～R8_y的数量，借此改变电阻器800的电阻值。
图9是系本发明一实施例所述的VML模式下的第二电阻调节电路11的电路图。该第二电阻调节电路11用于产生正确的第二电阻调节信号S11。如图9所示，该第二电阻调节电路11包括带差参考电压电路(bandgap reference circuit)90与电阻控制器91。电阻控制器91包括运算放大器910、电阻器911、比较器912、锁存器913、计数器914、P型晶体管M92与M93、以及电阻器R90。带差参考电压电路90产生精确的参考电压VREF91与VREF92。运算放大器910由电源电压VDD供电。运算放大器910的反相输入端接收参考电压VREF91，运算放大器910的同相输入端耦接节点N90。P型晶体管M92的源极接收电源电压VDD，P型晶体管M92的漏极耦接节点N90，P型晶体管M92的栅极耦接运算放大器910的输出端。电阻器R90的一端耦接节点N90，电阻器R90的耦接并接收接地电压GND。P型晶体管M93的源极接收电源电压VDD，P型晶体管M93的漏极耦接节点N91，P型晶体管M93的栅极耦接运算放大器910的输出端。为了能清楚说明第二电阻调节电路11的操作，图9也显示了图1所示的除法器12。
电阻器911即前述可调复制电阻800，是电阻控制器91的组成部分。该电阻器911耦接于节点N91与N92之间，其中，节点N92接收接地电压GND。电阻器911包括多个子电阻R91_1～R91_y以及N型晶体管M91_1～M91_y。一个子电阻与一个对应的N型晶体管串接于节点N91与N92之间以形成一个电阻-开关组，且多个电阻-开关组彼此并联于节点N91与N92之间。透过控制信号S90_1～S90_y分别控制N型晶体管M91_1～M91_y的导通/关闭控制并联的电阻-开关组的数量，借此改变/调整电阻器911电阻值。
参阅图9，假设电阻器911内的部分晶体管导通。运算放大器910、P型晶体管M92、以及电阻器R90一起操作，以根据参考电压VREF91来产生参考电流IREF91。由晶体管M92与M93组成的电流镜电路根据参考电流IREF91来产生参考电流IREF92。参考电流IREF92流经电阻器911中由对应的N型晶体管导通的电阻-开关组，使得在节点N91上产生电压V90。比较器912接收参考电压VREF9以及节点N91上的电压V90，用以比较参考电压VREF9与电压V90的大小。锁存器913将比较器912输出的比较结果转换为数字信号，计数器914根据锁存器913释放的数字信号进行计数，根据计数结果产生控制信号S90_1～S90_y，控制N型晶体管M91_1～M91_y的导通/关闭，以改变电阻器911的电阻值。举例来说，是以控制信号S90_1控制N型晶体管M91_1，以控制信号S90_2控制N型晶体管M91_2。
根据本发明一实施例，类似于第7图图7所示的之计数器714，计数器914是二进制代码计数器以及优选地配备有二进制代码-温度计码译码器解码器(图未示)。根据本发明另一实施例，计数器914也可以是二进制代码计数器但不配备有二进制代码-温度计码译码器解码器。
根据本发明一实施例，图9所示的第二电阻调节电路11输出的第一电阻调节信号S11具有多个位，而该控制信号S90_1～S90_y是截取自该多个位，例如前y位。上述计数器914输出控制信号S90_1～S90_y至除法器12。除法器12以控制信号S90_1～S90_y为数据位的信号S90除去标准值S12，以产生并输出第一控制信号S13。其中，标准值S12也称为标准值SLICE，表示TT工艺角下的默认二进制值。
根据本发明一实施例，当计数器914为二进制代码计数器且配置有二进制代码-温度计码解码器，需对应地为除法器12配置温度计码-二进制代码解码器，由该温度计码-二进制代码解码器对第一控制信号S13进行转码处理。根据本发明另一实施例，当计数器914为二进制代码计数器且未配置二进制代码-温度计码解码器，计数器914直接输出二进制代码的第二电阻调节信号S11，不需为除法器12额外配置温度计码-二进制代码解码器，而由除法器12直接输出第一控制信号S13。
对VML模式而言，可以通过控制驱动器1312内并联的电路片的数量来实现与外部特征阻抗的匹配。图9所示并联的电阻器911中的多个子电阻R91_1～R91_y是复制自每一电路片，因而当第一数量的子电阻R91_1～R91_y被导通，即可以得到正确的第二电阻调节信号S11，从而得到正确的第一控制信号S13，以导通第一数量的电路片从而与外部电阻适配。但输出至除法器12的第二电阻调节信号S11可以用于控制该驱动器1312的输出阻抗，使之与外部特征阻抗相匹配，却不足以使驱动器1312输出的差分输出信号TXOUT能抵抗信道对它的衰减，亦即不足以满足对差分输出信号TXOUT均衡(equalization，EQ)幅度的要求。根据本发明一实施例，所述均衡幅度，以下称为EQ幅度，是用于对信道传输导致的信号衰减进行补偿，具体地，将于下文进行详细说明。
图10A、10B分别例示分支131的TX端的差分串行信号D[0]～D[m]的波形状态，以及该差分串行信号D[0]～D[m]，DB[0]～DB[m]经过分支131的信道(channel)后，RX端接收到的波形状态。如图10A所示，不同频率的信号幅度相同，但由于信道对高频信号产生的衰减更大，所以如图10B所示,经信道传输后，RX端接收到的信号波形会呈现出低频信号幅度大，高频信号幅度小的状态。
图11A～11C例示将图10B所述的RX端接收到的信号波形叠加形成的眼图。如第图所示，第10图所述的差分串行信号D[0]～D[m]，DB[0]～DB[m]频率越高，则信道对其衰减程度越大，使RX端接收到的信号幅度越小，眼图眼开口区越小，误码率也越高。因此，必要在TX端，对差分串行信号D[0]～D[m]，DB[0]～DB[m]进行均衡处理，对本发明而言，VML模式下的均衡处理可以借由驱动器1311内的电路片进行。
图分别例示本发明一实施例所述的驱动器1312内，对差分串行信号D[0]～D[m]，DB[0]～DB[m]进行均衡处理的3拍(tap)的有限冲激响应(Finite ImpulseResponse,FIR)的示意图，以及经驱动器1312进行均衡处理后的差分输出信号TXOUT的波形图。如图12A所示，有限冲激响应是指对前一位的D[n-1]与均衡系数Cn-1的积，当前位的D[n]与均衡系数Cn的积，以及后一位的D[n+1]与均衡系数Cn+1的积进行求和，同样地，对前一位的DB[n-1]与均衡系数Cn-1的积，当前位的DB[n]与均衡系数Cn的积，以及后一位的DB[n+1]与均衡系数Cn+1的积进行求和，最终得到差分输出信号TXOUT，其中，0其中，T，其中，均衡系数Cn-1，Cn以及Cn+1的绝对值的和为1，除均衡系数Cn外，其他的均衡系数，例如Cn-1，Cn+1，均小于等于0。其中，D[n-1]与D[n]之间，D[n]与D[n+1]之间，DB[n-1]与DB[n]之间，以及DB[n]与DB[n+1]之间有一个单位时间间隔(Unit Interval，UI)的延时。如图12B所示，均衡处理可以使差分输出信号TXOUT呈现出高频信号幅度大，低频信号幅度小的特征，与图10B所示的信道对信号产生的衰减特征相反，两相补偿，从而使分支131内RX端接收到的信号幅度趋于稳定。
以EQ幅度代表差分输出信号TXOUT需要对在信道中传输所产生的衰减进行补偿的程度。EQ幅度相当于是差分输出信号TXOUT中两段不同脉宽的信号间电压幅度的比值，例如预加重幅度Preshoot，去加重幅度De-emphasis以及主幅度Boost可以表示为:
Preshoot＝20log10Vc/Vb
De-emphasis＝20log10Vb/Va
Boost＝20log10Vd/Vb
而预加重幅度Preshoot，去加重幅度De-emphasis以及主幅度Boost与上述各均衡系数具备以下关系：
根据本发明一实施例，对信道传输所产生的衰减的补偿并不一定能够一次完成，可能需要在发送端进行至少一次补偿，或者需要在接收端进行至少一次补偿，或者需要在发送端及接收端进行至少一次补偿。当然，本发明所述有限冲激响应也并不局限于3拍，也有可能是2拍，4拍等等，视信道对信号的衰减情况而定。
因此，根据本发明一实施例，除在驱动系统100中配置除法器12外，还需在分支131内配置第二控制器1311，以结合第一控制信号S13调整驱动器1312内打开的并联电路片的数量，控制每一电路片的输入，以同时满足调节驱动器1312的输出阻抗以及调节差分输出信号TXOUT的均衡幅度的要求。
根据上述，当驱动器1312工作在VML模式下，本发明透过除法器12产生第一控制信号S13，该第一控制信号S13用于配合调整驱动器1312于VML模式下的输出阻抗以及适配对输出信号TXOUT的EQ幅度的需求。
图13是表示根据本发明一实施例的第二控制器1311的示意图。参阅图13，第二控制器1311包括缓存器131，该缓存器131用于存储与EQ幅度相关的均衡参数，图13例示了3种均衡参数(3拍的FIR)的情况，该3种均衡参数分别为预加重值PS，主值MAIN，以及去加重值DE。根据本发明一实施例，选用几种均衡参数和每种均衡参数各自对信号衰减的调节范围取决于信道对信号的衰减情况。根据本发明一实施例，对应于FIR的拍数，一般会设置2至4种均衡参数以补偿信号的衰减。
图13所示包括3个乘法器132A～132C，乘法器132A～132C自缓存器131分别读取上述预加重值PS，主值MAIN，以及去加重值DE，乘法器132A～132C接收来自除法器12的第一控制信号S13。乘法器132A对预加重值PS与第一控制信号S13进行乘法运算以获得数值S132A；乘法器132B对主值MAIN与第一控制信号S13进行乘法运算以获得数值S132B；乘法器132C对去加重值DE与第一控制信号S13进行乘法运算以获得数值S132C。
图13所示包括3个解码器133A～133C。解码器133A～133C分别接收数值S132A～S132C，以分别对数值S132A～S132C进行二进制码-温度计码(binary-thermometer)的转换以获得使第一数量的并联电路片被导通的第二控制信号。如图13所示，解码器133A接收数值S132A，且对数值S132A进行二进制码-温度计码的译码以获得温度计码PS_EN及/或与温度计码PS_EN互补的温度计码PS_ENB，用来使第二数量的电路片被导通。解码器133C接收二进制代码S132C，且对二进制代码S132C进行二进制码-温度计码的译码以获得温度计码DE_EN及/或与温度计码DE_EN互补的温度计码DE_ENB，用来使第三数量的电路片被导通。解码器133B接收数值S132B，且对二进制代码S132B进行二进制-温度计码的译码以获得第四数量的温度计码MAIN_EN及/或与温度计码MAIN_EN互补的温度计码MAIN_ENB，以使第四数量的电路片被导通。根据本发明一实施例，本申请所述的第二控制器1311所包含的均衡参数的种数、加法器的数量以及乘法器的数量可以设置为相同，该数量等于FIR的拍数，包括且并不局限于3。根据本发明另一实施例，均衡参数的种数与乘法器的数量以及解码器的数量并不需要严格对应，能够执行上述乘以及二进制码-温度计码转换的操作即可。
根据上述，温度计码MAIN_EN及/或MAIN_ENB是根据前述调整输出阻抗的大小的第二电阻调节信号S11先后经过“除”标准值SLICE，以及“乘”主值MAIN的操作而产生，用来使上述第四数量的并联电路片被导通。温度计码PS_EN及/或PS_ENB是根据调整输出阻抗的大小的第二电阻调节信号S11先后经过“除”标准值SLICE，以及“乘”预加重值PS的操作而产生，用来使第二数量的并联电路片被导通。温度计码DE_EN及/或DE_ENB是根据调整输出阻抗的大小的第二电阻调节信号S11先后经过“除”标准值SLICE，以及“乘”去加重值DE的操作而产生，用来使第三数量的并联电路片被导通。根据本发明一实施例，第二控制器1311产生并输出的第二控制信号S1311包括温度计码PS_EN及/或温度计码PS_ENB，温度计码DE_EN及/或温度计码DE_ENB，温度计码MAIN_EN及/或温度计码MAIN_ENB。
根据本发明一实施例，标准值SLICE对应于第一数量，预加重值PS对应于第二数量，去加重值DE对应于第三数量，主值MAIN对应于第四数量，其中标准值SLICE等于预加重值PS、去加重值DE以及主值MAIN的和，第一数量等于第二数量、第三数量、第四数量的和。
根据本发明一实施例，预加重值PS，去加重值DE由前述EQ系数Cn-1以及Cn+1决定，例如当TT工艺角下可覆盖最大PVT(process,voltage，temperature)变化的电路片数量为第一数量，例如32，EQ系数Cn-1的调节范围为0～0.25，Cn+1的调节范围为0～0.33，则需为预加重操作配置8片(32*0.25)电路片,以及为去加重操作配置11片(32*0.33)电路片,而预加重值PS与去加重值DE的最大值亦与该8片以及该11片成比例，例如预加重值PS可以以1为步长在0至8之间变动，去加重值DE可以以1为步长在0至11之间变动，或者预加重值PS可以以0.01为步长在0至0.08之间变动，去加重值DE可以以0.01为步长在0至0.11之间变动。但相对固定的是，第二数量是以1为步长在0至8之间变动，第三数量是以1为步长在0至11之间变动。第一数量等于第二数量、第三数量以及第四数量的和，故而第四数量是以1为步长在21至32之间变动。
根据本发明一实施例，驱动器1312通过第二控制信号S1311中的温度计码PS_EN及/或相温度计码PS_ENB，温度计码DE_EN及/或温度计码DE_ENB，温度计码MAIN_EN及/或温度计码MAIN_ENB分别控制执行预加重的电路片的数量，执行去加重的电路片的数量，以及不需要执行预加重与去加重的电路片的数量，使得被使能的电路片的总量为第一数量的同时，第二数量，第三数量，第四数量皆可通过调节加重值PS，主值MAIN以及调节去加重值DE的方式进行调节，从而达到与外部电阻匹配并使EQ幅度可调的目的。根据本发明一实施例，上述第二数量，第三数量，以及第四数量由EQ系数决定，而最佳的EQ系数由信道的特性，例如频域的S参数，时域的脉冲响应所决定。一般来说，信道对信号的衰减，反射，串扰，以及驱动器需要满足的EQ系数调节范围，EQ粒度等指标可以从对应的通信协议中获得，从而确定以上第二数量至第四数量。
根据本发明一实施例，在VML模式下，驱动器1312通过第二控制信号中的温度计码PS_EN及/或温度计码PS_ENB，温度计码DE_EN及/或温度计码DE_ENB，温度计码MAIN_EN及/或温度计码MAIN_ENB使能第一数量的电路片，该第一数量是由驱动器1312的外部电阻，工艺角以及需要覆盖的最大PVT变化所决定，通过调整导通的电路片的总量至第一数量，以适配外部电阻。对应地，图9所示并联的电阻器911中的多个子电阻R91_1～R91_y是复制自每一电路片，因而当第一数量的子电阻R91_1～R91_y被导通，可以得到正确的第一控制信号S13，从而导通第一数量的电路片以与外部电阻适配。
图14是表示根据本发明另一实施例的第二控制器1311的示意图。与图13所示不同的是，该第二控制器1311中的缓存器141存储的均衡参数为预加重值PS、标准值SLICE、以及去加重值DE。乘法器142A～142C自缓存器141分别读取上述预加重值PS，标准值SLICE，以及去加重值DE，乘法器142A～142C接收来自除法器12的第一控制信号S13。乘法器142A对预加重值PS与第一控制信号S13进行乘法运算以获得数值S142A；乘法器142B对标准值SLICE与第一控制信号S13进行乘法运算以获得数值S142B；乘法器142C对去加重值DE与第一控制信号S13进行乘法运算以获得数值S142C。其中，标准值SLICE为图13所示的预加重值PS、主值MAIN以及去加重值DE的和，因而可以在该第二控制器1311中设置加法器144，该加法器144接收乘法器142A～142C分别输出的数值S142A，S142B，与S142C，以将数值S142B减去S142A以及S142C，获得数值S144，其中，数值S144可以视为与图13所示的S132B相同。解码器143A接收数值S142A，对数值S142A进行二进制码-温度计码的译码以获得温度计码PS_EN及/或与温度计码PS_EN互补的温度计码PS_ENB，用来使第二数量的电路片被导通。解码器143C接收二进制码S142C，且对二进制码S142C进行二进制码-温度计码的译码以获得温度计码DE_EN及/或与温度计码DE_EN互补的温度计码DE_ENB，用来使第三数量的电路片被导通。解码器143B接收数值S144，且对数值S144进行二进制码-温度计码的译码以获的温度计码MAIN_EN以及/或与温度计码MAIN_EN互补的温度计码MAIN_ENB，用来使第四数量的并联电路片被导通。根据该实施例，第二控制器1311输出的第二控制信号S1311包括温度计码PS_EN及/或PS_ENB，DE_EN及/或DE_ENB，MAIN_EN及/或MAIN_ENB，以使第一数量的电路片被导通。
根据本发明另一实施例，在2种均衡参数(2拍的FIR)的情况下，例如该2种均衡参数分别为预加重值PS，主值MAIN，则该第一数量等于第二数量以及第四数量之和，或者该2种均衡参数分别为主值MAIN以及去加重值DE，则该第一数量等于该第三数量以及第四数量之和。
根据本发明另一实施例，在4种均衡参数(4拍的FIR)的情况下，例如该4种均衡参数分别为第一预加重值PS1，第二预加重值PS2，主值MAIN，以及去加重值DE，则该第一数量等于第三数量，第四数量以及对应于第一预加重值PS1，第二预加重值PS2的第七数量，第八数量之和，或者该4种均衡参数分别为预加重值PS，主值MAIN，第一去加重值DE1以及第二去加重值DE2，则该第一数量等于第二数量，第四数量，以及对应于第一去加重值DE1，第二去加重值DE2的第九数量，第十数量之和。
图15为本发明一实施例所述的一种电路片装置301'的示意图。该电路片装置301'适配图13或图14所示的第二控制器1311，以电路片300'作为图14或图15所示的第二控制器1311所控制的任一电路片。与图3的电路片300比较，电路片300'例示了多路选择器302以及多路选择器304由一对互补温度计码所控制的情况。
如图15所示，多路选择器302的一输入端耦接多路选择器21的输出端以接收控制电压V21，另一输入端接收电源电压VDD，且受控于信号S1311B[b]以提供控制电压V21或电源电压VDD来控制P型晶体管Ms5。多路选择器304的一输入端耦接多路选择器22的输出端以接收控制电压V22，另一输入端接收接地电压GND，且受控于信号S1311[b]以提供控制电压V22或接地电压GND来控制N型晶体管Ms6。当S1311[b]的数值为“11且信号S1311[b]的数值为“01时，电路片300'被致能，此时多路选择器302选择控制电压V22来控制N型晶体管Ms6，使N型晶体管Ms6操作在饱和区(LVDS模式)或导通(VML模式)，且多路选择器302选择控制电压V21来控制P型晶体管Ms5，使P型晶体管Ms5操作在饱和区(LVDS模式)或导通(VML模式)。当信号S1311[b]的数值为“0”且信号S1311B[b]的数值为“11时，电路片300'不被致能，此时多路选择器304选择接地电压GND来控制N型晶体管Ms5，使其关闭，且多路选择器302选择电源电压VDD来控制P型晶体管Ms5，使其关闭。因此，也可以通过互补的温度计码S1311[b]以及S1311B[b]控制电路片300'的通断从而控制VML模式下导通的电路片的数量。其中，当电路片300'是被温度计码PS_EN以及PS_ENB所控制的电路片之一，多路选择器302接收的信号S1311B[b]是温度计码PS_ENB中的一位，多路选择器304接收的信号S1311[b]是温度计码PS_EN中的一位；当电路片300'是被温度计码MAIN_EN以及MAIN_ENB所控制的电路片之一，多路选择器302接收的信号S1311B[b]是温度计码MAIN_ENB中的一位，多路选择器304所接收的信号S1311[b]是温度计码MAIN_EN中的一位；当电路片300'是被温度计码DE_EN与DE_ENB所控制的电路片之一，多路选择器302所接收的信号S1311B[b]是温度计码DE_ENB中的一位，多路选择器304所接收的信号S1311[b]是温度计码DE_EN中的一位。
根据本发明一实施例，配置受温度计码PS_EN与PS_ENB所控制的电路片接收的输入信号D以及反相输入信号DB为输入信号D[n-1]以及反相输入信号DB[n-1]；配置受温度计码MAIN_EN与MAIN_ENB所控制的并联电路片接收的输入信号D以及反相输入信号DB为输入信号D[n]以及反相输入信号DB[n]；配置受温度计码DE_EN与DE_ENB所控制的电路片接收的输入信号D以及反相输入信号DB为输入信号D[n+1]以及反相输入信号DB[n+1]。
除此之外，根据本发明另一实施例，还可以配置其他类型的第二控制器1311以在同一电路片内复用前一时钟周期或单位时间间隔，后一时钟周期或单位时间间隔以及当一时钟周期或时间间隔的输入信号D以及反相输入信号DB，达到进一步压缩电路片的数量的目的。
图16为本发明一实施例所述的第二控制器1311的示意图。图16所例示的是所采用的均衡参数为预加重值PS，标准值SLICE，以及去加重值DE的情况，暂存器161中存有预加重值PS，标准值SLICE，以及去加重值DE，乘法器162A～162C自缓存器161分别读取上述预加重值PS，标准值SLICE，以及去加重值DE，乘法器162A～162C接收来自除法器12的第一控制信号S13。乘法器162A对预加重值PS与第一控制信号S13进行乘法运算以获得数值S162A；乘法器162B对标准值SLICE与第一控制信号S13进行乘法运算以获得数值S162B；乘法器162C对去加重值DE与第一控制信号S13进行乘法运算以获得数值S162C。
解码器163A～163C分别接收数值S162A～S162C，以分别对数值S162A～S162C进行二进制码-温度计码(binary-thermometer)的转换以获得对第五数量的并联电路片进行控制的第二控制信号。其中，该第五数量是并联电路片的数量可以被压缩的最小值，亦即，VML模式下，该第五数量的电路片需要全部被导通。该第五数量应当满足EQ粒度以及工艺角偏差的要求，具体来说，该第五数量可以通过(1/EQ粒度)×(1+最大正偏差)/(1+最大负偏差)来计算。例如假设EQ粒度为1/24，FF工艺角相对于TT工艺角而言，偏差最大为25％，SS工艺角相对于TT工艺角而言，偏差最大为-25％，因而至少需要导通24至(1+25％)/(1-25％)，即40片电路片，以满足EQ粒度以及覆盖最大工艺角偏差的需求，此时该第五数量为40。但图9所示并联的电阻器911中被导通的子电阻仍被调整至前述第一数量，以适配外部阻抗。
如图16所示，解码器163A接收数值S162A，且对数值S162A进行二进制码-温度计码的译码以获得温度计码PS_EN及/或与温度计码PS_EN互补的温度计码PS_ENB，用来分别控制第二数量的电路片的输入。解码器163C接收二进制代码S162C，且对二进制代码S162C进行二进制码-温度计码的译码以获得温度计码DE_EN及/或与温度计码DE_EN互补的温度计码DE_ENB，用来分别控制第三数量的电路片的输入。解码器163B接收二进制代码S162B，且对二进制代码S162B进行二进制-温度计码的译码以获得温度计码SLICE_EN，SLICE_EN’及/或与温度计码SLICE_EN互补的温度计码SLICE_ENB。其中，温度计码SLICE_EN与SLICE_ENB用于使能该第五数量的电路片。温度计码SLICE_EN’是截取自温度计码SLICE_EN，例如是截取温度计码SLICE_EN中最后第六数量的位，以分别控制第六数量的电路片的输入。
参见图16，第二控制信号的值SLICE_EN与SLICE_ENB是根据调整输出阻抗的大小的第二电阻调节信号S11先后经过“除”SLICE，以及“乘”SLICE的操作而产生，用来导通上述第五数量的并联电路片。第二控制信号的值PS_EN是根据调整输出阻抗的大小的第二电阻调节信号S11先后经过“除”SLICE，以及“乘”PS的操作而产生，用来控制第二数量的并联电路片的输入。第二控制信号的值DE_EN是根据调整输出阻抗的大小的第二电阻调节信号S11先后经过“除”SLICE，以及“乘”DE的操作而产生，用来控制第三数量的并联电路片的输入。第二控制信号的值SLICE_EN’是根据上述第二控制值SLICE_EN产生的，用来控制第六数量的并联电路片的输入。配合在VML模式下，该驱动器1312与外部传输线的电阻匹配以及信道对差分输出信号TXOUT的衰减进行补偿的要求。其中，第二数量，第三数量间的配比仍与预加重值PS，去加重值DE，各自对应的EQ系数调节范围相关。其中，第六数量是以第五数量减去第二数量以及第三数量得到。上述解码器163A～163C输出的第二控制信号S1311包括上述温度计码PS_EN及/或PS_ENB，DE_EN及/或DE_EN，SLICE_EN及/或SLICE_ENB，以及SLICE_EN’。
图17是表示根据本发明另一实施例的第二控制器1311的示意图。与图16所示不同的是，该第二控制器1311中的缓存器171存储的均衡参数为PS、MAIN、以及DE，其中，该均衡参数MAIN为前述SLICE与PS以及DE的差。因而需要在乘法器172B以及解码器173B之间设置加法器174，该加法器174接收乘法器172A～172C分别输出的数值S172A，S172B，与S172C，以将数值S172B加上S172A以及S172C，以获得数值S174。该第二控制器1311输出的第二控制信号S1311包括温度计码PS_EN及/或PS_ENB，DE_EN及/或DE_EN，SLICE_EN及/或SLICE_ENB，以及SLICE_EN’。
根据本发明另一实施例，在2种均衡参数(2拍的FIR)的情况下，例如该2种均衡参数分别为预加重值PS，主值MAIN，则该第五数量等于第二数量以及第六数量之和，或者该2种均衡参数分别为主值MAIN以及去加重值DE，则该第一数量等于该第三数量以及第六数量之和。
根据本发明另一实施例，在4种均衡参数(4拍的FIR)的情况下，例如该4种均衡参数分别为第一预加重值PS1，第二预加重值PS2，主值MAIN，以及去加重值DE，则该第五数量等于第三数量，第六数量以及对应于第一预加重值PS1，第二预加重值PS2的第七数量，第八数量之和，或者该4种均衡参数分别为预加重值PS，主值MAIN，第一去加重值DE1以及第二去加重值DE2，则该第五数量等于第二数量，第六数量，以及对应于第一去加重值DE1，第二去加重值DE2的第九数量，第十数量之和。
图18为本发明一实施例所述的一种电路片装置301"的示意图。该电路片装置301"用于适配图16或图17所示的第二控制器1311。该电路片装置301"用于配合驱动器1312中的任一电路片300"。与图15的电路片300'比较，电路片300'更包括多路选择器180～181。
多路选择器180接收输入信号DINB1以及DINB2，且受控于选择信号S18以选择性地提供输入信号DINB1或DINB2作为反相输入信号DB。多路选择器181接收输入信号DIN1以及DIN2，且受控于选择信号S18以选择性地提供输入信号DIN1或DIN2作为输入信号D。在一实施例中，对于受温度计码PS_EN所控制的第二数量的电路片300'而言，每一电路片300"内的多路选择器180～181受控于温度计码PS_EN中的一位，亦即以温度计码PS_EN中的一位作为一个电路片300"的选择信号S18。其中，每一多路选择器180的输入信号DINB1与DINB2分别为反相输入信号DB[n]与反相输入信号DB[n-1]，输入信号DIN1与DIN2分别为输入信号D[n]与输入信号D[n-1]。当S18为第二逻辑电平，例如逻辑高电平时，选择输入信号D[n-1]作为输入信号D，以及选择反相输入信号DB[n-1]作为反相输入信号DB，当S18为第一逻辑电平，例如逻辑低电平时，选择输入信号D[n]作为输入信号D，以及选择反相输入信号DB[n]作为反相输入信号DB。
在一实施例中，对于受温度计码DE_EN所控制的第三数量的电路片300"而言，每一电路片300"内的多路选择器180～181受控于温度计码DE_EN的一位，亦即以温度计码DE_EN的一位作为一个电路片300"的选择信号S18。其中，每一多路选择器180的输入信号DINB1与DINB2分别为当前时态的反相输入信号DB[n]与反相输入信号DB[n+1]，且输入信号DIN1与DIN2分别为当前时态的输入信号D[n]与输入信号D[n+1]。当S18为第二逻辑电平，例如逻辑高电平时，选择输入信号D[n+1]作为输入信号D，以及选择反相输入信号DB[n+1]作为反相输入信号DB，当S18为第一逻辑电平，例如逻辑低电平时，选择输入信号D[n]作为输入信号D，以及选择反相输入信号DB[n]作为反相输入信号DB。
在一实施例中，对于受温度计码SLICE_EN’所控制的第六数量的电路片300"而言，每一电路片300"内的每组多路选择器180～181受控于温度计码SLICE_EN’的一位，亦即以温度计码SLICE_EN’的一位作为一个电路片300"的选择信号S18。其中，每一多路选择器180的输入信号DINB1与DINB2分别为反相输入信号DB[n]与“0”，且输入信号DIN1与DIN2分别为输入信号D[n]与“0”。当S18为第二逻辑电平，例如逻辑高电平时，选择0作为输入信号D，以及选择0作为反相输入信号DB，当S18为第一逻辑电平，例如逻辑低电平时，选择输入信号D[n]作为输入信号D，以及选择反相输入信号DB[n]作为反相输入信号DB。
根据上述可知，利用多路选择器180～181实现对输入信号D[n-1]、输入信号D[n]以及输入信号D[n+1]的复用，可以只需要为本申请所述的驱动器1312配置第五数量的电路片就可以满足对所在信道对信号的衰减的补偿需求，例如，在EQ粒度为1/24，FF工艺角相对于TT工艺角而言，偏差最大为25％，SS工艺角相对于TT工艺角而言，偏差最大为-25％的情况下，本申请所述的驱动器可以直接为所在信道配置40个电路片300"，其中，第五数量等于第二数量、第三数量以及第六数量的和。本实施例所述方案虽可通过压缩电路片的数量达到节约面积的效果，但在每个电路片300"内部增加多路选择器180～181，会加大传输差分串行信号TXOUT的功耗。
基于本申请的教示，本领域技术人员应可推知图1所示其他分支结构的TX端也可以选用本申请所述第二控制器1311以及驱动器1312的结构。虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领及技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (30)

1.一种驱动系统，操作在第一模式或第二模式，包括：
第一电阻调节电路，产生并输出第一电阻调节信号；
第二电阻调节电路，产生并输出第二电阻调节信号；
除法器，耦接该第二电阻调节电路，以接收该第二电阻调节信号，并以该第二电阻调节信号除以标准值，产生第一控制信号；
第二控制器，耦接该除法器，以接收该第一控制信号并产生第二控制信号；以及
驱动器，当该驱动系统操作在该第一模式，该驱动器耦接该第二控制器，以接收该第二控制信号，该驱动器根据该第二控制信号调整该驱动器的输出阻抗以及调整该驱动器输出的第一差分输出信号的均衡幅度；以及
当该驱动系统操作在该第二模式，该驱动器耦接该第一电阻调节电路，以接收该第一电阻调节信号，该驱动器产生第二差分输出信号并根据该第一电阻调节信号调整该输出阻抗。
2.如权利要求1所述的驱动系统，该第一电阻调节电路包括：
带差参考电压电路，产生第一参考电压,第二参考电压,第三参考电压以及第四参考电压；以及
电阻控制器，接收该第一参考电压，该第二参考电压，该第三参考电压以及该第四参考电压，该电阻控制器根据该第一参考电压产生流经第五电阻器与第六电阻器的参考电流，使得在该第一输出端产生第一电压且在该第二输出端产生第二电压，该电阻控制器根据该第二参考电压固定该第五电阻器与该第六电阻器之间的节点电压，该电阻控制器接收该第一电压以及该第二电压，且根据该第三参考电压与该第四参考电压之间的差值与该第一电压与该第二电压之间的差值产生该第一电阻调节信号。
3.如权利要求1所述的驱动系统，该第二电阻调节电路包括：
带差参考电压电路，产生第一参考电压以及第二参考电压；以及
电阻控制器，接收该第一参考电压以及该第二参考电压，且包括耦接第一节点的第七电阻器，该电阻控制器根据该第一参考电压产生流经该第七电阻器的参考电流，使得在该第一节点产生第一电压，该电阻控制器比较该第二参考电压与该第一电压以产生比较结果，且根据该比较结果来产生该第二电阻调节信号，该电阻控制器根据该第二电阻调节信号调整导通的该第七电阻器的个数至第一数量，以调整该输出阻抗至匹配外部阻抗,
其中，该第七电阻器是由第一电阻器或第二电阻器或第三电阻器或第四电阻器复制而来，该第一电阻器，该第二电阻器，该第三电阻器，以及该第四电阻器结构相同阻值相等。
4.如权利要求1所述的驱动系统，该第二控制器包括：
缓存器，储存控制该第二差分输出信号的均衡幅度的第一均衡值以及第二均衡值；
乘法器，耦接该除法器以接收该第一控制信号，耦接该暂存器以读取该第一均衡值以及该第二均衡值，该乘法器对该第一控制信号与该第一均衡值进行乘法运算以获得第一数值，对该第一控制信号与该第二均衡值进行乘法运算以获得第二数值；以及
解码器，耦接该乘法器以接收该第一数值以及该第二数值，该解码器对该第一数值进行二进制码-温度计码的转换以获得第一温度计码，对该第二数值进行二进制码-温度计码的转换以获得第二温度计码，
其中，该第二控制信号包括该第一温度计码以及该第二温度计码。
5.如权利要求4所述的驱动系统，该缓存器控制该第二差分输出信号的均衡幅度的第三均衡值；
该乘法器耦接该暂存器以读取该第三均衡值并对该第一控制信号与该第三均衡值进行乘法运算以获得第三数值；
该解码器耦接该乘法器以接收该第三数值并对该第三数值进行二进制码-温度计码的转换以获得第三温度计码；以及
该第二控制信号包括该第三温度计码。
6.如权利要求1所述的驱动系统，该驱动器包括：
第五电阻器，该第五电阻器的第一端耦接该第一输出端，该第五电阻器的第二端耦接共模节点；
第六电阻器，该第六电阻器的第一端耦接该第二输出端，该第六电阻器的第二端耦接该共模节点；以及
运算放大器，该运算放大器的反相输入端以及输出端耦接该共模节点，该运算放大器的同相输入端接收第一参考电压以固定该共模节点的电压，该驱动器接收该第一电阻调节信号，通过该第一电阻调节信号调整该第五电阻器以及该第六电阻器的阻值，以调整该输出阻抗。
7.如权利要求6所述的驱动系统，该第五电阻器包括：
多个第一电阻-开关组，并联于该第一输出端与该共模节点之间，该第一电阻调节信号控制每一该多个第一电阻-开关组的通断，以调整该第五电阻器的电阻值；以及
该第六电阻器包括：
多个第二电阻-开关组，并联于该共模节点与该第二输出端之间，该第一电阻调节信号控制每一该多个第二电阻-开关组的通断，以调整该第六电阻器的电阻值。
8.如权利要求1所述的驱动系统，该驱动器包括：
第一多路选择器，受控于模式选择信号以选择第一电源电压或第一偏压作为第一控制电压；
第二多路选择器，受控于该模式选择信号以选择第二电源电压或第二偏压作为第二控制电压；以及
电路片，耦接该第一多路选择器以及该第二多路选择器，以接收该第一控制电压以及该第二控制电压，该电路片根据该第一控制电压以及该第二控制电压支持在该第一模式或该第二模式的操作，
其中，该第一电源电压低于该第二电源电压。
9.如权利要求8所述的驱动系统，该电路片接收该第二控制信号，第一致能信号，第二致能信号以及差分串行信号中的一差分对，以在第一输出端与第二输出端之间产生该第一差分输出信号中的一差分对或该第二差分输出信号中的一差分对，该电路片包括：
第三多路选择器，耦接该第一多路选择器，受控于该第二控制信号以输出该第一控制电压或该第二电源电压；
第四多路选择器，耦接该第二多路选择器，受控于该第二控制信号以输出该第二控制电压或该第一电源电压。
第一晶体管，该第一晶体管的第一端接收该第二电源电压，该第一晶体管的控制端耦接该第三多路选择器，以接收该第一控制电压或该第二电源电压；
第二晶体管，该第二晶体管的第一端耦接该第一晶体管的第二端，且该第二晶体管的控制端耦接该差分信号中的一个；
第三晶体管，该第三晶体管的第一端耦接该第一晶体管的第二端，且该第三晶体管的控制端耦接该差分信号中的另一个；
第一电阻器，该第一电阻器的第一端耦接该第二晶体管的第二端，且该第一电阻器的第二端耦接该第一输出端；
第四晶体管，该第四晶体管的第一端耦接该第二晶体管的第二端，该第四晶体管的第二端耦接该第二输出端，且该第四晶体管的的控制端接收该第一致能信号；
第二电阻器，该第二电阻器的第一端耦接该第三晶体管的第二端，且该第二电阻器的第二端耦接该第二输出端；
第五晶体管，该第五晶体管的第一端耦接该第三晶体管的第二端，该第五晶体管的第二端耦接该第二输出端，且该第五晶体管的控制端接收该第一致能信号；
第三电阻器，该第三电阻器的第一端耦接该第一输出端；
第六晶体管，该第六晶体管的第一端耦接该第一输出端，该第六晶体管的第二端耦接该第三电阻器的第二端，且该第六晶体管的的控制端接收该第二致能信号；
第七晶体管，该第七晶体管的第一端耦接该第三电阻器的第二端与该第六晶体管的第二端，该第七晶体管的控制端接收耦接该差分串行信号中的该差非对中的该一个；
第四电阻器，该第四电阻器的第一端耦接该第二输出端；
第八晶体管，该第八晶体管的第一端耦接该第二输出端，该第八晶体管的第二端耦接该第四电阻器的第二端，且该第八晶体管的的控制端接收该第二致能信号；
第九晶体管，该第九晶体管的第一端耦接该第四电阻器的第二端与该第八晶体管的第二端，该第九晶体管的控制端接收耦接该差分串行信号中的该差非对中的该另一个；以及
第十晶体管，该第十晶体管的第一端耦接该第七晶体管的第二端与该第九晶体管的第二端，该第十晶体管的第二端耦接该第一电源电压，该第十晶体管的控制端耦接该第四多路选择器以接收该第二控制电压或该第一电源电压。
10.如权利要求8所述的驱动系统，当该模式选择信号为第一逻辑电平，该电路片支持该第二模式的操作，该第一多路选择器根据该模式选择信号输出该第一偏压，该第二多路选择器根据该模式选择信号输出该第二偏压，该第三多路选择器以及该第四多路选择器根据被设置以使能该电路片的该第二控制信号分别输出该第一偏压以及该第二偏压，以使该第一电晶体以及该第十晶体管操作在饱和区，该第四晶体管以及该第五晶体管根据该第一致能信号导通，该第六晶体管以及该第八晶体管根据该第二致能信号导通。
11.如权利要求8所述的驱动系统，当该模式选择信号为第二逻辑电平，该电路片支持该第一模式的操作，该第一多路选择器根据该模式选择信号输出该第一电源电压，该第二多路选择器根据该模式选择信号输出该第二电源电压，该第三多路选择器根据该第二控制信号输出该第一电源电压或该第二电源电压，以及该第四多路选择器根据该第二控制信号输出该第二电源电压或该第一电源电压，
当该第三多路选择器输出该第一电源电压，该第四多路选择器输出该第二电源电压，该第一晶体管以及该第十晶体管导通，该电路片被导通，
当该第三多路选择器输出该第二电源电压，该第四多路选择器输出该第一电源电压，该第一晶体管以及该第十晶体管截止，该电路片被关断，
该第四晶体管以及该第五晶体管根据该第一致能信号而关闭，且该第六晶体管以及该第八晶体管根据该第二致能信号而关闭。
12.如权利要求8所述的驱动系统，该驱动器藉由该第二控制信号控制该电路片的导通或关断调整导通的该电路片的总量至第一数量，以调整该输出阻抗至与外部阻抗匹配。
13.如权利要求12所述的驱动系统，该驱动器藉由为第一温度计码的该第二控制信号控制该电路片的导通或关断，调整导通的该电路片的第二数量；以及该驱动器藉由为第二温度计码的该第二控制信号控制该电路片的导通或关断，调整导通的该电路片的第三数量，以调整该差分输出信号的该均衡幅度。
14.如权利要求13所述的驱动系统，该驱动器藉由为第一温度计码的该第二控制信号控制该电路片的导通或关断，导通第二数量的该电路片；
该驱动器藉由为第二温度计码的该第二控制信号控制该电路片的导通或关断，导通第三数量的该电路片；以及
该驱动器藉由调整该第二数量以及该第三数量调整该第一差分输出信号的均衡幅度，
其中，该第一数量等于该第二数量以及该第三数量之和。
15.如权利要求14所述的驱动系统，该驱动器藉由为第三温度计码的该第二控制信号控制该电路片的导通或关断，导通第四数量的该电路片；以及
该驱动器藉由调整该第二数量，该第三数量以及该第四数量调整该第一差分输出信号的均衡幅度，
其中，该第一数量等于该第二数量，该第三数量以及该第四数量之和。
16.如权利要求8所述的驱动系统，该电路片还包括：
第五多路选择器以及第六多路选择器，该第五多路选择器以及该第六多路选择器受控于该第二控制信号，
当该第二控制信号为第一温度计码，经由该第五多路选择器以及该第六多路选择器，复用该差分串行信号中的该差分对或该差分串行信号中的前一差分对，
当该第二控制信号为第二温度计码，经由该第五多路选择器以及该第六多路选择器，复用零或该差分串行信号中的该差分对。
17.如权利要求16所述的驱动系统，该驱动器藉由该第二控制信号使第五数量的该电路片始终保持导通；
该驱动器藉由为第一温度计码的该第二控制信号控制该电路片的导通或关断，导通第二数量的该电路片；
该驱动器藉由为第二温度计码的该第二控制信号控制该电路片的导通或关断，导通第六数量的该电路片；以及
该驱动器藉由调整该第二数量以及该第六数量调整该第一差分输出信号的均衡幅度，
其中，该第五数量等于该第二数量以及该第六数量之和。
18.如权利要求17所述的驱动系统，其中，该驱动器藉由为第三温度计码的该第二控制信号控制该电路片的导通或关断，导通第四数量的该电路片；以及
该驱动器藉由调整该第二数量，该第六数量以及该第四数量调整该第一差分输出信号的均衡幅度，
其中，该第一数量等于该第二数量，该第六数量以及该第四数量之和。
19.一种驱动系统，操作在第一模式，包括：
第二电阻调节电路，产生并输出第二电阻调节信号；
除法器，耦接该第二电阻调节电路，以接收该第二电阻调节信号，并以该第二电阻调节信号除以标准值，产生第一控制信号；
第二控制器，耦接该除法器，以接收该第一控制信号并产生第二控制信号；以及
驱动器，耦接该第二控制器以接收该第二控制信号，该驱动器根据该第二控制信号调整该驱动器的输出阻抗以及调整该驱动器产生的差分输出信号的均衡幅度。
20.如权利要求19所述的驱动系统，该第二电阻调节电路包括：
带差参考电压电路，产生第一参考电压以及第二参考电压；以及
电阻控制器，接收该第一参考电压以及该第二参考电压，且包括耦接第一节点的第一电阻器，该电阻控制器根据该第一参考电压产生流经该第一电阻器的参考电流，使得在该第一节点产生第一电压，该电阻控制器比较该第二参考电压与该第一电压以产生比较结果，且根据该比较结果来产生该第二电阻调节信号，该电阻控制器根据该第二电阻调节信号调整导通的该第一电阻器的个数至第一数量,该第七电阻器是由第一电阻器或第二电阻器或第三电阻器或第四电阻器复制而来，该第一电阻器，该第二电阻器，该第三电阻器，以及该第四电阻器结构相同阻值相等。
21.如权利要求19所述的驱动系统，该第二控制器包括：
缓存器，储存控制该第二差分输出信号的均衡幅度的第一均衡值，以及第二均衡值；
乘法器，耦接该除法器以接收该第一控制信号，耦接该暂存器以读取该第一均衡值以及该第二均衡值，该乘法器对该第一控制信号与该第一均衡值进行乘法运算以获得第一数值，对该第一控制信号与该第二均衡值进行乘法运算以获得第二数值；以及
解码器，耦接该乘法器以接收该第一数值以及该第二数值，该解码器对该第一数值进行二进制码-温度计码的转换以获得第一温度计码，对该第二数值进行二进制码-温度计码的转换以获得第二温度计码，该第二控制信号包括该第一温度计码以及该第二温度计码。
22.如权利要求21所述的驱动系统，该缓存器控制该第二差分输出信号的均衡幅度的第三均衡值；
该乘法器耦接该暂存器以读取该第三均衡值并对该第一控制信号与该第三均衡值进行乘法运算以获得第三数值；
该解码器耦接该乘法器以接收该第三数值并对该第三数值进行二进制码-温度计码的转换以获得第三温度计码；以及
该第二控制信号包括该第三温度计码。
23.如权利要求19所述的驱动系统，该驱动器包括电路片，该电路片接收该第二控制信号以及差分串行信号中的一差分对，以在第一输出端与第二输出端之间产生该第一差分输出信号中的一差分对，该电路片包括：
第一多路选择器，受控于该第二控制信号以输出该第一电源电压或该第二电源电压；
第二多路选择器，受控于该第二控制信号以输出该第二电源电压或该第一电源电压。
第一晶体管，该第一晶体管的第一端接收该第二电源电压，该第一晶体管的控制端耦接该第一多路选择器，以接收该第一电源电压或该第二电源电压；
第二晶体管，该第二晶体管的第一端耦接该第一晶体管的第二端，且该第二晶体管的控制端耦接该差分信号中的一个；
第三晶体管，该第三晶体管的第一端耦接该第一晶体管的第二端，且该第三晶体管的控制端耦接该差分信号中的另一个；
第二电阻器，该第二电阻器的第一端耦接该第二晶体管的第二端，且该第二电阻器的第二端耦接该第一输出端；
第三电阻器，该第三电阻器的第一端耦接该第三晶体管的第二端，且该第三电阻器的第二端耦接该第二输出端；
第四电阻器，该第四电阻器的第一端耦接该第一输出端；
第五电阻器，该第五电阻器的第一端耦接该第二输出端；
第四晶体管，该第四晶体管的第一端耦接该第四电阻器的第二端，该第四晶体管的控制端接收耦接该差分串行信号中的该差非对中的该一个；
第五晶体管，该第五晶体管的第一端耦接该第五电阻器的第二端，该第五晶体管的控制端接收耦接该差分串行信号中的该差非对中的该另一个；以及
第六晶体管，该第六晶体管的第一端耦接该第四晶体管的第二端与该第五晶体管的第二端，该第六晶体管的第二端耦接该第一电源电压，该第六晶体管的控制端耦接该第四多路选择器以接收该第二电源电压或该第一电源电压。
24.如权利要求23所述的驱动系统，该第一多路选择器根据该第二控制信号输出该第一电源电压或该第二电源电压，该第二多路选择器根据该第二控制信号输出该第二电源电压或该第一电源电压，
当该第一多路选择器输出该第一电源电压，该第二多路选择器输出该第二电源电压，该第一晶体管以及该第六晶体管导通，该电路片被导通，
当该第一多路选择器输出该第二电源电压，该第二多路选择器输出该第一电源电压，该第一晶体管以及该第十晶体管截止，该电路片被关断。
25.如权利要求23所述的驱动系统，该驱动器藉由该第二控制信号控制该电路片的导通或关断调整导通的该电路片的总量至第一数量，以调整该输出阻抗至与外部阻抗匹配。
26.如权利要求25所述的驱动系统，该驱动器藉由为第一温度计码的该第二控制信号控制该电路片的导通或关断，导通第二数量的该电路片；
该驱动器藉由为第二温度计码的该第二控制信号控制该电路片的导通或关断，导通第三数量的该电路片；以及
该驱动器藉由调整该第二数量以及该第三数量调整该第一差分输出信号的均衡幅度，
其中，该第一数量等于该第二数量以及该第三数量之和。
27.如权利要求26所述的驱动系统，该驱动器藉由为第三温度计码的该第二控制信号控制该电路片的导通或关断，导通第四数量的该电路片；以及
该驱动器藉由调整该第二数量，该第三数量以及该第四数量调整该第一差分输出信号的均衡幅度，
其中，该第一数量等于该第二数量，该第三数量以及该第四数量之和。
28.如权利要求23所述的驱动系统，该电路片还包括：
第三多路选择器以及第四多路选择器，该第三多路选择器以及该第四多路选择器受控于该第二控制信号，
当该第二控制信号为第一温度计码，经由该第三多路选择器以及该第四多路选择器，复用该差分串行信号中的该差分对或该差分串行信号中的前一差分对，
当该第二控制信号为第二温度计码，经由该第三多路选择器以及该第四多路选择器，复用零或该差分串行信号中的该差分对。
29.如权利要求28所述的驱动系统，该驱动器藉由该第二控制信号使第五数量的该电路片始终保持导通；
该驱动器藉由为第一温度计码的该第二控制信号控制该电路片的导通或关断，导通第二数量的该电路片；
该驱动器藉由为第二温度计码的该第二控制信号控制该电路片的导通或关断，导通第六数量的该电路片；以及
该驱动器藉由调整该第二数量以及该第六数量调整该第一差分输出信号的均衡幅度，
其中，该第五数量等于该第二数量以及该第六数量之和。
30.如权利要求29所述的驱动系统，该驱动器藉由为第三温度计码的该第二控制信号控制该电路片的导通或关断，导通第四数量的该电路片；以及
该驱动器藉由调整该第二数量，该第六数量以及该第四数量调整该第一差分输出信号的均衡幅度，
其中，该第一数量等于该第二数量，该第六数量以及该第四数量之和。
CN201910857142.2A 2019-09-11 2019-09-11 驱动系统 Active CN110515874B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910857142.2A CN110515874B (zh) 2019-09-11 2019-09-11 驱动系统
US16/657,013 US10848151B1 (en) 2019-09-11 2019-10-18 Driving systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910857142.2A CN110515874B (zh) 2019-09-11 2019-09-11 驱动系统

Publications (2)

Publication Number Publication Date
CN110515874A true CN110515874A (zh) 2019-11-29
CN110515874B CN110515874B (zh) 2021-06-29

Family

ID=68630582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910857142.2A Active CN110515874B (zh) 2019-09-11 2019-09-11 驱动系统

Country Status (2)

Country Link
US (1) US10848151B1 (zh)
CN (1) CN110515874B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113708742A (zh) * 2020-05-20 2021-11-26 广东高云半导体科技股份有限公司 驱动电路及其控制方法、发射器及串行解串系统
CN114625195A (zh) * 2020-12-14 2022-06-14 北京晶视智能科技有限公司 传送器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117691991B (zh) * 2024-02-04 2024-04-09 四川艾瑞维尔科技有限公司 一种芯片输出驱动电路

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356141B1 (en) * 1999-04-06 2002-03-12 Matsushita Electric Industrial Co., Ltd. Constant-current output circuit
US20040246026A1 (en) * 2003-06-06 2004-12-09 Microsoft Corporation Method and apparatus for multi-mode driver
CN1612481A (zh) * 2003-10-31 2005-05-04 因芬尼昂技术股份公司 准动态离晶驱动器校准
CN1959801A (zh) * 2005-11-10 2007-05-09 威盛电子股份有限公司 双用驱动器
US20070247885A1 (en) * 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
CN101477780A (zh) * 2008-01-03 2009-07-08 联发科技股份有限公司 多功能输出驱动器与多功能传送器
CN102622025A (zh) * 2011-01-28 2012-08-01 硅工厂股份有限公司 预增强电路及其差分电流信号系统
US20120307931A1 (en) * 2011-06-06 2012-12-06 Johnson Samuel R Multi-Mode Driver with Multiple Transmitter Types and Method Therefor
CN103389768A (zh) * 2013-05-07 2013-11-13 威盛电子股份有限公司 差分信号驱动器
CN104808735A (zh) * 2014-11-24 2015-07-29 上海兆芯集成电路有限公司 低电压差分信号驱动电路
CN104871456A (zh) * 2012-10-29 2015-08-26 菲尼萨公司 光接收机中的集成电路
CN105683846A (zh) * 2013-08-29 2016-06-15 格罗方德半导体公司 用于电压调节器的通栅强度校准技术
CN107870647A (zh) * 2016-09-22 2018-04-03 联发科技（新加坡）私人有限公司 前置驱动电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728630B1 (en) * 2009-01-29 2010-06-01 Xilinx, Inc. Method and apparatus for a process, voltage, and temperature variation tolerant semiconductor device
US8013677B2 (en) * 2009-12-16 2011-09-06 Texas Instruments Incorporated One-sided switching pulse width modulation amplifiers
FR2959367A1 (fr) * 2010-04-21 2011-10-28 St Microelectronics Sa Circuit tampon pour charge capacitive de forte valeur

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356141B1 (en) * 1999-04-06 2002-03-12 Matsushita Electric Industrial Co., Ltd. Constant-current output circuit
US20040246026A1 (en) * 2003-06-06 2004-12-09 Microsoft Corporation Method and apparatus for multi-mode driver
CN1612481A (zh) * 2003-10-31 2005-05-04 因芬尼昂技术股份公司 准动态离晶驱动器校准
CN1959801A (zh) * 2005-11-10 2007-05-09 威盛电子股份有限公司 双用驱动器
US20070247885A1 (en) * 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
CN101477780A (zh) * 2008-01-03 2009-07-08 联发科技股份有限公司 多功能输出驱动器与多功能传送器
CN102622025A (zh) * 2011-01-28 2012-08-01 硅工厂股份有限公司 预增强电路及其差分电流信号系统
US20120307931A1 (en) * 2011-06-06 2012-12-06 Johnson Samuel R Multi-Mode Driver with Multiple Transmitter Types and Method Therefor
CN104871456A (zh) * 2012-10-29 2015-08-26 菲尼萨公司 光接收机中的集成电路
CN103389768A (zh) * 2013-05-07 2013-11-13 威盛电子股份有限公司 差分信号驱动器
CN105683846A (zh) * 2013-08-29 2016-06-15 格罗方德半导体公司 用于电压调节器的通栅强度校准技术
CN104808735A (zh) * 2014-11-24 2015-07-29 上海兆芯集成电路有限公司 低电压差分信号驱动电路
CN107870647A (zh) * 2016-09-22 2018-04-03 联发科技（新加坡）私人有限公司 前置驱动电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
GILBERT MATIG-A等: ""EMI Susceptibility of High Speed Differential Wireline Communication Front-ends"", 《PROC. OF THE 2016 INTERNATIONAL SYMPOSIUM ON ELECTROMAGNETIC COMPATIBILITY - EMC EUROPE 2016》 *
周祥福: ""高速VML收发器的研究与设计"", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113708742A (zh) * 2020-05-20 2021-11-26 广东高云半导体科技股份有限公司 驱动电路及其控制方法、发射器及串行解串系统
CN113708742B (zh) * 2020-05-20 2022-08-19 广东高云半导体科技股份有限公司 驱动电路及其控制方法、发射器及串行解串系统
CN114625195A (zh) * 2020-12-14 2022-06-14 北京晶视智能科技有限公司 传送器
CN114625195B (zh) * 2020-12-14 2024-03-29 北京晶视智能科技有限公司 传送器

Also Published As

Publication number Publication date
CN110515874B (zh) 2021-06-29
US10848151B1 (en) 2020-11-24

Similar Documents

Publication Publication Date Title
CN110515874A (zh) 驱动系统
US7129739B2 (en) Method and apparatus for selectably providing single-ended and differential signaling with controllable impedence and transition time
US6977534B2 (en) Low voltage differential signaling [LVDS] driver with pre-emphasis
US8755428B2 (en) Feed-forward equalizer architectures
JP4267655B2 (ja) 電子回路、該電子回路として構成された差分送信機、及び、自己直列終端送信機を形成する方法（振幅制御、プリ・エンファシス制御及びスルー・レート制御のためのセグメント化と振幅精度及び高電圧保護のための電圧調整とを有する自己直列終端シリアル・リンク送信機）
US9178563B2 (en) Voltage regulator for a serializer/deserializer communication application
US8971395B2 (en) Decision feedback equalizer having programmable taps
JP2016181897A (ja) シングルエンド構成可能マルチモードドライバ
Higashi et al. A 5-6.4-Gb/s 12-channel transceiver with pre-emphasis and equalization
KR102112199B1 (ko) 데이터 전송 채널을 이퀄라이징하기 위한 시스템 및 이를 포함하는 디스플레이
CN111061664A (zh) 用于电压模态信号发射器的两阶段式前馈均衡器
US8836381B2 (en) Pseudo-supply hybrid driver
Zhang et al. A BiCMOS 10Gb/s adaptive cable equalizer
US20120032656A1 (en) Voltage regulator for impedance matching and pre-emphasis, method of regulating voltage for impedance matching and pre-emphasis, voltage mode driver including the voltage regulator, and voltage-mode driver using the method
CN110061940A (zh) 一种均衡器系统
CN110650105B (zh) 一种自适应连续时间线性均衡的宽带有源线性均衡器电路
Chae et al. Data-dependent selection of amplitude and phase equalization in a quarter-rate transmitter for memory interfaces
CN1839544B (zh) 用于接收机均衡的装置和系统
CN216721352U (zh) 电压模预加重均衡电路、SerDes发射机及芯片
Cheng et al. A 32/16 Gb/s 4/2-PAM transmitter with PWM pre-emphasis and 1.2 Vpp per side output swing in 0.13-μm CMOS
CN110781114B (zh) 一种高速串行接口接收端的宽带无源线性均衡器电路
CN114422306A (zh) 电压模预加重均衡电路、SerDes发射机及芯片
Tang et al. A 28 Gb/s 2-tap FFE source-series-terminated transmitter in 22 nm CMOS FDSOI
US20230370309A1 (en) Feed forward equalizer and system including the same
Bai et al. A 1.89 mW/Gbps SST transmitter with three-tap FFE and impedance calibration

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang hi tech park, Shanghai 201203

Patentee before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.