CN114422306A - 电压模预加重均衡电路、SerDes发射机及芯片 - Google Patents

Abstract

电压模预加重均衡电路、SerDes发射机及芯片，该电路采用电压模架构，包括：驱动电路，用于将输入信号输送到信道上；预加重电路，用于在不压缩低频分量的前提下，增强高频分量。本发明采用预加重方案，通过叠加脉冲的方式提升高频分量的绝对幅度，实现了均衡强度与输出摆幅的解耦合，使得高频分量的调整不影响输出摆幅。本发明能够解除去加重均衡中均衡强度对输出摆幅的影响，避免输出摆幅对线性度的制约，降低对尾电流的依赖以降低功耗。

Description

电压模预加重均衡电路、SerDes发射机及芯片

技术领域

本发明涉及均衡电路技术领域，具体涉及一种电压模预加重均衡电路、SerDes发射机及芯片。

背景技术

高速SerDes(Serializer-Deserializer，串行解串器)广泛应用在数据中心、高性能计算领域，负责处理器之间、处理器与存储器之间高速数据交互。发射机位于SerDes发射端，用于将低速并行信号转换为高速串行信号，然后发送至信道上。由于传输信道的趋肤效应、介质损耗等非理想效应，信号高频分量发生衰减，恶化信号质量，增大误码率。为保证信号传输质量，发射机通常在发送前对信号进行均衡，即预先增大高频分量，抵消信道衰减。

发射机均衡通常采用前馈均衡(Feed-Forward Equalizer,FFE)架构，如图1所示。它在本质上相当于一个有限长单位冲激响应滤波器(Finite Impulse Response Filter，FIR)，在工作时将输入信号进行多次延迟(延迟时间为T)，然后对延迟后的数据按不同的权重求和(权重为α_-1、α₀、α₁……α_n)，求和的数据流的个数称为抽头数，延迟的时间长度称为抽头间隔。传统结构通过调整抽头数量和权重来实现对信道衰减的补偿，然而由于其抽头间隔为固定的单位码元长度1UI(Unit Interval，码元长度)，因此无论如何调整，只能补偿奈奎斯特频带以内的信道衰减。

为解决上述问题，有人研究基于部分码元抽头间隔的前馈均衡器，其结构如图2所示。与图1所示的传统结构相比，主要区别在于其抽头间隔为可调的部分码元间隔(0＜β≤1)。仿真分析证明，该结构的频率补偿范围为f_Nyquist/β，通过调整β可获得远超奈奎斯特频率的补偿范围。

当前基于部分码元抽头间隔的前馈均衡器主要基于CML架构(Current-ModeLogic，电流模逻辑)，为便于说明，以两抽头为例，图3给出了其电路结构。该电路由1个主抽头和1个Post抽头组成，R_L为负载电阻，Vop/Von为差分输出端，D1p/D1n为Post抽头的差分输入信号，D0p/D0n为主抽头的输入信号，主抽头和Post抽头尾电流之比为(1-α₁)/α₁。Post抽头的输入信号落后于主抽头βT(T＝1UI，0＜β≤1)，延迟通过延迟单元产生，如图4所示。控制延迟单元即可实现对抽头间隔的调整，从而获得不同的频率补偿范围。

图3所示的结构存在以下缺点：(1)如图5所示，采用去加重均衡，即通过压缩低频分量来提升高频分量的相对幅度，均衡强度越强，低频分量压缩越严重，信号摆幅越小，严重时将恶化信号质量；(2)对于采用多电平调制的信号，输出摆幅的变化会通过沟道长度调制效应影响尾电流，变化的尾电流会引起信号电平的波动，进而恶化线性度，降低信噪比；(3)每个抽头对应一个尾电流源，功耗高。

发明内容

针对现有技术中基于CML架构的Fractional-SpacedFFE存在的上述问题，本发明提供了一种电压模预加重均衡电路、SerDes发射机及芯片，目的是解除去加重均衡中均衡强度对输出摆幅的影响，避免输出摆幅对线性度的制约，降低对尾电流的依赖以降低功耗。

为实现上述目的，本发明采用的技术方案是：

一方面，本发明提供一种电压模预加重均衡电路，所述电路采用电压模架构，包括：

驱动电路，用于将输入信号输送到信道上；

预加重电路，用于在不压缩低频分量的前提下，增强高频分量。

另一方面，本发明提供一种SerDes发射机，包括均衡电路，所述均衡电路为上述任一种电压模预加重均衡电路。

另一方面，本发明提供一种芯片，包括上述任一种电压模预加重均衡电路。

本发明采用电压模架构，相对于电流模架构，减小对电流源的依赖，降低功耗。本发明的预加重电路是直接在原始信号上叠加高频分量，增加的是高频分量的绝对值；传统的去加重电路是通过压缩低频分量、而不改变高频分量的方式，来提升高频分量的“相对幅度”。相对于现有技术，本发明具体以下有益技术效果：

1.相对CML架构基于部分码元抽头间隔的前馈均衡器(Fractional-Spaced FFE)，本发明具有均衡强度不影响输出摆幅的优点。具体体现在：与当前CML架构的Fractional-SpacedFFE采用去加重方案，通过压缩低频分量的方式提升高频分量的相对幅度不同，本发明采用预加重方案，通过叠加脉冲的方式提升高频分量的绝对幅度，实现了均衡强度与输出摆幅的解耦合，使得高频分量的调整不影响输出摆幅。

2.相对CML架构Fractional-Spaced FFE，本发明具有低功耗优点。具体体现在：与当前CML架构Fractional-Spaced FFE通过尾电流在负载电路产生压降来产生输出摆幅不同，本发明的输出摆幅为VDD/2,仅与电源电压有关。在输出相同摆幅时，本发明所需功耗仅为CML架构Fractional-Spaced FFE的1/4，显著降低了功耗。

3.相对CML架构Fractional-Spaced FFE，本发明具有在多电平调制下输出线性度高的优点。具体表现在：CML架构Fractional-Spaced FFE通过改变尾电流在负载电阻中的分配实现不同输出电平，与此不同，本发明是通过电阻分压的方式产生不同输出电平，且电平间的间隔仅与电压电压相关，避免了由沟道长度调制效应引起的线性度恶化的问题。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1为传统前馈均衡器结构示意图；

图2为现有基于部分码元抽头间隔的前馈均衡器结构示意图；

图3为现有基于CML架构的基于部分码元抽头间隔的前馈均衡器电路图；

图4为图3所示现有基于CML架构的基于部分码元抽头间隔的前馈均衡器中产生延迟的延迟单元示意图；

图5为图3所示现有基于CML架构的基于部分码元抽头间隔的前馈均衡器的输出信号波形图；

图6为本发明实施例1的结构示意图；

图7为本发明实施例1的控制信号生成电路图；

图8为本发明实施例1的控制信号时序图；

图9为本发明实施例1的输出波形图；

图10为本发明实施例2的结构示意图；

图11为本发明实施例2的控制信号生成电路图；

图12为本发明实施例2的控制信号时序图；

图13为本发明实施例2的输出波形图；

本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

另外，本发明各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

为解决当前基于CML架构的Fractional-Spaced FFE面临的问题，本发明提供了一种电压模预加重均衡电路，其是一种电压模架构的预加重前馈均衡结构，目的是解除去加重均衡中均衡强度对输出摆幅的影响，避免输出摆幅对线性度的制约，降低对尾电流的依赖以降低功耗。本发明的预加重电路是直接在原始信号上叠加高频分量，增加的是高频分量的绝对值；传统的去加重电路是通过压缩低频分量、而不改变高频分量的方式，来提升高频分量的“相对幅度”。

参照图6至9，本发明一实施例提供的电压模预加重均衡电路，给出了采用NRZ调制(Non-Retrun-Zero，非归零码)时的电路结构，该电路采用电压模架构，相对于电流模架构，减小对电流源的依赖，降低功耗。具体地，由驱动单元和预加重单元组成。

所述输入信号包括输入信号Vip、Vin，输入信号Vip、Vin为差分输入信号。第一反相器I1、第二反相器I2、第一电阻R1、第二电阻R2、负载2R_L组成驱动单元，负载2R_L两端为差分输出端。驱动单元用于将输入信号Vip、Vin输送到信道上。输入信号Vip从第一反相器I1输入，第一反相器I1与第一电阻R1的第一端连接，第一电阻R1的第二端连接负载的第一端，输入信号Vin从第二反相器I2输入，第二反相器I2与第二电阻R2的第一端连接，第二电阻R2的第二端连接负载的第二端。第一反相器I1与第一电阻R1串联支路的输出电阻与第二反相器I2与第二电阻R2串联支路的输出电阻相等，以实现阻抗匹配。第一电阻R1和第二电阻R2的具体阻值根据实际情况选取。本发明一具体实施例中，第一反相器I1与第一电阻R1串联支路的输出电阻为50欧姆，第二反相器I2与第二电阻R2串联支路的输出电阻也为50欧姆，负载2R_L为100欧姆。

第一MOS管P1、第二MOS管P2、第三MOS管N1、第四MOS管N2、第一电流源和第二电流源组成预加重单元，用于在不压缩低频分量的前提下，增强高频分量。

第一MOS管P1的源极、第二MOS管P2的源极接第一电流源，第一MOS管P1的栅极作为控制信号

的输入端，第二MOS管P2的栅极作为控制信号VPD的输入端，第一MOS管P1的漏极接负载的第二端，第二MOS管P2的漏极接负载的第一端，第三MOS管N1的源极、第四MOS管N2的源极接第二电流源，第三MOS管N1的栅极作为控制信号

的输入端，第四MOS管N2的栅极作为控制信号VPU的输入端，第三MOS管N1的漏极接负载的第二端，第四MOS管N2的漏极接负载的第一端；其中控制信号VPU是由第一输入信号Vip的上升沿到来时起提取的具有一定脉宽的第一输入信号Vip的上升沿信号；控制信号VPD是由第一输入信号Vip的下降沿到来时起提取的具有一定脉宽的第一输入信号Vip的下降沿信号；控制信号

和

分别代表控制信号VPU和控制信号VPD的反相信号，控制信号VPU、VPD、

和

的脉宽均为βT，其中β是脉宽调制因子，取值范围0<β≤1，T是单位码元长度，取值为数据流波特率的倒数。脉宽由延迟单元产生，其范围大小可在外部电压的控制下进行调整。

参照图7，本发明一实施例中，控制信号VPU和

的产生电路，包括延迟单元、与门以及或门，第一输入信号VIP接与门的第一输入端，第二输入信号VIN经延迟单元后接与门的第二输入端，与门输出端输出的信号为控制信号VPU；第二输入信号VIN接或门的第一输入端，第一输入信号VIP经延迟单元后接或门的第二输入端，或门输出端输出的信号为控制信号

参照图7，本发明一实施例中，控制信号VPD和

的产生电路，包括延迟单元、与门以及或门，第二输入信号VIN接与门的第一输入端，第一输入信号VIP经延迟单元后接与门的第二输入端，与门输出端输出的信号为控制信号VPD；第一输入信号VIP接或门的第一输入端，第二输入信号VIN经延迟单元后接或门的第二输入端，或门输出端输出的信号为控制信号

图8给出了控制信号VPU、

VPD、

的时序波形图，图9给出了预加重后的输出波形，给出了预加重后的输出波形，可以发现预加重后输出信号是在输入信号的基础上叠加了脉宽为βT的脉冲信号，脉冲信号幅度为IsR_L，其中Is为尾电流，R_L为负载电阻，如图6所示。

本实施例中输出信号VOP/VON根据输入信号VIP/VIN不同的高低电平组合，输出高电平为3/4VDD，低电平为1/4VDD的NRZ信号。VPU、

VPD、

为脉宽相等的、可调的控制信号，其产生原理如图7所示，其中VPU的上升沿与输入信号VIP的上升沿对齐，VPD的下降沿与输入信号VIP的下降沿对齐，

的下降沿与输入信号VIN的下降沿对齐，

的上升沿与输入信号VIN的上升沿对齐。上述信号脉宽均由延迟单元控制。在上述信号的控制下，原始输出信号VOP/VON的上升沿和下降沿处分别叠加一个脉宽与控制信号相同，幅度由电流源Is和负载电阻R_L控制的脉冲，达到了预加重的目的。比如当VIP上升沿、VIN下降沿到来时，VPU和VPD为高电平，

和

为低电平，MOS管P1、N2导通，P2、N1截止，Is电流从VOP经过负载电阻2RL，从而使输出摆幅VOP-VON增大R_LI_S。

本发明很明显预加重只增强了高频分量，而不影响低频分量，解决了均衡强度影响输出摆幅的问题。表1分别给出了图7至图9所示实施例提供的电压模预加重均衡电路(即下文中的电压模架构FFE)与现有电流模架构FFE的输入输出信号关系，可以发现在输出相同摆幅时，该电路功耗约为现有电流模架构FFE的1/4，实现了节省功耗的目的。

表1电压模架构FFE与电流模架构FFE输入输出关系(NRZ)

在多电平调制模式下，该电路除了均衡强度不影响输出摆幅、功耗低的优点外，还可以保持高线性输出。参照图10至13，本发明另一实施例中提供的电压模预加重均衡电路，该电路以四电平脉冲幅度调制(Pulse Amplitude Modulation-4，PAM-4)为例，给出了多电平调制下的电路结构，电路由驱动单元和预加重单元组成。

所述输入信号包括MSBP、MSBN、LSBP、LSBN，其中MSBP/MSBN为高位输入差分信号、LSBP/LSBN为低位差分输入信号。

反相器I1、反相器I2、反相器I3、反相器I4、电阻R1、电阻R2、电阻R3、电阻R4、负载2R_L(100欧姆)组成驱动单元，用于将输入数据输送到信道上。反相器I1、反相器I2、反相器I3、反相器I4的输入端分别作为输入信号MSBP、LSBP、MSBN、LSBN的输入端。输入信号MSBP、LSBP、MSBN、LSBN分别从反相器I1、反相器I2、反相器I3、反相器I4的输入端输入。反相器I1与电阻R1串联支路的输出电阻为75欧姆，反相器I2与电阻R2串联支路的输出电阻为150欧姆，反相器I3与电阻R3串联支路的输出电阻为75欧姆，反相器I4与电阻R4串联支路的输出电阻150欧姆，以实现阻抗匹配。

负载2R_L的第一端和第二端分别为差分输出端Vop、Von。反相器I1的输出端串接电阻R1后连接负载2R_L的第一端，反相器I2的输出端串接电阻R2后连接在负载2R_L的第一端，反相器I3的输出端串接电阻R3后连接负载2R_L的第二端，反相器I4的输出端串接电阻R4后连接负载2R_L的第二端。

MOS管P1、MOS管P2、MOS管P3、MOS管P4、MOS管N1、MOS管N2、MOS管N3、MOS管N4、电流源2Is、电流源Is组成预加重单元，用于在不压缩低频分量的前提下，增强高频分量。其中2Is、Is表示电流大小，图中四个电流源，有两个电流源的电流大小为2Is，另外两个电流源的电流大小为Is，意在表明前两个电流源电流大小是后两个的两倍。

MOS管P1的栅极、MOS管P2的栅极、MOS管P3的栅极、MOS管P4的栅极、MOS管N1的栅极、MOS管N2的栅极、MOS管N3的栅极、MOS管N4的栅极分别作为控制信号

MPD、LPD、

MPU、LPU、

的输入端。一个电流源2Is连接MOS管P1的源极和MOS管P2的源极，另一个电流源2Is连接MOS管N1的源极和MOS管N2的源极。一个电流源Is连接MOS管P3的源极和MOS管P4的源极，另一个电流源Is连接MOS管N3的源极和MOS管N4的源极。MOS管P1的漏极连接MOS管N1的漏极并连接至负载2R_L的第二端。MOS管P2的漏极连接MOS管N2的漏极并连接至负载2R_L的第一端，MOS管P3的漏极连接MOS管N3的漏极并连接至负载2R_L的第一端，MOS管P4的漏极连接MOS管N4的漏极并连接至负载2R_L的第二端。

各MOS管控制信号的产生电路如图11所示，MPU代表由输入信号MSBP的上升沿到来时起提取的具有一定脉宽的输入信号MSBP的上升沿信号，MPD代表由输入信号MSBP下降沿到来时起提取的具有一定脉宽的输入信号MSBP的下降沿信号。

和

分别代表MPU和MPD的反相信号。LPU由输入信号LSBP的上升沿到来时起提取的具有一定脉宽的输入信号LSBP的上升沿信号，LPD代表由输入信号LSBP下降沿到来时起提取的具有一定脉宽的输入信号LSBP的下降沿信号。

和

分别代表LPU和LPD的反相信号。控制信号MPU、

MPD、

LPU、

LPD和

的脉宽均为βT，其由延迟单元产生，可通过控制电压调整延迟范围。

本实施例的工作原理为：输出信号VOP/VON根据输入信号MSBP/N、LSBP/N不同的高低电平组合，输出包含3/12VDD、5/12VDD、7/12VDD、9/12VDD四个电平的PAM-4信号。

MPD、LPD、

MPU、LPU、

为脉宽相等且可调的控制信号，其产生原理如图11所示，其中MPU上升沿与输入信号MSBP上升沿对齐，MPD下降沿与MSBP下降沿对齐，

下降沿与MSBN下降沿对齐，

上升沿与MSBN上升沿对齐，LPU上升沿与输入信号LSBP上升沿对齐，LPD下降沿与LSBP下降沿对齐，

下降沿与LSBN下降沿对齐，

上升沿与LSBN上升沿对齐，上述信号脉宽均由延迟单元控制。在上述信号的控制下，原始输出信号VOP/VON的上升沿和下降沿处分别叠加一个脉宽与控制信号相同，幅度由电流源2Is、Is和负载电阻R_L控制的脉冲，达到了预加重的目的。比如当MSBP和LSBP上升沿、MSBN和LSBN下降沿到来时，MPU、MPD、LPU、LPD为高电平，

为低电平，MOS管P1、P4、N2、N3导通，P2、P3、N1、N4截止，3Is电流从VOP经过负载电阻2RL，从而使输出摆幅VOP-VON增大3R_LI_S。

图12给出了控制信号MPU、MPD、LPU、LPD的时序波形图，图13给出了预加重后的输出波形图。可以发现输出信号是在输入信号的基础上叠加了脉宽为βT的脉冲信号，叠加脉冲的幅度根据信号跳变幅度的不同分为IsR_L、2IsR_L和3IsR_L，叠加位置位于输入信号的跳变沿处，很明显预加重只增强了高频分量，而不影响低频分量，解决了均衡强度影响输出摆幅的问题。

表2分别给出了图10至图13所示实施例提供的电压模预加重均衡电路(即下文中的电压模架构FFE)与现有电流模架构FFE的输入输出信号关系，可以发现在输出相同摆幅时，该电路功耗约为CML架构的1/4，实现了节省功耗的目的。此外，通过表2可以发现，输出电平仅由电源电压决定，因此可以保持高输出线性度，避免了CML架构中输出摆幅对线性度的影响。

表2电压模架构FFE与电流模架构FFE输入输出关系(PAM-4)

虽然以上描述了本发明的具体实施方式，但是本领域熟练技术人员应当理解，这些仅是举例说明，可以对本实施方式做出多种变更或修改，而不背离本发明的原理和实质，本发明的保护范围仅由所附权利要求书限定。

Claims (8)

1.电压模预加重均衡电路，其特征在于，所述电路采用电压模架构，包括：

驱动电路，用于将输入信号输送到信道上；

预加重电路，用于在不压缩低频分量的前提下，增强高频分量。

2.根据权利要求1所述的电压模预加重均衡电路，其特征在于，所述输入信号包括第一输入信号和第二输入信号，第一输入信号和第二输入信号为差分输入信号，第一反相器I1、第二反相器I2、第一电阻R1、第二电阻R2、负载组成驱动单元，负载两端为差分输出端；第一输入信号从第一反相器I1输入，第一反相器I1与第一电阻R1的第一端连接，第一电阻R1的第二端连接负载的第一端，第二输入信号从第二反相器I2输入，第二反相器I2与第二电阻R2的第一端连接，第二电阻R2的第二端连接负载的第二端。

3.根据权利要求2所述的电压模预加重均衡电路，其特征在于，第一反相器I1与第一电阻R1串联支路的输出电阻与第二反相器I2与第二电阻R2串联支路的输出电阻相等，以实现阻抗匹配。

4.根据权利要求2或3所述的电压模预加重均衡电路，其特征在于，第一MOS管P1、第二MOS管P2、第三MOS管N1、第四MOS管N2、第一电流源和第二电流源组成预加重单元，第一MOS管P1的源极、第二MOS管P2的源极接第一电流源，第一MOS管P1的栅极作为控制信号

的输入端，第二MOS管P2的栅极作为控制信号VPD的输入端，第一MOS管P1的漏极接负载的第二端，第二MOS管P2的漏极接负载的第一端，第三MOS管N1的源极、第四MOS管N2的源极接第二电流源，第三MOS管N1的栅极作为控制信号

的输入端，第四MOS管N2的栅极作为控制信号VPU的输入端，第三MOS管N1的漏极接负载的第二端，第四MOS管N2的漏极接负载的第一端；其中控制信号VPU是由第一输入信号Vip的上升沿到来时起提取的具有一定脉宽的第一输入信号Vip的上升沿信号；控制信号VPD是由第一输入信号Vip的下降沿到来时起提取的具有一定脉宽的第一输入信号Vip的下降沿信号；控制信号

和

分别代表控制信号VPU和控制信号VPD的反相信号，控制信号VPU、VPD、

和

的脉宽均为βT，其中β是脉宽调制因子，取值范围0<β≤1，T是单位码元长度，取值为数据流波特率的倒数。

5.根据权利要求4所述的电压模预加重均衡电路，其特征在于，控制信号VPU和

的产生电路，包括延迟单元、与门以及或门，第一输入信号VIP接与门的第一输入端，第二输入信号VIN经延迟单元后接与门的第二输入端，与门输出端输出的信号为控制信号VPU；第二输入信号VIN接或门的第一输入端，第一输入信号VIP经延迟单元后接或门的第二输入端，或门输出端输出的信号为控制信号

6.根据权利要求4所述的电压模预加重均衡电路，其特征在于，控制信号VPD和

的产生电路，包括延迟单元、与门以及或门，第二输入信号VIN接与门的第一输入端，第一输入信号VIP经延迟单元后接与门的第二输入端，与门输出端输出的信号为控制信号VPD；第一输入信号VIP接或门的第一输入端，第二输入信号VIN经延迟单元后接或门的第二输入端，或门输出端输出的信号为控制信号

7.一种SerDes发射机，其特征在于，包括权利要求1、2、3、5或6所述的电压模预加重均衡电路。

8.一种芯片，其特征在于，包括权利要求1、2、3、5或6所述的电压模预加重均衡电路。

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