TW201830189A - 前置驅動電路 - Google Patents

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Abstract

本發明公開了一種前置驅動電路。該前置驅動電路包括：切換開關單元，用於輸入一差分輸入信號、輸出一差分輸出信號以及控制差分輸入信號和差分輸出信號之間的高低電平切換；共模電壓控制單元，耦接於切換開關單元，用於輸入一參考電壓，並根據參考電壓控制差分輸出信號的共模電壓；電流單元，耦接於切換開關單元和共模電壓控制單元，用於為切換開關單元和共模電壓控制單元提供驅動電流。通過上述方式，本發明能夠實現一種共模電壓可調且電路面積較小的前置驅動電路。

Description

前置驅動電路
本發明涉及高速信號傳輸領域，特別是涉及一種前置驅動電路。
第1圖是一種先前的高速信號的傳送模組的結構示意圖。如第1圖所示，該傳送模組10包括依序連接的串列(Serilize)電路1、前置驅動(Pre-driver)電路2和驅動(Driver)電路3。
串聯電路1用於將並行的高速資料信號轉化為串列的差分信號，前置驅動電路2和驅動電路3用於對差分信號進行轉換，以使其適應不同的應用介面，例如顯示介面(Display Port，DP)、高清介面(High Definition Multimedia Interface，HDMI)、移動終端高清影音標准介面(Mobile High-Definition Link，MHL)、通用序列匯流排介面(Universal Serial Bus，USB)等。
其中，先前前置驅動電路2可以為電流模式邏輯電路(Current mode logic，CML)、電壓模式邏輯電路(Voltage mode logic，VML)等等。
當差分輸出信號的擺幅相同的前提下，前置驅動電路2採用CML電路和採用VML電路相比，CML電路的差分輸 出信號的共模電壓不可調，VML電路需要兩個額外的緩衝器提供參考電壓使得電路面積較大。
有鑑於此，本發明提供一種前置驅動電路。
根據本發明一實施例，本發明提供一種前置驅動電路，該電路包括：切換開關單元，用於輸入一差分輸入信號、輸出一差分輸出信號以及控制差分輸入信號和差分輸出信號之間的高低電平切換；共模電壓控制單元，耦接於切換開關單元，用於輸入一參考電壓，並根據參考電壓控制差分輸出信號的共模電壓；電流單元，耦接於切換開關單元和共模電壓控制單元，用於為切換開關單元和共模電壓控制單元提供驅動電流。
本發明的有益效果是：區別于現有技術的情況，本發明的前置驅動電路通過共模電壓控制單元控制差分輸出信號的共模電壓，從而使得共模電壓可調。另外，共模電壓控制單元僅需根據一個參考電壓即可實現對共模電壓的調整，從而使得共模電壓控制單元的結構簡單，進而節省前置驅動電路的電路面積。
1‧‧‧串列電路
2‧‧‧前置驅動電路
3‧‧‧驅動電路
100,200‧‧‧前置驅動電路
11,21‧‧‧切換開關單元
12,22‧‧‧共模電壓控制單元
13,23‧‧‧電流單元
第1圖是一種先前高速信號的傳送模組的結構示意圖； 第2圖是本發明第一實施例的前置驅動電路的結構示意圖；第3圖是本發明第二實施例的前置驅動電路的電路原理圖；第4圖是一種先前典型的CML電路的電路原理圖；第5圖是一種先前典型的VML電路的電路原理圖。
後面的說明是實施本發明之最佳模式。該說明係用於展現本發明之總體原理之目的且不應以限制意味解讀。本發明之保護範圍最好由後附之申請專利範圍決定。
為讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：第2圖是本發明第一實施例的前置驅動電路的結構示意圖。如第2圖所示，前置驅動電路100包括切換開關單元11、共模電壓控制單元12和電流單元13。
其中，切換開關單元11用於輸入一差分輸入信號、輸出一差分輸出信號以及控制差分輸入信號和差分輸出信號之間的高低電平切換。
共模電壓控制單元12耦接於切換開關單元11，用於輸入一參考電壓，並根據參考電壓控制差分輸出信號的共模電壓；電流單元13耦接於切換開關單元11和共模電壓控制單元12，用於為切換開關單元11和共模電壓控制單元12提供 驅動電流。
通過上述實施例，本發明第一實施例的前置驅動電路通過共模電壓控制單元控制差分輸出信號的共模電壓，從而使得共模電壓可調。另外，共模電壓控制單元僅需根據一個參考電壓即可實現對共模電壓的調整，從而使得共模電壓控制單元的結構簡單，進而節省前置驅動電路的電路面積。
第3圖是本發明第二實施例的前置驅動電路的電路原理圖。如第3圖所示，前置驅動電路200包括切換開關單元21、共模電壓控制單元22和電流單元23。
切換開關單元21用於控制差分輸入信號DP、DN和差分輸出信號OUTP、OUTN之間的高低電平切換。共模電壓控制單元22耦接於切換開關單元21，用於控制差分輸出信號OUTP、OUTN的共模電壓Vcom(圖中未顯示)；電流單元23耦接於切換開關單元21和共模電壓控制單元22，用於為切換開關單元21和共模電壓控制單元22提供驅動電流。
其中，切換開關單元21包括第一PMOS電晶體P1、第二PMOS電晶體P2、第一NMOS電晶體N1和第二NMOS電晶體N2，共模電壓控制單元22包括第一電阻R1和第二電阻R2。本實施例中的電流單元23包括第一電流源I1和第二電流源I2，本發明並不限制於此。
在本實施例中，第一PMOS電晶體P1和第二PMOS電晶體P2的閘極輸入差分輸入信號DP、DN，第一PMOS電晶體P1和第二PMOS電晶體P1的源極輸出差分輸出信號OUTP、OUTN。具體來說，第一PMOS電晶體P1的閘極與輸入差分信號 DP連接，第二PMOS電晶體P2的閘極與輸入差分信號DN連接，第一PMOS電晶體P1的源極與輸出差分信號OUTN連接，第二PMOS電晶體P2的源極與輸出差分信號OUTP連接。
第一NMOS電晶體N1和第二NMOS電晶體N2的閘極分別與第一PMOS電晶體P1和第二PMOS電晶體P2的閘極連接，第一NMOS電晶體N1和第二NMOS電晶體N2的汲極分別與第一PMOS電晶體P1和第二PMOS電晶體P2的源極連接。
第一PMOS電晶體P1和第二PMOS電晶體P2的汲極連接後與電流單元23連接，第一NMOS電晶體N1和第二NMOS電晶體N2的源極連接後與電流單元23連接。具體來說，第一PMOS電晶體P1和第二PMOS電晶體P2的汲極連接後與第一電流源I1的負極連接，第一電流源I1的正極與電源VDD連接。第一NMOS電晶體N1和第二NMOS電晶體N2的源極連接後與第二電流源I2的正極連接，第二電流源I2的負極接地GND。
在本實施例中，優選地，第一電流源I1和第二電流源I2為可調電流源。
第一電阻R1的一端與第二PMOS電晶體P2的源極連接，第一電阻R1的另一端與第二電阻R2的一端相互連接並記為公共節點Q，第二電阻R2的另一端與第一PMOS電晶體P1的源極連接。
在本實施例中，優選地，第一電阻R1和第二電阻R2為可調電阻。
優選地，在本實施例中，共模電壓控制單元22進一步包括緩衝器U、第三電阻R3和第四電阻R4。緩衝器U包括 同向輸入端+、反向輸入端-和輸出端，緩衝器U的同向輸入端+與第三電阻R3和第四電阻R4的一端連接，用於接收參考電壓VREF，緩衝器U的反向輸入端-和輸出端相互連接後與公共節點Q連接，第三電阻R3的另一端與電源VDD連接，第四電阻R4的另一端接地GND。
在本實施例中，參考電壓VREF根據如下公式計算得到：
優選地，第三電阻R3和第四電阻R4為可調電阻，從而使得參考電壓VREF為可調電壓。
前置驅動電路200的工作原理是：當差分輸入信號DP、DN的電壓值分別為高電平電壓VH1和低電平電壓VL1，第一PMOS電晶體P1和第二NMOS電晶體N2截止，第二PMOS電晶體P2和第一NMOS電晶體N1導通，從而使得第一電流源I1輸出的電流經第二PMOS電晶體P2、第一電阻R1、第二電阻R2、第一NMOS電晶體N1後流至第二電流源I2。此時，差分輸出信號OUTP、OUTN的電壓值分別為高電平電壓VH2和低電平電壓VL2。
另外，當差分輸入信號DP、DN發生翻轉也即當差分輸入信號DP、DN的電壓值分別為低電平電壓VL1和高電平電壓VH1時，第二PMOS電晶體P2和第一NMOS電晶體N1截止，第一PMOS電晶體P1和第二NMOS電晶體N2導通，從而使得第一電流源I1輸出的電流經第一PMOS電晶體P1、第二電阻R2、第一電阻R1和第二NMOS電晶體N2後流至第二電流源I2。 此時，差分輸出信號OUTP、OUTN的電壓值分別為低電平電壓VL2和高電平電壓VH2。
在本實施例中，差分輸出信號OUTP、OUTN的共模電壓Vcom可調，其中，共模電壓Vcom根據參考電壓VREF進行調節。
具體來說，共模電壓Vcom為差分輸出信號OUTP和差分輸出信號OUTN的電壓值的平均值，也即： 由前置驅動電路200正常工作時，流經第一電阻R1和流經第二電阻R2的電流相等，其中，當第一電阻R1和第二電阻的R2的阻值相同時，可以得到： 也就是說：Vcom=VREF。
其中，Vcom為差分輸出信號OUTP、OUTN的共模電壓，VL2和VH2為差分輸出信號OUTP、OUTN的低電平電壓和高電平電壓，VREF為參考電壓，R為第一電阻R1或第二電阻的R2的阻值。
在本實施例中，差分輸出信號OUTP、OUTN的擺幅I swing 可調，其中，擺幅I swing 根據第一電阻R1、第二電阻R2、第一電流源I1、第二電流源I2進行調節。
優選地，當第一電阻R1和第二電阻R2的阻值相同，第一電流源I1和第二電流源I2提供的驅動電流的電流值相同時，差分輸出信號OUTP、OUTN的擺幅I swing 根據如下公式進 行計算：I swing =2*I s *R
其中，I swing 為差分輸出信號OUTP、OUTN的擺幅，I s 為第一電流源I1或第二電流源I2提供的驅動電流的電流值，R為第一電阻R1或第二電阻R2的阻值。
在本實施例中，差分輸出信號OUTP、OUTN的時間常數τ可調，其中，時間常數τ根據第一電阻R1和第二電阻R2進行調節。本領域的技術人員可以理解，時間常數決定前置驅動電路可支援高速傳輸信號的速度，也就是說，時間常數越小，前置驅動電路可支援高速傳輸信號的速度越高。
優選地，當第一電阻R1和第二電阻R2的阻值相同，第一PMOS電晶體P1和第二PMOS電晶體P2的型號相同時，時間常數根據如下公式進行計算：τ=R*C P
其中，τ為差分輸出信號的時間常數，R為第一電阻R1或第二電阻R2的阻值，C P 為第一PMOS電晶體P1或第二PMOS電晶體P2的寄生電容。
下面以一個具體的實施例來進行說明，假設前置驅動電路200需要輸出擺幅為600mV的差分輸出信號，當選擇第一電阻R1和第二電阻R2的阻值R為50Ω時，需要第一電流源I1和第二電流源I2提供的驅動電流的電流值Is為6mA。
由於前置驅動電路200中的共模電壓Vcom可調。若需要差分輸出信號的高電平電壓VH2和低電平電壓VL2分別為1V和0.4V，也即共模電壓Vcom為0.7V，則僅僅需要選擇參考 電壓值VREF為0.7V即可。
另外，前置驅動電路200的時間常數較小，從而可以支援更高速的信號傳輸。該時間常數具體為50C P ，C P 為第一PMOS電晶體P1或第二PMOS電晶體P2的寄生電容。
下面對典型的CML電路、典型的VML電路和本發明第二實施例的前置驅動電路200進行比對。
請一併參考第4圖，第4圖是一種先前典型的CML電路的電路原理圖。如第4圖所示，CML電路包括第一電阻R1’，第二電阻R2’，第一NMOS電晶體N1’，第二NMOS電晶體N2’和電流源I’。其中，第一NMOS電晶體N1’和第二NMOS電晶體N2’的閘極接收差分輸入信號DP’、DN’，第一NMOS電晶體N1’和第二NMOS電晶體N2’的源極相連後與電流源I’的正極連接，電流源I’的負極接地GND’，第一NMOS電晶體N1’和第二NMOS電晶體N2’的汲極分別與第一電阻R1’和第二電阻R2’的一端連接，第一電阻R1’和第二電阻R2’的另一端相互連接後與電源VDD’連接，第一NMOS電晶體N1’和第二NMOS電晶體N2’的汲極輸出差分輸出信號OUTP’、OUTN’。
假設CML電路需要輸出擺幅為600mV的差分輸出信號，當選擇第一電阻R1’和第二電阻R2’的阻值為50Ω時，需要電流源I’提供的驅動電流的電流值為12mA。也就是說，CML電路較前置驅動電路200要消耗更多的電流。
在CML電路中，差分輸出信號的共模電壓Vcom’不可調，其具體由如下公式得到： Vcom'=V'-50×0.012÷2=V'-0.3
其中，V’為電源VDD’的電壓值。
若需要差分輸出信號的高電平電壓和低電平電壓分別為1V和0.4V，也即共模電壓Vcom’為0.7V，則需要電源VDD’的電壓值為1V。
另外，CML電路的時間常數較小，該時間常數具體為50C p '，C p '為第一NMOS電晶體N1’或第二NMOS電晶體N2’的寄生電容。
請一併參考第5圖，第5圖是一種先前典型的VML電路的電路原理圖。如第5圖所示，VML電路包括第一緩衝器U1”，第二緩衝器U2”，第一PMOS電晶體P1”、第二PMOS電晶體P2”，第一NMOS電晶體N1”和第二NMOS電晶體N2”。其中，在本實施例中，第一PMOS電晶體P1”和第二PMOS電晶體P2”的閘極輸入差分輸入信號DP”、DN”，第一PMOS電晶體P1”和第二PMOS電晶體P1”的源極輸出差分輸出信號OUTP”、OUTN”。第一NMOS電晶體N1”和第二NMOS電晶體N2”的閘極分別與第一PMOS電晶體P1”和第二PMOS電晶體P2”的閘極連接，第一NMOS電晶體N1”和第二NMOS電晶體N2”的汲極分別與第一PMOS電晶體P1”和第二PMOS電晶體P2”的源極連接。第一PMOS電晶體P1”和第二PMOS電晶體P2”的汲極連接後與第一緩衝器U1”的輸出端連接，第一緩衝器U1”的同向輸入端+輸入第一參考電壓VREF1，第一緩衝器U1”的反向輸入端-與第一緩衝器U1”的輸出端連接。第一NMOS電晶體N1”和第二NMOS電晶體N2”的源極連接後 與第二緩衝器U2”的輸出端連接，第二緩衝器U2”的同向輸入端+輸入第二參考電壓VREF2，第二緩衝器U2”的反向輸入端-與第二緩衝器U2”的輸出端連接。
假設VML電路需要輸出擺幅為600mV的差分輸出信號，此時，由於第一緩衝器U1”和第二緩衝器U2”的存在，較CML電路和前置驅動電路200，VML電路需要消耗更多的電流。另外，由於第一緩衝器U1”和第二緩衝器U2”的存在，增大電路板的面積。
在VML電路中，差分輸出信號的共模電壓Vcom”可調，其由第一參考電壓VREF1和第二參考電壓VREF2決定。若需要差分輸出信號的高電平電壓和低電平電壓分別為1V和0.4V，也即共模電壓Vcom”為0.7V，則只需第一參考電壓VREF1和第二參考電壓VREF2分別為1V和0.4V即可。
與CML電路和前置驅動電路200相比，VML電路的時間常數較大，該時間常數具體為(1/gm)*C p "，C p "為第一PMOS電晶體P1”或第二PMOS電晶體P2”的寄生電容，gm為跨導。
綜上所述，前置驅動電路200結合了CML電路和VML電路的優點，其是一種共模電壓可調、電路面積較小、耗電較小以及差分輸出信號的時間常數較小的電路。
通過上述實施例，本發明第二實施例的前置驅動電路通過共模電壓控制單元控制差分輸出信號的共模電壓，從而使得共模電壓可調。共模電壓控制單元僅需根據一個緩衝器提供參考電壓，從而使得電路面積大大減少。前置驅動電路通過兩個電流源提供驅動電流，從而使得電路中消耗的電流較 小。前置驅動電路的時間常數由第一電阻或第二電阻的阻值以及第一PMOS電晶體或第二PMOS電晶體P2的寄生電容確定，從而使得時間常數較小，進而可支援更高速的高速信號的傳輸。
本發明可用其他特定形式實做而不偏離其精神或必要特徵。所述例子僅用於從各方面說明性地考慮而非限制性考慮。本發明之範圍因此由後附之申請專利範圍所確定而非前述之說明。所有落入申請專利範圍的含意及等同之內的變化都包含於範圍內。

Claims (10)

  1. 一種前置驅動電路，包括：切換開關單元，用於輸入一差分輸入信號、輸出一差分輸出信號以及控制所述差分輸入信號和所述差分輸出信號之間的高低電平切換；共模電壓控制單元，耦接於所述切換開關單元，輸入一參考電壓，並根據所述參考電壓控制所述差分輸出信號的共模電壓；以及電流單元，耦接於所述切換開關單元和所述共模電壓控制單元，為所述切換開關單元和所述共模電壓控制單元提供驅動電流。
  2. 如申請專利範圍第1項所述之前置驅動電路，其中所述切換開關單元包括第一PMOS電晶體、第二PMOS電晶體、第一NMOS電晶體和第二NMOS電晶體，其中，所述第一PMOS電晶體和所述第二PMOS電晶體的閘極輸入所述差分輸入信號，所述第一PMOS電晶體和所述第二PMOS電晶體的源極輸出所述差分輸出信號，所述第一PMOS電晶體和所述第二PMOS電晶體的汲極連接後與所述電流單元連接，所述第一NMOS電晶體和所述第二NMOS電晶體的閘極分別與所述第一PMOS電晶體和所述第二PMOS電晶體的閘極連接，所述第一NMOS電晶體和所述第二NMOS電晶體的汲極分別與所述第一PMOS電晶體和所述第二PMOS電晶體的源極連接，所述第一NMOS電晶體和所述第二NMOS電晶體的源極連接後與所述電流單元連接。
  3. 如申請專利範圍第2項所述之前置驅動電路，其中所述電流單元包括第一電流源和第二電流源，所述第一電流源的正極與電源連接，所述第一電流源的負極與所述第一PMOS電晶體和所述第二PMOS電晶體的汲極連接；所述第二電流源的正極與所述第一NMOS電晶體和所述第二NMOS電晶體的源極連接，所述第二電流源的負極接地。
  4. 如申請專利範圍第3項所述之前置驅動電路，其中所述共模電壓控制單元包括第一電阻和第二電阻，所述第一電阻的一端與所述第二PMOS電晶體的源極連接，所述第一電阻的另一端與所述第二電阻的一端相互連接並記為公共節點，所述公共節點與所述參考電壓連接，所述第二電阻的另一端與所述第一PMOS電晶體的源極連接。
  5. 如申請專利範圍第4項所述之前置驅動電路，其中所述共模電壓控制單元進一步包括緩衝器，所述緩衝器串接於所述公共節點和所述參考電壓之間，所述緩衝器包括同向輸入端、反向輸入端和輸出端，所述同向輸入端與所述參考電壓連接，所述反向輸入端和所述輸出端相互連接後與所述公共節點連接。
  6. 如申請專利範圍第5項所述之前置驅動電路，其中所述差分輸出信號的共模電壓可調，所述共模電壓根據所述參考電壓進行調節。
  7. 如申請專利範圍第5項所述之前置驅動電路，其中所述差分輸出信號的擺幅可調，所述擺幅根據所述第一電阻、所述第二電阻、所述第一電流源、所述第二電流源進行調節。
  8. 如申請專利範圍第7項所述之前置驅動電路，其中當所述第一電阻和所述第二電阻的阻值相同，所述第一電流源和所述第二電流源提供的驅動電流的電流值相同時，所述差分輸出信號的所述擺幅根據如下公式進行計算： I swing =2* I s * R其中， I swing 為所述差分輸出信號的所述擺幅， I s 為所述第一電流源或所述第二電流源提供的驅動電流的電流值， R為所述第一電阻或所述第二電阻的阻值。
  9. 如申請專利範圍第5項所述之前置驅動電路，其中當所述第一電阻和所述第二電阻的阻值相同，所述第一PMOS電晶體和所述第二PMOS電晶體的型號相同時，所述時間常數根據如下公式進行計算： τ= R* C P 其中， τ為所述差分輸出信號的時間常數， R為所述第一電阻或所述第二電阻的阻值， C P 為所述第一PMOS電晶體或所述第二PMOS電晶體的寄生電容。
  10. 如申請專利範圍第5項所述之前置驅動電路，其中所述共模電壓控制單元進一步包括第三電阻和第四電阻，所述第三電阻的一端與所述電源連接，所述第三電阻的另一端與所述第四電阻的一端連接後提供所述參考電壓，所述第四電阻的另一端接地。
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