CN110048709A - 电流模式逻辑驱动电路 - Google Patents

Abstract

本公开内容涉及控制信号生成电路、电流模式逻辑驱动电路、电子设备及差分信号生成方法。根据本公开内容的一个实施例，该控制信号生成电路包括：基准信号生成模块、电压信号生成模块、输出模块、电源端子以及接地端子。本公开内容的方案至少能有助于实现如下效果之一：降低电路功耗、提高CML驱动电路的速度、减小输出的差分信号的抖动、抑制静电释放对电路的不利影响。

Description

电流模式逻辑驱动电路

技术领域

本公开内容总体上涉及电路，更具体地，涉及信号生成电路、电流模式逻辑驱动电路、电子设备及差分信号生成方法。

背景技术

电流模式逻辑(Current mode logic，以下简称CML)驱动电路常用于高速时钟接口。CML驱动电路通常包括差分信号对生成单元和与差分信号对生成单元串联连接的尾电流源。

差分信号对生成单元接收输入差分信号对并输出输出差分信号对。差分信号对生成单元包括两个并联支路。每个并联支路包括输出电阻和受差分信号控制的晶体管。在任何时刻，只有一条并联支路导通。

尾电流源与差分信号对生成单元串联。尾电流源通常由受控开关元件充当。开关元件可以控制驱动电路的尾电流。为了得到高质量的输出差分信号对，改善CML驱动电路是期望的。

发明内容

在下文中将给出关于本公开内容的简要概述，以便提供关于本公开内容的某些方面的基本理解。应当理解，此概述并不是关于本公开内容的穷举性概述。它并不是意图确定本公开内容的关键或重要部分，也不是意图限定本公开内容的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。

根据本公开内容的一方面，提供了一种信号生成电路，包括：基准信号生成模块，用于生成基准信号；电压信号生成模块，用于生成电压信号；输出模块，用于基于基准信号和电压信号生成控制信号；电源端子，用于接收电源电压；以及接地端子；其中，输出模块包括运算放大器和第一电容器，运算放大器具有正相输入端、反相输入端和输出端，正相输入端与电压信号生成模块连接以接收电压信号，反相输入端与基准信号生成模块连接以接收基准信号，并且第一电容器连接在输出端与接地端子之间；基准信号生成模块包括多个电阻器、第二电容器和多个电阻器中的两个相邻电阻器之间的基准节点，并且第二电容器连接在电源端子与基准节点之间；并且电压信号生成模块连接在电源端子与接地端子之间，电压信号生成模块包括输出电压信号的电压采样节点、第一电阻单元、第二电阻单元和与第二电阻单元连接的开关元件，电压采样节点位于第一电阻单元与第二电阻单元之间，并且开关元件的控制极与输出端连接以通过负反馈方式稳定控制信号。

根据本公开内容的一方面，提供了一种电流模式逻辑驱动电路，包括：前述信号生成电路；以及至少一个差分信号对生成单元，用于基于控制信号及输入差分信号对生成输出差分信号对；其中，对于至少一个差分信号对生成单元中的每个：该差分信号对生成单元连接在电源端子与接地端子之间；该差分信号对生成单元包括并联支路和受控制信号控制的受控开关元件；并联支路和受控开关元件串联连接；并联支路包括彼此并联连接的正相支路和反相支路；正相支路接收输入差分信号对中的正相输入信号，并且输出输出差分信号对中的正相输出信号；并且反相支路接收输入差分信号对中的反相输入信号，并且输出输出差分信号对中的反相输出信号。

根据本公开内容的一方面，提供了一种信号生成电路，用于向电流模式驱动电路的差分信号对生成单元提供控制差分信号对生成单元中的尾电流源的控制信号，包括：基准信号生成模块，用于生成基准信号；电压信号生成模块，用于生成电压信号；输出模块，用于基于基准信号和电压信号生成控制信号；电源端子，用于接收电源电压；以及接地端子；其中，输出模块包括运算放大器和第一电容器，运算放大器具有正相输入端、反相输入端和输出端，正相输入端与电压信号生成模块连接以接收电压信号，反相输入端与基准信号生成模块连接以接收基准信号，并且第一电容器连接在输出端与接地端子之间；基准信号生成模块包括多个电阻器、第二电容器和多个电阻器中的两个相邻电阻器之间的基准节点，并且第二电容器连接在电源端子与基准节点之间；电压信号生成模块连接在电源端子与接地端子之间；电压信号生成模块具有与差分信号对生成单元对应的复制电路；复制电路具有与尾电流源对应的复制电流源；并且复制电流源的控制端子与输出端连接以通过负反馈方式稳定复制电流源的输出电流。

根据本公开内容的一方面，提供了一种电流模式逻辑驱动电路，包括：前述信号生成电路；以及差分信号对生成单元；其中，差分信号对生成单元和信号生成电路被配置成使得复制电流源的输出电流与尾电流源的输出的尾电流相等。

根据本公开内容的一方面，提供了一种电子设备，包括前述电流模式逻辑驱动电路。

根据本公开内容的一方面，提供了一种差分信号生成方法，包括：使用前述信号生成电路生成控制信号；以及通过控制信号控制至少一个差分信号对生成单元来生成差分信号对；其中，至少一个差分信号对生成单元中的每个具有与信号生成电路相同的组件。

本公开内容的方案至少能有助于实现如下效果之一：降低电路功耗、提高CML驱动电路的速度、减小输出的差分信号的抖动、抑制静电释放对电路的不利影响。

附图说明

参照附图下面说明本公开内容的实施例，这将有助于更加容易地理解本公开内容的以上和其他目的、特点和优点。附图只是为了示出本公开内容的原理。在附图中不必依照比例绘制出单元的尺寸和相对位置。在附图中：

图1示出了根据本公开内容的一个实施例的示例性信号生成电路；

图2示出了根据本公开内容的一个实施例的示例性信号生成电路；

图3示出了根据本公开内容的一个实施例的示例性信号生成电路；

图4示出了根据本公开内容的一个实施例的示例性信号生成电路；

图5示出了根据本公开内容的一个实施例的示例性信号生成电路；

图6示出了根据本公开内容的一个实施例的示例性电阻可调电阻单元；

图7示出了根据本公开内容的一个实施例的示例性信号生成电路；

图8示出了根据本公开内容的一个实施例的CML驱动电路；

图9示出了根据本公开内容的一个实施例的差分信号对生成单元的结构；

图10示出了根据本公开内容的一个实施例的差分信号对生成单元的结构；

图11示出了根据本公开内容的一个实施例的CML驱动电路；

图12示出了根据本公开内容的一个实施例的示例性信号生成电路；

图13示出了根据本公开内容的一个实施例的CML驱动电路；以及

图14示出了根据本公开内容的一个实施例的差分信号生成方法的流程图。

具体实施方式

在下文中将结合附图对本公开内容的示例性实施例进行描述。为了清楚和简明起见，在说明书中并未描述实际实施例的所有特征。然而，应该了解，在开发任何这种实际实施例的过程中可以做出很多特定于实施例的决定，以便实现开发人员的具体目标，并且这些决定可能会随着实施例的不同而有所改变。

在此，还需要说明的一点是，为了避免因不必要的细节而模糊了本公开内容，在附图中仅仅示出了与根据本公开内容的方案密切相关的装置结构，而省略了与本公开内容关系不大的其他细节。

应理解的是，本公开内容并不会由于如下参照附图的描述而只限于所描述的实施形式。在本文中，在可行的情况下，实施例可以相互组合、不同实施例之间的特征替换或借用、在一个实施例中省略一个或多个特征。

本公开内容的一个方面涉及信号生成电路。该电路输出的控制信号尤其适用于CML驱动电路，以控制CML驱动电路中的尾电流，其中，将在描述信号生成电路之后，对CML驱动电路进行描述。下面参照图1描述根据本公开内容的信号生成电路。

图1示出了根据本公开内容的一个实施例的示例性信号生成电路100。信号生成电路100包括：基准信号生成模块101、电压信号生成模块103、输出模块105、电源端子Ts以及接地端子GND。基准信号生成模块101用于生成基准信号Vr。电压信号生成模块103用于生成电压信号Vf。输出模块105用于基于基准信号Vr和电压信号Vf生成控制信号Vo。电源端子Ts用于接收电源电压Vdd。电源电压Vdd由直流电源(图中未示出)提供。电源电压Vdd例如为0.8-1.2V。

输出模块105包括运算放大器OA和第一电容器C1。运算放大器OA具有正相输入端(图中用符号“+”表示)、反相输入端(图中用符合“-”表示)和输出端。正相输入端与电压信号生成模块103连接以接收电压信号Vf。反相输入端与基准信号生成模块101连接以接收基准信号Vr。第一电容器C1连接在运算放大器OA的输出端与接地端子GND之间。第一电容器C1例如具有1pF至50pF的电容。基准信号生成模块101包括多个电阻器、第二电容器C2和基准节点Nr。图1中示出了多个电阻器中的相邻的两个电阻器R11和R12。第二电容器C2的一个电极和电阻器R11与R12之间的基准节点Nr连接。第二电容器C2的另一个电极与电源端子Ts连接。如图1中所示，电压信号生成模块103连接在电源端子Ts与接地端子GND之间。电压信号生成模块103包括输出电压信号Vf的电压采样节点N1、第一电阻单元R21、第二电阻单元R22和开关元件SW。开关元件SW可以包括诸如MOS管的晶体管。开关元件SW例如可以与第二电阻单元R22连接，这种连接可以是直接或间接连接。电压采样节点N1位于第一电阻单元R11与第二电阻单元R22之间。开关元件SW具有控制极，在图1中，控制极用标号“G”表示。控制极可以控制开关元件SW的工作状态。开关元件SW的工作状态包括接通和断开。在图1中，开关元件SW的工作状态被示出为接通态。接通时，电压信号生成模块103能够接收来自电源的电能，流过电压信号生成模块103的总电流(用Io表示，即，流过开关元件的电流)为非零值，断开时，电压信号生成模块103内导电路径上总电流为零。开关元件SW的控制极与运算放大器OA的输出端连接以通过负反馈方式稳定控制信号Vo。控制信号Vo能够控制流过开关元件SW的电流，进而影响电压采样节点N1处的电压信号Vf。例如，当Vo增大时，流过关元件SW的电流增大，在第一电阻单元R21上压降增大，电压信号Vf减小，这导致运算放大器OA的输出减小，从而可以实现通过负反馈稳定控制信号Vo。需要说明的是，如果去除第一电容器C1，控制信号Vo将变得不稳定。第二电容器C2的存在，也有利于控制信号Vo的稳定。在第一电阻单元R11的基础上增加第二电阻单元R22，能够减小流过开关元件SW的电流，从而能够提高开关元件SW抵抗静电释放(ESD)的能力，尤其是当开关元件SW包括尺寸较小、开启电压较低的低压MOS管的情况下，其中，在本公开内容中，低压MOS管指开启电压等于或小于1V的MOS管。

另外，第二电容器C2的存在还有利于稳定流过开关元件SW的电流，使得在电源电压Vdd受到干扰的情况下，电流依然能够基本恒定。为了示例性说明这种效果，下面参照针对图1的信号生成电路的更详细的信号生成电路200来进行描述。

相对于图1，图2中，电压信号生成模块采用了电压信号生成模块203所示的布局。开关元件由NMOS管M1来充当。NMOS管M1的栅极接收控制信号Vo。优选的，NMOS管M1为低压NMOS管。第二电阻单元R22经由NMOS管M1与接地端子GND连接。第二电阻单元R22经由第一电阻单元R21与电源端子Ts连接。

如图2中所示，通过包括运算放大器OA、NMOS管M1、第二电阻单元R22的负反馈环路，可以使电压信号Vf近似等于基准信号Vr。而且Vo＝A(Vf-Vr)，其中，A是运算放大器OA的增益。为了稳定电压信号Vo，需要稳定基准信号Vr。如果去除第二电容器C2，会导致控制信号Vo的稳定性变差。更重要的，并联在电源端子Ts与基准节点Nr之间的第二电容器C2，可以稳定流过NMOS管M1的源漏极的电流Io。考虑到，在信号生成电路200的稳定工作点处，Vf约等于Vr，可知总电流Io约为(Vs-Vr)/ro，其中，ro为第二电阻单元R21的电阻，电源端子Ts处电压为Vs。电源端子Ts处电压Vs除了恒定的电源电压Vdd，还可能会受到干扰而叠加了不稳定的波动电压，如果没有第二电容器C2，干扰性波动电压会使Io不稳定，加入第二电容器C2后，波动电压可以主要从第二电容器C2流过，从而Vr几乎包括了全部波动电压，从而Vs、Vr中都包括干扰性波动电压，从而差值(Vs-Vr)基本不受干扰性波动电压的影响，相应的，电流Io稳定。优选的，第二电容器C2的电容C满足以下条件：1/(2πfC)<10r，其中，f＝1GHz，r为电阻器R11的电阻，更优选的，1/(2πfC)<15r。为了获得预定大小的电流Io，第一电阻单元R21的阻值例如为25*n ohm，n为自然数。

作为一种变形，在一个实施例中，开关元件SW可以包括两个串联连接的NMOS管。图3示出了根据本公开内容的一个实施例的示例性信号生成电路300。相对于信号生成电路200，其开关元件包括两个串联连接的NMOS管：M1和M2，其中，M1和M2优选均为低压NMOS管。该NMOS串联结构可以降低短沟道调制效应。

考虑到，信号生成电路100可以用来构成CML驱动电路，利用控制信号Vo控制CML驱动电路的尾电流，准确控制输出差分信号的摆幅，简化工艺，可以将信号生成电路设计为与差分信号对生成单元相似的结构。图4示出了根据本公开内容的一个实施例的示例性信号生成电路400。

相对于图2的信号生成电路200，信号生成电路400包括电压信号生成模块403，其中，电压信号生成模块403包括第三电阻单元R23。第三电阻单元R23并联在第一电阻单元R21的两端。第三电阻单元R23的阻值可以与第一电阻单元R21相同，例如，均为50*n ohm，n为自然数。

进一步的，可以将信号生成电路设计为与差分信号对生成单元更相似的结构，这样将有利于准确控制输出差分信号的摆幅，简化工艺。图5示出了根据本公开内容的一个实施例的示例性信号生成电路500。相对于图4的信号生成电路400，信号生成电路500包括电压信号生成模块503，其中，电压信号生成模块503还包括第四电阻单元R24、第三NMOS管M3和第四NMOS管M4。第三NMOS管M3的栅极与接地端子GND连接。第四NMOS管M4的栅极与电源端子Ts连接。第二电阻单元R22依次经由第四NMOS管M4和第一NMOS管M1(即，开关元件)与接地端子GND连接。第四电阻单元R24依次经由第三NMOS管M3和第一NMOS管M1与接地端子GND连接。从图5可以看出，电压信号生成模块503具有与CML驱动电路的差分信号对生成单元基本相同的结构，不同之处在于，第四NMOS管M4和第三NMOS管M3分别连接电源端子和接地端子，CML驱动电路的差分信号对生成单元中的相应元件分别接收的是输入的差分信号对中的正相输入信号和反相输入信号。第二电阻单元R22与第四电阻单元R24的电阻相同。优选的，第三NMOS管M3和第四NMOS管M4均为低压NMOS管。图5中，节点N1、N2被连接为等电位，R21与R23的电阻值优选被均设置为50*n ohm，n为自然数。

优选地，第一电阻单元R21和或第三电阻单元R23被构造成其电阻值能够被调节。借助调节电阻值，可以校准工艺、电压和温度等变化对CML驱动电路的负载的阻值的影响，从而保证稳定输出具有预定摆幅的输出差分信号。图6示出了根据本公开内容的一个实施例的示例性电阻可调电阻单元Rv。电阻单元Rv可以用于实现第一电阻单元R21和或第三电阻单元R23。

如图6中示出的，电阻单元Rv包括并联连接的多个电阻支路，例如，包括PMOS管P11、PMOS管P12、电阻子单元R1的第一电阻支路；包括PMOS管P21、PMOS管P22、电阻子单元R2的第二电阻支路；包括PMOS管P41、PMOS管P42、电阻子单元R4的第三电阻支路；包括PMOS管P81、PMOS管P82、电阻子单元R8的第四电阻支路。可见，多个电阻支路中的每个电阻支路包括依次串联连接的第一PMOS管、第二PMOS管和电阻子单元。优选的，电阻子单元包括多晶电阻器。PMOS管P81、P41、P21及P11的栅极由同一条控制信号ENB控制，从而可以在需要时同时断开，以节省电能。为了调节电阻单元Rv的电阻值，PMOS管P82、P42、P22及P12的栅极由不同的控制信号Co8、Co4、Co2、Co1控制。R8、R4、R2、R1优选具有不同的电阻值，从而可以组合出多种电阻值。不同阻值的电阻子单元可以通过并联和或串联预定数量的相同电阻器来实现。

可以对信号生成电路500进行调整，以降低短沟道调制效应。图7示出了根据本公开内容的一个实施例的示例性信号生成电路700。相对于信号生成电路500，其开关元件包括两个串联连接的NMOS管：M1和M2，其中，M1和M2优选均为低压NMOS管。NMOS管M1和M2的栅极都与运算放大器OA的输出端连接，以在控制信号Vo的控制下实现导通，并控制总电流Io。

上述信号生成电路输出的控制信号Vo尤其适于作为CML驱动电路的尾电流源控制信号。本公开内容的一个方面涉及CML驱动电路。下面参照附图对CML驱动电路进行描述。

图8示出了根据本公开内容的一个实施例的CML驱动电路800。CML驱动电路800包括信号生成电路100、n个差分信号对生成单元，n大于或等于1，即，CML驱动电路800包括至少一个差分信号对生成单元。n例如取10。其中，根据信号生成电路、CML驱动电路的功耗以及面积综合考虑设置n，若n比较大，CML驱动电路并联的差分信号对生成单元数量较多，面积相对较大；若n比较小，信号生成电路功耗比较大。n个差分信号对生成单元并联在电源端子Ts和接地端子GND之间，各差分信号对生成单元的受控开关元件SW11均由控制信号Vo控制。各差分信号对生成单元具有相同的结构。优选的，至少一个差分信号对生成单元包括两个或两个以上的差分信号对生成单元。示例性的，图8中示出了至少一个差分信号对生成单元中的一个差分信号对生成单元807。差分信号对生成单元807用于基于控制信号Vo及输入差分信号In+、In-生成输出差分信号Out+、Out-。如图8中所示，差分信号对生成单元807连接在电源端子Ts与接地端子GND之间。差分信号对生成单元807包括并联支路和受控制信号Vo控制的受控开关元件SW11。并联支路和受控开关元件SW11串联连接。并联支路包括彼此并联连接的正相支路和反相支路。在图8中，示例性的，正相支路包括电阻单元R211、R221和NMOS管M41；反相支路包括电阻单元R231、R241和NMOS管M31；其中，电阻单元R211、R221的电阻值相等(例如，50*n ohm)，电阻单元R231、R241的电阻值相等。正相支路接收输入差分信号对中的正相输入信号In+，并且经由节点N11输出输出差分信号对中的正相输出信号Out+。反相支路接收输入差分信号对中的反相输入信号In-，并且经由节点N21输出输出差分信号对中的反相输出信号Out-。在图8所示的配置情况下，可以将电阻单元R21、R211、R231的电阻值设置为1:2:2，其中，R21的电阻值可以为25*n ohm。优选的，配置差分信号对生成单元807和信号生成电路100，使得：并联支路的总电流，即，各差分信号对生成单元的尾电流Ie，与信号生成电路100的总电流Io相等。

一种示例性的差分信号对生成单元的结构如图9所示。差分信号对生成单元907包括并联支路和充当受控开关元件的NMOS管M11，并联支路包括彼此并联连接的正相支路和反相支路，正相支路包括电阻单元R211、R221和NMOS管M41，反相支路包括电阻单元R231、R241和NMOS管M31。并联支路和NMOS管M11串联连接，流过NMOS管M11电流为尾电流Ie。

进一步的，一种示例性的差分信号对生成单元1007的结构如图10所示。相对于图9，为了降低短沟道调制效应，图10中的受控开关元件包括两个NMOS管M11和M21。两个NMOS管M11和M21均为低压NOMS管。

进一步，差分信号对生成单元的结构优选与电压信号生成模块的结构基本相同，下面参照图11对这种情况进行说明。图11示出了根据本公开内容的一个实施例的CML驱动电路1100。CML驱动电路1100包括信号生成电路500和差分信号对生成单元907。差分信号对生成单元907的结构与图5中的电压信号生成模块503基本相同：电阻单元R211、R221、R231、R241与图5中的电阻单元R21、R22、R23、R24对应，电阻值分别相等；NMOS管M41、M31与图5中的NMOS管M4、M3对应，具有相同的工作特性；NMOS管M11与图5中的NMOS管M1对应，具有相同的工作特性。差分信号对生成单元907具有与图5中的电压信号生成模块503相同的组件，这样Io可以等于Ie，例如均为16mA/n，当n＝10时，Io＝Ie＝1.6mA。NMOS管M41、M31、M11、M4、M3、M1优选均为低压NMOS管。电压信号生成模块503的节点N1、N2与运算放大器OA的正相输入端连接，而差分信号对生成单元907的节点N11、N21分别充当输出差分信号对中的正相差分信号Out+、反相差分信号Out-的节点，即和两个负载连接，其中，每个负载的电阻值分别与电阻单元R211、R231的电阻值相同，例如，为50*n ohm。优选的，电阻单元R211、R231被构造成其电阻值能够被调节，具体实现方式可以参考图6。图11中示出的NMOS管优选均为低压NMOS管。

可见，在图11中，信号生成电路500的电压信号生成模块503与差分信号对生成单元907具有相同的组件、基本相同的连接结构，区别仅在于，电压信号生成模块503中的与差分信号输出节点N11、N21对应的电压采样节点N1、N2连接运算放大器OA的正相输入端，电压信号生成模块503中的与差分信号对输入管M41、M31对应的NMOS管M4、M3分别接电源端子Ts和接地端子GND。

根据本公开内容的一个实施例的CML驱动电路，信号生成电路的电压信号生成模块与差分信号对生成单元具有以下特征：两者的组件相同，并且两者的连接结构基本相同。为了体现这样的特征，也将电压信号生成模块描述为：电压信号生成模块为与差分信号对生成单元对应的复制电路。

考虑到上述复制结构，本公开内容还提供一种信号生成电路。下面参照图12进行描述。

图12示出了根据本公开内容的一个实施例的示例性信号生成电路1200。信号生成电路1200用于向电流模式驱动电路的差分信号对生成单元提供控制差分信号对生成单元中的尾电流源的控制信号Vo。信号生成电路1200包括：基准信号生成模块101、电压信号生成模块120、输出模块105、电源端子Ts以及接地端子GND。电压信号生成模块120连接在电源端子Ts与接地端子GND之间。电压信号生成模块120为与差分信号对生成单元对应的复制电路。复制电路具有与尾电流源对应的复制电流源121。复制电流源121的控制端子与运算放大器的输出端连接以通过负反馈方式稳定复制电流源121的输出电流I1。信号生成电路1200的其余组件可以参考本公开内容对图1的描述。复制电流源121可以由低压NMOS管实现，相应的，复制电流源121的控制端子可以是NMOS管的栅极,输出电流I1可以与图11中的Io对应。

相应的，本公开内容还提供一种CML驱动电路。下面参照图13进行描述。

图13示出了根据本公开内容的一个实施例的CML驱动电路1300。CML驱动电路1300包括信号生成电路1200及差分信号对生成单元130。差分信号对生成单元的数量是至少一个，例如10个。差分信号对生成单元130包括尾电流源131。差分信号对生成单元130接收输入差分信号对In+、In-及控制信号Vo。控制信号Vo控制尾电流源131的输出的尾电流Ie。差分信号对生成单元130输出输出差分信号对Out+、Out-。配置差分信号对生成单元130和信号生成电路1200使得复制电流源的输出电流I1与尾电流源131的输出的尾电流Ie相等。尾电流源131可以由低压NMOS管实现。差分信号对生成单元130例如可以由图11中的差分信号对生成单元907实现。差分信号对生成单元130与电压信号生成模块120可以为等比例复制关系。

本公开内容还涉及电子设备，该电子设备包括根据本公开内容的CML驱动电路。

本公开内容还涉及一种差分信号生成方法。图14示出了根据本公开内容的一个实施例的差分信号生成方法1400的流程图。在步骤S141，使用本公开内容的信号生成电路生成控制信号。在步骤S143，通过控制信号控制至少一个差分信号对生成单元来生成差分信号对，其中，至少一个差分信号对生成单元中的每个具有与信号生成电路相同的组件。例如，使用CML驱动电路1100实现差分信号生成方法1400。

本公开内容CML驱动电路可以作为高速(>3GHz)接口电路用于驱动芯片外部负载。该高速接口电路可以用于测试芯片内部锁相环PLL产生的时钟信号。

根据上面对本公开内容的具体实施例的描述，本领域技术人员能够理解，本公开内容的技术方案至少能实现如下技术效果中的一个：使用低压NMOS管，降低电路功耗，提高CML驱动电路的速度，可以满足3GHz及以上时钟接口的需求，在功耗相同的条件下提高输出差分信号的幅度；使用第一、二电容器提高了控制信号的稳定性，减小了输出的差分信号的抖动(jitter)，稳定了输出的差分信号的幅度；使用电阻单元R22、R24、R221、R241抑制静电释放对低压NMOS的不利影响(电阻单元R22、R24、R221、R241的电阻值例如大于200ohm)。

应该理解，术语“包括”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或多个其他特征、整件、步骤或组件的存在或附加。

应该理解，在不偏离本公开内容的精神的情况下，针对一个实施例描述和/或示出的特征可以以相同或类似的方式在一个或多个其他实施例中使用，与其他实施例中的特征相组合，或替代其他实施例中的特征。

此外，本公开内容的方法不限于按照说明书中描述的时间顺序来执行，如果从原理上说可行，也可以按照其他的时间顺序地、并行地或独立地执行。因此，本说明书中描述的方法的执行顺序不对本公开内容的范围构成限制。

以上结合具体的实施例对本公开内容进行了描述，但本领域技术人员应该清楚，这些描述都是示例性的，并不是对本公开内容的保护范围的限制。本领域技术人员可以根据本公开内容的精神和原理对本公开内容做出各种变型和修改，这些变型和修改也在本公开内容的范围内。

Claims (20)

1.一种信号生成电路，包括：

基准信号生成模块，用于生成基准信号；

电压信号生成模块，用于生成电压信号；

输出模块，用于基于所述基准信号和所述电压信号生成控制信号；

电源端子，用于接收电源电压；以及

接地端子；

其中，所述输出模块包括运算放大器和第一电容器，所述运算放大器具有正相输入端、反相输入端和输出端，所述正相输入端与所述电压信号生成模块连接以接收所述电压信号，所述反相输入端与所述基准信号生成模块连接以接收所述基准信号，并且所述第一电容器连接在所述输出端与所述接地端子之间；

所述基准信号生成模块包括多个电阻器、第二电容器和所述多个电阻器中的两个相邻电阻器之间的基准节点，并且所述第二电容器连接在所述电源端子与所述基准节点之间；并且

所述电压信号生成模块连接在所述电源端子与所述接地端子之间，所述电压信号生成模块包括输出所述电压信号的电压采样节点、第一电阻单元、第二电阻单元和与所述第二电阻单元连接的开关元件，所述电压采样节点位于所述第一电阻单元与所述第二电阻单元之间，并且所述开关元件的控制极与所述输出端连接以通过负反馈方式稳定所述控制信号。

2.根据权利要求1所述的信号生成电路，其中，所述开关元件包括NMOS管，并且

所述NMOS管的开启电压小于或等于1V。

3.根据权利要求2所述的信号生成电路，其中，所述开关元件包括两个串联的所述NMOS管。

4.根据权利要求1所述的信号生成电路，其中，所述电压信号生成模块还包括在电压采样节点与所述电源端子之间的与所述第一电阻单元并联连接的第三电阻单元。

5.根据权利要求4所述的信号生成电路，其中，所述开关元件包括第一NMOS管；

所述电压信号生成模块还包括第四电阻单元、第三NMOS管和第四NMOS管；

所述第三NMOS管的栅极与接地端子连接；

所述第四NMOS管的栅极与电源端子连接；

所述第二电阻单元依次经由所述第四NMOS管和所述开关元件与所述接地端子连接；并且

所述第四电阻单元依次经由所述第三NMOS管和所述开关元件与所述接地端子连接。

6.根据权利要求5所述的信号生成电路，其中，所述第一NMOS管、所述第三NMOS管和所述第四NMOS管的开启电压均小于或等于1V。

7.根据权利要求6所述的信号生成电路，其中，所述开关元件包括两个串联的NMOS管。

8.根据权利要求1所述的信号生成电路，其中，所述第一电阻单元被构造成其电阻值能够被调节。

9.根据权利要求8所述的信号生成电路，其中，所述第一电阻单元包括并联连接的多个电阻支路；

所述多个电阻支路中的每个电阻支路包括依次串联连接的第一PMOS管、第二PMOS管及电阻子单元；并且

所述电阻子单元包括多晶电阻器。

10.根据权利要求1所述的信号生成电路，其中，所述第二电容器的电容C满足以下条件：

1/(2πfC)<10ro；

其中，f＝1GHz，ro为所述多个电阻器中与所述第二电容器并联的电阻器的电阻。

11.一种电流模式逻辑驱动电路，包括：

根据权利要求1所述的信号生成电路；以及

至少一个差分信号对生成单元，用于基于所述控制信号及输入差分信号对生成输出差分信号对；

其中，对于所述至少一个差分信号对生成单元中的每个：

该差分信号对生成单元连接在所述电源端子与接地端子之间；

该差分信号对生成单元包括并联支路和受所述控制信号控制的受控开关元件；

所述并联支路和所述受控开关元件串联连接；

所述并联支路包括彼此并联连接的正相支路和反相支路；

所述正相支路接收所述输入差分信号对中的正相输入信号，并且输出所述输出差分信号对中的正相输出信号；并且

所述反相支路接收所述输入差分信号对中的反相输入信号，并且输出所述输出差分信号对中的反相输出信号。

12.根据权利要求11所述的电流模式逻辑驱动电路，其中，所述受控开关元件包括NMOS管，并且

所述NMOS管的开启电压小于或等于1V。

13.根据权利要求12所述的电流模式逻辑驱动电路，其中，所述正相支路包括依次串联连接的第五电阻单元、第三节点、第六电阻单元和第五NMOS；

所述第三节点用于输出所述正相输出信号；

所述第五NMOS管的栅极接收所述正相输入信号；

所述反相支路包括依次串联连接的第七电阻单元、第四节点、第八电阻单元和第六NMOS管；

所述第四节点用于输出所述反相输出信号；

所述第六NMOS的栅极接收所述反相输入信号；并且

所述第五NMOS管和所述第六NMOS管的开启电压小于或等于1V。

14.根据权利要求13所述的电流模式逻辑驱动电路，其中，所述第五电阻单元和所述第七电阻单元被构造成其电阻值能够被调节。

15.根据权利要求12所述的电流模式逻辑驱动电路，其中，所述受控开关元件包括两个串联的NMOS管；并且

所述两个串联的NMOS管的开启电压小于或等于1V。

16.根据权利要求11所述的电流模式逻辑驱动电路，其中，所述至少一个差分信号对生成单元包括两个或两个以上的差分信号对生成单元。

17.一种信号生成电路，用于向电流模式驱动电路的差分信号对生成单元提供控制所述差分信号对生成单元中的尾电流源的控制信号，包括：

基准信号生成模块，用于生成基准信号；

电压信号生成模块，用于生成电压信号；

输出模块，用于基于所述基准信号和所述电压信号生成所述控制信号；

电源端子，用于接收电源电压；以及

接地端子；

其中，所述输出模块包括运算放大器和第一电容器，所述运算放大器具有正相输入端、反相输入端和输出端，所述正相输入端与所述电压信号生成模块连接以接收所述电压信号，所述反相输入端与所述基准信号生成模块连接以接收所述基准信号，并且所述第一电容器连接在所述输出端与所述接地端子之间；

所述基准信号生成模块包括多个电阻器、第二电容器和所述多个电阻器中的两个相邻电阻器之间的基准节点，并且所述第二电容器连接在所述电源端子与所述基准节点之间；

所述电压信号生成模块连接在所述电源端子与所述接地端子之间；

所述电压信号生成模块为与所述差分信号对生成单元对应的复制电路；

所述复制电路具有与所述尾电流源对应的复制电流源；并且

所述复制电流源的控制端子与所述输出端连接以通过负反馈方式稳定所述复制电流源的输出电流。

18.一种电流模式逻辑驱动电路，包括：

权利要求17所述的信号生成电路；以及

所述差分信号对生成单元；

其中，所述差分信号对生成单元和信号生成电路被配置成使得所述复制电流源的输出电流与所述尾电流源的输出的尾电流相等。

19.一种电子设备，包括权利要求11、12、13、14、15、16或18所述的电流模式逻辑驱动电路。

20.一种差分信号生成方法，包括：

使用权利要求1所述的信号生成电路生成所述控制信号；以及

通过所述控制信号控制至少一个差分信号对生成单元来生成差分信号对；

其中，所述至少一个差分信号对生成单元中的每个具有与所述信号生成电路相同的组件。