JP5511091B2 - 埋め込み電力制御を有するプログラマブル高速ケーブル - Google Patents

Description

本発明は、符号化された差動信号を電子機器間でシリアル搬送する高速ケーブルに関し、特に、視聴覚機器を相互接続する多導体ケーブルに関する。

テレビ信号の配信はますます、デジタル方法及びデジタル的に符号化された形態の映像信号及び音声信号をベースとするようになってきた。同時に、大型高精細ディスプレイに対応する高解像度（高精細ＴＶ）が市場に出回るようになった。このような高精細ディスプレイをデジタル多用途ディスク（ＤＶＤ）プレーヤ及びデジタル衛星用及び映像材料のデジタルケーブル配信用の受信機／デコーダ等のデジタル信号ソースに相互接続する要件を満たすために、高精細マルチメディアインタフェース（ＨＤＭＩ）として知られるデジタルインタフェース規格が発達した。ＨＤＭＩの詳細な仕様は、「ｈｄｍｉ．ｏｒｇ」ウェブサイトから得られる。現在利用可能であり、本明細書において使用されるＨＤＭＩ仕様は、２００６年６月２２日付けのＨＤＭＩ仕様バージョン１．３であり、これを参照により本明細書に援用する。このＨＤＭＩ規格は、いくつかのデジタル信号及びクロック信号を搬送するケーブルを経由して、デジタル映像ソースをデジタル映像シンクに接続するために利用することができる。

ＨＤＭＩ信号の搬送に使用され得るような高速差動信号伝送ケーブルに固有の特徴及び製造不完全性は、ケーブルによって搬送される高速信号に悪影響を及ぼす。

例えば、いかなるケーブルも制限された帯域幅を有するため、低域フィルタとして働く。ケーブルの帯域幅はその長さに関連し、ケーブルが長いほど、フィルタリング効果は大きく、帯域幅は狭くなる。結果として、ケーブルを通過している高周波信号が減衰し、そのエッジのシャープさは低くなる。これは、特に長いケーブル及び高速データの場合に、ケーブルの受信機端において受信データを誤って解釈するリスクを増大させる。

図１Ａ〜図１Ｃは、送信信号に対するケーブルの制限された帯域幅の影響を示す。図１Ａは、高速ケーブルを通して送信すべき高速信号を示し、図１Ｂは、ケーブルの受信端で受信された帯域幅が制限され歪んだ（等化前の）信号を示し、図１Ｃは、受信機で受信された等化後の信号を示す。図１Ｂから分かるように、信号エッジは緩慢になり、ショートパルスは狭められ、完全な送信振幅に達していない。

差動信号伝送ケーブルは一般に、高速デジタル信号を差動の形態で搬送するために使用される。差動とはすなわち、極性が逆のパルスがケーブルの２本のより線で伝送されることである。このようなケーブルを経由して搬送される差動信号はワープし得る。すなわち、２つの信号成分（正の極性Ｖ＋及び負の極性Ｖ−）が時間的に互いに対してスキューし（差動スキュー）、受信信号をさらに歪ませる。

差動スキューの影響を図２Ａ及び図２Ｂのタイミング図に示す。

図２Ａは、ＨＤＭＩソースからケーブルに送信され得るような、ＨＤＭＩチャネル上の差動データの２つのシングルエンド信号成分（Ｖ＋、Ｖ−）のタイミング図の例を示す。図２Ａ内の対応する差動信号（Ｖｄｉｆｆ−ｘｍｉｔ）のタイミング図は、クリーンで解釈が容易な対応する差動信号を示す。

図２Ｂは、ケーブルの端部で受信され得るような、ＨＤＭＩチャネル上の差動データの２つのシングルエンド信号成分（Ｖ＋及びＶ−ｄｅｌ）のタイミング図の例を示す。明確にするために、差動スキューの影響のみを図２Ｂに示す。信号Ｖ＋及びＶ−は時間的に互いに対してスキューしている。負の信号成分Ｖ−は、信号成分Ｖ＋に対して差動スキュー遅延Ｔｄ分、遅延する。図２Ｂの対応する歪んだ差動信号（Ｖｄｉｆｆ−ｒｃｖ）のタイミング図は、差動スキューの結果として、差動信号Ｖｄｉｆｆ−ｒｃｖが大幅に歪み、はっきりと目に見える、差動信号がゼロ（０）になるプラトーを信号に有する。受信機は、こういったプラトー領域をノイズとしてしか解釈することができず、その結果として、有効データの窓幅が低減する。この低減は、受信データアイの開口のつぶれとして見られ、チャネル品質をダイレクトに損なう。差動スキュー遅延（Ｔｄ）の量は、個々の各ケーブルの特徴に依存し、基本的に一定である。

ケーブル品質を向上させる従来の手法はこれまで、ケーブル内で減衰した信号の高周波をブーストする、ケーブル内の埋め込み受動等化回路に限られてきた。このような等化器は固定され、一定の長さのケーブルを補償する。

所与のケーブルに必要な等化は、ケーブルの長さに大きく依存するが、差動スキュー等の高速信号伝送ケーブルの他の特性はよりランダムであり、ケーブル毎に大きく変化し得る。

したがって、業界には、向上した信号特性を提供する改良型高速信号伝送ケーブルを開発する必要性がある。

ＨＤＭＩ信号のブーストに使用できる従来の高精細マルチメディアインタフェース（ＨＤＭＩ）信号ブースタは、外部電力入力を使用する。例えば、ｗｗｗ．ｇｅｎｎｕｍ．ｃｏｍ／ｉｐ／ｐｄｆｆｉｌｅｓ／ｇｓ８１０１．ｐｄｆで見つけられるＧｅｎｎｕｍ ｃｏｒｐｏｒａｔｉｏｎのＬｏｎｇ Ｒｅａｃｈ（登録商標）製品を参照されたい。そのため、従来のＨＤＭＩ信号ブースタは標準ＨＤＭＩケーブルに埋め込むことができない。より新しい開発は、ケーブルに並べて挿入でき、ＨＤＭＩケーブル内に統合して利用することも可能な独立式「スーパーブースタ」である。参考文献：独立式ＨＤＭＩ「スーパーブースタの広告を含む、Ｇｅｆｅｎ Ｉｎｃ．のｈｔｔｐ：／／ｗｗｗ．ｇｅｆｅｎ．ｃｏｍ／ｋｖｍ／ｐｒｏｄｕｃｔ．ｊｓｐ？ｐｒｏｄ＿ｉｄ＝２９３９、ｈｔｔｐ：／／ｗｗｗ．ｇｅｆｅｎ．ｃｏｍ／ｐｄｆ／ＥＸＴ−ＨＤＭＩ−１４１ＳＢ．ｐｄｆで見つけられる独立式ＨＤＭＩ「スーパーブースタのマニュアル、及び一体型ＨＤＭＩ「スーパーブースタ」を有するケーブルの広告ｈｔｔｐ：／／ｗｗｗ．ｇｅｆｅｎ．ｃｏｍ／ｋｖｍ／ｃａｂｌｅｓ／ｈｄｍｉｃａｂｌｅｓ．ｊｓｐ＃ｈｄｍｉｓｂを参照されたい。
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ケーブル内に能動素子を埋め込み可能なことには問題が関係する。第１に、このような素子に対して、ケーブル以外の電力入力が利用不可能であり得る。すなわち、外部電源が用意されない。第２に、ＨＤＭＩケーブルの場合、主に終端電圧を入力に提供するための仕様要件により、単純な信号再生器の給電に利用可能な電力が十分ではない。その結果、埋め込み能動素子に必要な給電を行うことは明らかに不可能である。

より詳細には、ＨＤＭＩ信号ブースタの主要電力要件は、終端電圧（３．３Ｖ）を提供し、３つの各ＨＤＭＩ入力に１２ｍＡを調達することが可能であるという要件である。ケーブルから利用可能な電力は５Ｖ線から到来し、シンク装置がアクティブである場合、そこから最大電流５ｍＡが消費され得る（ＨＤＭＩ仕様Ｖ１．３によれば）。すなわち、利用可能な合計電力は５０ｍＷに限られる。一方、入力終端全体の電力要件は、およそ１２ｍＡ<SUP>＊</SUP>３．３Ｖ<SUP>＊</SUP>３＝１２０ｍＷである。不都合なことに、標準のＨＤＭＩケーブルでは、これら要件を簡単な方法で満たすことはできない。

したがって、業界には、上記問題を回避又は軽減する、又は複数の能動素子に基づく埋め込みケーブル用途用に改良型電力制御回路を有する改良型信号ブースタを開発する必要性がある。

本発明の目的は、埋め込み電力制御・ブースト装置を有する改良型プログラマブルケーブル及びケーブルを較正する方法及びシステムを提供することである。

本発明の一態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、差動データ信号のうちの少なくとも１つをブーストするブースト装置を備え、ブースト装置は、ブースト装置の動作に必要な電力の少なくともいくらかを差動データ信号のうちの少なくとも１つから取得する電子回路を備える、ケーブルが提供される。

差動データ信号は、差動高精細マルチメディアインタフェース（ＨＤＭＩ）信号であり、複数の遷移時間最短差動伝送方式（ＴＭＤＳ）符号化データチャネル及びクロックチャネルを含む。

ブースト装置は、データソース装置から差動データ信号のうちの１つを受信する差動入力回路と、差動データ信号のうちブーストしたものをデータシンク装置に送信する差動出力回路とを含み、前記電力の少なくともいくらかはデータソース装置及びデータシンク装置から取得される。

差動出力回路及び差動入力回路は直列接続され、データシンク装置からデータソース装置に電流を流す。

差動出力回路及び差動入力回路は中間電圧ノードで結合され、それにより、データシンク装置からの負荷電流が差動出力装置を通って中間電圧ノードに流れるようにし、中間電圧ノードは、差動入力回路の供給電圧として接続される。

ケーブルは、中間電圧ノードと電圧を差動入力回路に供給する第２の中間電圧ノードとの間に電圧ブースト回路をさらに含む。

電圧ブースト回路は、スイッチキャパシタ及び２相クロックを含み、キャパシタは、エネルギーを中間電圧ノードから第２の中間電圧ノードに周期的に転送するために使用される。

ブースト装置は、差動入力回路が受信した差動信号を処理し、処理された信号を差動出力回路に運ぶ転送機能を有する処理ブロックをさらに含む。

ケーブルは、処理ブロックの動作電力を利用可能なより高い電圧から変換する電力コンバータをさらに備え、電力コンバータはスイッチキャパシタ及び２相クロックを備え、スイッチキャパシタは、利用可能なより高い電圧から処理ブロックにエネルギーを転送するために使用される。

本発明の別の態様によれば、送信側データソース装置と受信側データシンク装置との間に接続されるケーブル内のブースト装置に電力を提供する方法であって、ブースト装置の差動入力回路においてデータソース装置からの差動データ信号を受信するステップと、受信した差動データ信号のうちの少なくとも１つをブーストしてブースト差動データ信号にするステップと、ブースト差動データ信号を、ブースト装置内の差動出力回路を使用して受信データシンク装置に送信するステップと、ブースト装置の回路のうちの少なくともいくつかを動作させるための電力を、差動入力回路及び差動出力回路のそれぞれへの接続を通してデータソース装置及びデータシンク装置から取得するステップとを含む、方法が提供される。

本方法は、差動出力回路及び差動入力回路を直列に接続するステップであって、それにより、データシンク装置からデータソース装置に電流を流す、ステップをさらに含む。

上述した方法は、データシンク装置からの負荷電流が差動出力装置を通って中間電圧ノードに流れるように、差動出力回路及び差動入力回路を中間電圧ノードで結合するステップと、中間電圧ノードを差動入力回路の供給電圧として接続するステップとをさらに含む。

本発明のさらに別の態様によれば、送信側データソース装置を受信側データシンク装置に接続するブースト装置であって、送信側データソース装置は、差動データ信号をブースト装置に送信し、ブースト装置は、差動データ信号のうちの少なくとも１つをブーストし、ブースト装置は、ブースト装置の動作に必要な電力の少なくともいくらかを差動データ信号のうちの少なくとも１つから取得する電子回路を備える、ブースト装置が提供される。

上述したブースト装置では、差動データ信号は、差動高精細マルチメディアインタフェース（ＨＤＭＩ）信号であり、複数の遷移時間最短差動伝送方式（ＴＭＤＳ）符号化データチャネル及びクロックチャネルを含む。

ブースト装置は、データソース装置から差動データ信号のうちの１つを受信する差動入力回路と、差動データ信号のうちブーストしたものをデータシンク装置に送信する差動出力回路とを含み、前記電力の少なくともいくらかはデータソース装置及びデータシンク装置から取得される。

上述したブースト装置では、差動出力回路及び差動入力回路は直列接続され、データシンク装置からデータソース装置に電流を流す。

差動出力回路及び差動入力回路は中間電圧ノードで結合され、それにより、データシンク装置からの負荷電流が差動出力装置を通って中間電圧ノードに流れるようにし、中間電圧ノードは、差動入力回路の供給電圧として接続される。

上述したブースト装置は、中間電圧ノードと電圧を差動入力回路に供給する第２の中間電圧ノードとの間に電圧ブースト回路をさらに含む。

電圧ブースト回路は、スイッチキャパシタ及び２相クロックを含み、キャパシタは、エネルギーを中間電圧ノードから第２の中間電圧ノードに周期的に転送するために使用される。

ブースト装置は、差動入力回路が受信した差動信号を処理し、処理された信号を差動出力回路に運ぶ転送機能を有する処理ブロックをさらに備える。

ブースト装置は、処理ブロックの動作電力を利用可能なより高い電圧から変換する電力コンバータをさらに備え、電力コンバータはスイッチキャパシタ及び２相クロックを備え、スイッチキャパシタは、利用可能なより高い電圧から処理ブロックにエネルギーを転送するために使用される。

本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動信号を搬送するケーブルであって、差動データ信号のうちの少なくとも１つをブーストするブースト装置を含み、ブースト装置は、生の差動信号をデータソース装置から受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号にする、第１の調整可能パラメータを有するデスキュー回路と、デスキュー信号を処理して等化信号にする、第２の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。

上述したケーブルでは、ブースト装置は、調整後の第１及び第２の調整可能パラメータを保持するパラメータメモリをさらに含む。

ケーブルは制御バスをさらに含み、パラメータメモリは前記制御バスからアクセス可能である。

等化回路は、第２の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して、等化信号を生成する回路を備える。好ましくは、等化回路は、周波数応答を調整する第２の調整可能パラメータの少なくとも２つの設定を有する。

本発明の実施形態のケーブルでは、デスキュー回路は、第１の調整可能パラメータを変更することにより、差動信号の２つの極性に存在する時間スキューを調整するアナログ差動デスキュー回路である。

アナログ差動デスキュー回路は、連続して配置されたいくつかの遅延ユニットと、遅延ユニットを選択することによって遅延ユニットから発生する合成遅延を選択するアナログセレクタと、合成遅延を差動信号の極性に挿入するアナログスイッチとを備える。

アナログスイッチは、合成遅延を差動信号の一方又は他方の極性に挿入する。好ましくは、各アナログ遅延ユニットは１．０に略等しい利得を有し、１つ又は複数の増幅器を備える。より詳細には、各アナログ遅延ユニットは、アナログ遅延ユニットの入力である共通の入力を有する第１及び第２の増幅器を備え、増幅器の出力は合算されて、アナログ遅延ユニットの出力が生成され、第１の増幅器は（１．０−Δ）の利得及び所定の遅延値に等しい遅延を有し、第２の増幅器はΔの利得及び第１の増幅器と略同じ遅延を有する。都合のよいことに、第１の増幅器はフォロア段であり、第２の増幅器は、利得Δを設定するシャントキャパシタを有する。

本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続するブースト装置であって、送信側データソース装置は差動データ信号をブースト装置に送信し、ブースト装置は、差動データ信号のうちの少なくとも１つをブーストし、ブースト装置は、データソース装置から生の差動信号を受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号にする、第１の調整可能パラメータを有するデスキュー回路と、デスキュー信号を処理して等化信号にする、第２の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ブースト装置が提供される。

ブースト装置は、第１及び前記第２の調整可能パラメータを保持するパラメータメモリをさらに備える。ブースト装置は、パラメータメモリにアクセスするための制御入力も備える。

等化回路は、第２の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して等化信号を生成する回路を備える。等化回路は、周波数応答を調整する第２の調整可能パラメータの少なくとも２つの設定を有する。

デスキュー回路は、第１の調整可能パラメータを変更することにより、差動信号の２つの極性に存在する時間スキューを調整するアナログ差動デスキュー回路である。

好ましくは、アナログ差動デスキュー回路は、連続して配置されたいくつかの遅延ユニットと、合成遅延を選択するアナログセレクタであって、合成遅延は、アナログセレクタによって選択される遅延ユニットから発生する、アナログセレクタと、合成遅延を差動信号の極性に挿入するアナログスイッチとを備える。有利なことに、アナログスイッチは、合成遅延を差動信号の一方又は他方の極性に挿入する。

好ましくは、各アナログ遅延ユニットは１．０に略等しい利得を有し、１つ又は複数の増幅器を備える。本発明の実施形態では、各アナログ遅延ユニットは、アナログ遅延ユニットの入力である共通の入力を有する第１及び第２の増幅器を備え、増幅器の出力は合算されて、アナログ遅延ユニットの出力が生成され、第１の増幅器は（１．０−Δ）の利得及び所定の遅延値に等しい遅延を有し、第２の増幅器はΔの利得及び第１の増幅器と略同じ遅延を有する。

都合のよいことに、第１の増幅器はフォロア段であり、第２の増幅器は、利得Δを設定するシャントキャパシタを有する。

本発明のさらなる態様によれば、差動信号を送信側データソース装置から、差動信号のうちの少なくとも１つをブーストするブースト装置を含むケーブルを通して受信側データシンク装置に送信する方法であって、ブースト装置の入力回路においてデータソース装置からの生の差動データ信号を受信し、復元信号を出力するステップと、第１の調整可能パラメータを有するデスキュー回路において復元信号を処理してデスキュー信号にするステップと、第２の調整可能パラメータを有する等化回路においてデスキュー信号を処理して等化信号にするステップと、等化信号を出力回路において増幅してブースト信号にするステップと、ブースト信号をデータシンク装置に送信するステップとを含む、方法が提供される。

本方法は、第１及び第２の調整可能パラメータを調整するステップと、第１及び第２の調整可能パラメータをパラメータメモリに記憶するステップとをさらに含む。都合のよいことに、復元信号を処理するステップは、第１の調整可能パラメータを変更することによって差動信号の２つの極性に存在する時間スキューを調整するステップと、第２の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整するステップとを含む。

より詳細には、第１の調整可能パラメータを変更するステップは、いくつかの遅延ユニットを直列に配置するステップと、いくつかの遅延ユニットから生じる合成遅延を選択するステップと、合成遅延を差動信号の極性に挿入するステップとを含む。有益なことに、合成遅延を挿入するステップは、合成遅延を差動信号の一方又は他方の極性に挿入することを含む。都合のよいことに、いくつかの遅延ユニットを配置するステップは、それぞれ１．０に略等しい遅延を有するアナログ遅延ユニットを選択するステップを含む。

本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、プリント回路基板（ＰＣＢ）と、ブースト装置とを含み、ＰＣＢは、データソース装置からの生の差動信号をブースト装置の２つ以上の入力に結合する際に遅延を提供するトラックを含み、ブースト装置は差動信号のうちの少なくとも１つをブーストし、ブースト装置は、遅延された生の差動信号を終端する入力回路と、遅延された生の差動信号を選択し、デスキューされた復元信号を出力する、第１の調整可能パラメータを有する入力セレクタ回路と、復元信号を処理して等化信号にする、第２の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。

ブースト装置は、第１及び第２の調整可能パラメータを保持するパラメータメモリをさらに含む。ケーブルは制御バスも含み、パラメータメモリは前記制御バスからアクセス可能である。

ブースト装置では、遅延された生の差動信号を選択して、差動信号の２つの極性に存在する時間スキューを調整する入力セレクタ回路は、第１の調整可能パラメータを変更することによって制御される。等化回路は、第２の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して、等化信号を生成する回路を備える。都合のよいことに、等化回路は、周波数応答を調整する第２の調整可能パラメータの少なくとも２つの設定を有する。

ＰＣＢは、直列に配置された遅延を提供するいくつかのトラックと、トラックを選択することによってトラックから生じる合成遅延を選択する入力セレクタ回路とを備える。

本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、プリント回路基板（ＰＣＢ）と、ブースト装置とを含み、ＰＣＢは、データソース装置からの生の差動信号をブースト装置の２つ以上の入力に結合する際に遅延を提供するトラックを含み、ブースト装置は差動信号のうちの少なくとも１つをブーストし、ブースト装置は、遅延された生の差動信号を終端する入力回路と、遅延された生の差動信号を選択し、粗くデスキューされた復元信号を出力する、第１の調整可能パラメータを有する入力セレクタ回路と、復元され粗くデスキューされた信号を処理して細かくデスキューされた信号にする、第２の調整可能パラメータを有するデスキュー回路と、細かくデスキューされた信号を処理して等化信号にする、第３の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。

本発明の前の実施形態と同様に、ブースト装置は、第１、第２、及び第３の調整可能パラメータを保持するパラメータメモリを含む。ケーブルは制御バスをさらに含み、パラメータメモリは前記制御バスからアクセス可能である。

差動信号の２つの極性に存在する時間スキューを粗く調整する、遅延された生の差動信号を選択する入力セレクタ回路は、第１の調整可能パラメータを変更することによって制御され、デスキュー回路は、第２の調整可能パラメータを変更することによって差動信号の２つの極性に残っている時間スキューを細かく調整するアナログ差動デスキュー回路である。

等化回路は、第３の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して、等化信号を生成する回路を備える。等化回路は、周波数応答を調整する第３の調整可能パラメータの少なくとも２つの設定を有する。

上述したケーブルであって、ＰＣＢは、直列に配置された遅延を提供するいくつかのトラックと、トラックを選択することによってトラックから生じる合成遅延を選択する入力セレクタ回路とを備え、さらに、アナログ差動デスキュー回路は、直列に配置されたいくつかの遅延ユニットと、遅延ユニットを選択することによって遅延ユニットから生じる合成遅延を選択するアナログセレクタと、合成遅延を差動信号の極性に挿入するアナログスイッチとを備える、上述したケーブル。有益なことに、アナログスイッチは、合成遅延を差動信号の一方又は他方の極性に挿入する。上述した他の実施形態と同様に、各アナログ遅延ユニットは、１．０に略等しい利得を有し、１つ又は複数の増幅器を備える。

各アナログ遅延ユニットは、アナログ遅延ユニットの入力である共通の入力を有する第１及び第２の増幅器を備え、増幅器の出力は合算されて、アナログ遅延ユニットの出力が生成され、第１の増幅器は（１．０−Δ）の利得及び所定の遅延値に等しい遅延を有し、第２の増幅器はΔの利得及び第１の増幅器と略同じ遅延を有する。都合のよいことに、第１の増幅器はフォロア段であり、第２の増幅器は、利得Δを設定するシャントキャパシタを有する。

本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、差動信号のうちの少なくとも１つをブーストするブースト装置を含み、ブースト装置は、データソース装置から生の差動信号を受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号にする、調整可能パラメータを有するデスキュー回路と、デスキュー信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。

ブースト回路は、デスキュー信号の周波数応答を調整する等化回路をさらに含む。

ブースト装置は、調整可能パラメータを保持するパラメータメモリも含む。ケーブルは制御バスをさらに含み、パラメータメモリは前記制御バスからアクセス可能である。

本発明のこの実施形態では、ブースト装置は、ケーブルの性能を求める性能解析回路をさらに含む。

性能解析回路は、ブースト信号をシングルエンド信号に変換する差動−シングルエンドブロックと、シングルエンド信号を共通クロック信号と位相整列させる線形位相補償器と、位相整列シングルエンド信号のデジタル表現（前処理済みデータ信号）を提供するオーバーサンプリング回路と、前処理済みデータ信号の品質を推定し、前処理済みデータ信号の品質を向上させるように（調整可能パラメータを変更することにより）デスキュー回路及び等化回路のパラメータを調整するトレーニング機能回路とを含む。

トレーニング機能回路は、前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するデジタル回路と、デスキュー回路及び等化回路のパラメータをいくつかの所定の設定に調整し、各設定について所定数のオーバーサンプリングビットを監視する評価ラン制御回路と、最高の品質ナンバに対応する最良設定を保持するメモリと、前記パラメータを最良設定に更新する手段とをさらに備える。

性能解析回路は、評価ラン制御回路への開始トリガを受信し、制御バスを経由して最良設定を報告する手段を含む。

本発明のさらなる一態様によれば、差動データ信号を受信し、調整可能パラメータに従って差動データ信号をデスキューし等化し、ブースト信号を出力するブースト装置を備えるケーブルの性能を求める方法であって、ブースト装置は性能解析回路をさらに備え、この方法は、ブースト信号をシングルエンド信号に変換するステップと、シングルエンド信号を共通クロック信号と位相整列させるステップと、位相整列シングルエンド信号をオーバーサンプリングして前処理済みデータ信号を生成するステップと、前処理済みデータ信号の品質を推定するステップと、前処理済みデータ信号の品質を向上させるように調整可能パラメータを調整するステップとを含む、方法が提供される。

前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するステップと、調整可能パラメータをいくつかの所定の設定に調整するステップと、
各設定の前処理済みデータ信号を監視するステップと、最高品質ナンバに対応する最良設定を保持するステップと、調整可能パラメータを最良設定に更新するステップとを含む評価ステップをさらに含む、請求項２９に記載の方法。

上述した方法は、開始トリガを受信することによって評価方法を開始するステップと、制御バスを経由して最良設定を報告するステップとをさらに含む。

本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、差動データ信号のうちの少なくとも１つをブーストするブースト装置を備え、ブースト装置は、データソース装置から生の差動信号を受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号及び等化信号にする、調整可能パラメータを有するデスキュー回路及び等化回路と、デスキューされ等化された信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路と、調整可能パラメータを記憶するパラメータメモリと、ケーブルの性能を求める性能解析回路とを備える、ケーブルが提供される。

ケーブルは制御バスをさらに備え、パラメータメモリは、制御バスからアクセス可能である。

本発明の実施形態では、性能解析回路は、ブースト信号をシングルエンド信号に変換する差動−シングルエンドブロックと、シングルエンド信号を共通クロック信号と位相整列させる線形位相補償器と、位相整列シングルエンド信号のデジタル表現を提供して、前処理済みデータ信号を生成するオーバーサンプリング回路と、前処理済みデータ信号の品質を推定し、前処理済みデータ信号の品質を向上させるように調整可能パラメータを変更することにより、デスキュー回路及び等化回路のパラメータを調整するトレーニング機能回路とを含む。

トレーニング機能回路は、前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するデジタル回路と、デスキュー回路及び等化回路のパラメータをいくつかの所定の設定に調整し、各設定について所定数のオーバーサンプリングビットを監視する評価ラン制御回路と、最高の品質ナンバに対応する最良設定を保持するメモリと、前記パラメータを最良設定に更新する手段とをさらに備える。

性能解析回路は、評価ラン制御回路への開始トリガを受信し、制御バスを経由して最良設定を報告する手段を含む。

上述したケーブルを較正するシステムであって、ケーブルの制御バスに取り付けられる制御コンピュータと、ケーブルに取り付けられ、差動信号をケーブルに送信するようにプログラムされるデータパターン生成器とを含み、制御コンピュータは、制御バスを経由してトリガを性能解析回路に送信して、評価ラン制御回路を開始させ、性能解析回路から最良設定を受信し、制御バスを経由して最良設定に対応するパラメータをパラメータメモリにロードするように構成される、システムも提供される。

あるいは、上述したケーブルを較正するシステムは、ケーブルの制御バスに取り付けられる制御コンピュータと、ケーブルに取り付けられ、差動信号をケーブルに送信するようにプログラムされるデータパターン生成器とを備え、制御コンピュータは、制御バスを経由してトリガを性能解析回路に送信して、評価ラン制御回路を開始させるように構成され、性能解析回路は、制御バスを経由して最良設定に対応するパラメータをパラメータメモリにロードするように構成される。

差動信号を伝送するケーブルを較正する対応する方法であって、ケーブルは、差動信号をデスキューし等化するブースト装置を含み、ブースト装置は調整可能パラメータ及びパラメータメモリを有し、この方法は、差動データ信号をケーブルに送信するステップと、トリガをブースト装置に送信するステップと、
トレーニングランをブースト装置において実行するステップであって、トレーニングランは、異なる設定の調整可能パラメータを使用する少なくとも２つの評価ランを実行するステップ、少なくとも２つの設定のそれぞれに伴う結果を評価するステップ、及び最良設定を保持するステップを含む、ステップと、最良設定をパラメータメモリに記憶するステップとを含む方法が提供される。

評価ランを実行するステップは、差動データ信号を処理してデスキュー信号にするステップと、デスキュー信号を処理して等化信号にするステップと、等化信号のデジタル表現である前処理済み信号を生成するステップとを含む。

評価するステップは、少なくとも１ビット期間の窓内の等化信号のデジタル表現内の連続した「１」サンプル又は「０」サンプルのランレングスを求めるステップと、「Ｎ」ビットの観察期間中に選択されたランレングスの発生回数をカウントするステップと、選択されたランレングスに従って、カウントされた発生回数をカウンタに記憶するステップと、カウンタの出力を処理して等化信号の品質を示す品質ナンバにするステップとを含む。

本発明のさらなる態様によれば、差動信号を伝送するケーブルを較正するシステムであって、ケーブルは差動信号をデスキューし等化するブースト装置を含み、ブースト装置は調整可能パラメータ及びパラメータメモリを有し、システムは、差動データ信号をケーブルに送信する手段と、トリガをブースト装置に送信する手段と、トレーニングランをブースト装置において実行する手段であって、異なる設定の調整可能パラメータを使用する少なくとも２つの評価ランを実行し、少なくとも２つの設定のそれぞれに伴う結果を評価し、最良設定を保持する評価手段を含む、実行する手段と、最良設定をパラメータメモリに記憶する手段とを備える、システムが提供される。

上述したケーブルを較正するシステムでは、評価手段は、差動データ信号を処理してデスキュー信号にする手段と、デスキュー信号を処理して等化信号にする手段と、等化信号のデジタル表現である前処理済み信号を生成する手段とを備える。

評価手段は、少なくとも１ビット期間の窓内の等化信号のデジタル表現内の連続した「１」サンプル又は「０」サンプルのランレングスを求める手段と、「Ｎ」ビットの観察期間中に選択されたランレングスの発生回数をカウントする手段と、選択されたランレングスに従って、カウントされた発生回数をカウンタに記憶する手段と、カウンタの出力を処理して等化信号の品質を示す品質ナンバにする手段とを備える。

本発明のさらなる態様によれば、調整可能パラメータ及びパラメータメモリを有するブースト装置を含み、差動信号を伝送するケーブルを較正するシステムであって、少なくとも２つの信号をケーブル入力に送信し、ケーブル出力での応答を測定することが可能なネットワーク解析器と、ネットワーク解析器及びケーブルのパラメータメモリに接続され、コンピュータメモリを有するコンピュータと、コンピュータメモリに記憶され、調整可能パラメータを変更し、ケーブルのパラメータメモリに結果を記憶することによってコンピュータにケーブルの較正を実行させるコンピュータプログラムコードとを備える、システムが提供される。

コンピュータプログラムコードは、異なる設定の調整可能パラメータを使用する少なくとも２つの評価ランを実行すること、及び各設定でのケーブルの性能を評価することを含むトレーニングランをブースト装置において実行することによってケーブルの較正をコンピュータに実行させる。コンピュータプログラムコードは、前記少なくとも２つの評価ランもコンピュータに実行させ、各評価ランは、
差動データ信号を処理してデスキュー信号にすることと、デスキュー信号を処理して等化信号にすることと、等化信号のデジタル表現である前処理済み信号を生成することとを含む。コンピュータプログラムコードはさらに、少なくとも１ビット期間の窓内の等化信号のデジタル表現内の連続した「１」サンプル又は「０」サンプルのランレングスを求め、「Ｎ」ビットの観察期間中に選択されたランレングスの発生回数をカウントし、選択されたランレングスに従って、カウントされた発生回数をカウンタに記憶し、カウンタの出力を処理して等化信号の品質を示す品質ナンバにすることによって各設定でのケーブルの性能をコンピュータに評価させる。オプションとして、ケーブルを較正するシステムは、較正対象のケーブルをさらに備える。

上述したケーブルを較正するシステムを動作させる方法は、（ａ）ケーブル出力において差動信号の差動スキューを測定するステップと、（ｂ）差動スキューが所定のスキュー閾値よりも高い場合、調整可能パラメータを変更し、ステップ（ａ）を繰り返すステップと、（ｃ）所定の数の各周波数での減衰を測定するステップと、（ｄ）減衰が任意の測定周波数で所定の範囲外である場合、調整可能パラメータを変更し、ステップ（ｃ）を繰り返すステップと、（ｅ）パラメータをパラメータメモリに記憶するステップとを含む。

本方法は、所定のスキュー閾値を、ステップ（ａ）の所定の繰り返し回数内で観察される最小値に設定するステップと、各測定周波数の所定の範囲を０ｄｂに近く、所定の限度未満の値に設定するステップと、所定の周波数を、ケーブルが意図される差動信号のおおよその周波数に設定するステップとをさらに含む。

したがって、埋め込み電力制御・ブースト装置を有する改良されたプログラマブルケーブルが、ケーブルを較正する方法及びシステムと共に提供される。

本発明の実施形態を例として、添付図面を参照してこれより説明する。

高速ケーブルを通して送信すべき高速信号を示す。 ケーブルの端部で受信された帯域幅が制限され歪んだ（等化前の）信号を示す。 等化後の受信信号を示す。 送信機によってケーブルに送信され得るような差動信号伝送チャネル上の差動データのシングルエンド信号成分及び対応する差動信号のぞれぞれのタイミング図を示す。 ケーブルの端部から受信され得るような差動データのシングルエンド信号成分及び対応する差動信号のタイミング図の例を示す。 従来技術によるＨＤＭＩ（高精細マルチメディアインタフェース）システムを示す。 本発明の実施形態による改良型ＨＤＭＩケーブル２０を含むＨＤＭＩシステム１０を示す。 チャネルブースト回路１００を含む、図４の改良型ＨＤＭＩケーブル２０を示すブロック図である。 差動デスキュー回路１１０を含む、図５のチャネルブースト回路１００のより詳細なブロック図である。 調整可能遅延ブロック３００を含む、図６の差動デスキュー回路１１０の簡略ブロック図を示す。 図７の調整可能遅延ブロック３００の好ましい実施形態を示す。 図２Ｂの遅延（Ｔｄ）を導入するために使用され得る単純なＲＣ遅延回路を示す。 図９のＲＣ回路のシミュレーション結果を示す。 時間定数を低減した場合の図９のＲＣ回路のシミュレーション結果を示す。 ３つのＲＣ段のカスケード接続から作られる遅延回路を示す。 台形入力パルス（Ｖｉｎ）の波形及び図１２の回路の各段後の遅延パルスの波形を示す。 ２つのバッファ（増幅器）が追加された、図１２の回路と同じカスケード接続された遅延回路を示す。 図１４の回路構成のシミュレーション結果を示す。 単純なフォロア回路を示す。 図１６の単純なフォロア回路から導き出されるＡＣ結合フォロア回路を示す。 図６の調整可能遅延ブロック３００の遅延ユニット３０６の実施形態であり得る遅延バッファ段４００の簡略ブロック図を示す。 図１８の遅延バッファ段４００のバッファ４０４の好ましい実施形態を示す。 単純なＮチャネルフォロアを示す。 遅延段３０６の代替の実施形態であるバッファ４０４Ｂを示す。 ケーブルの簡略化された転送機能を示す。 カスケード接続された等化器及びケーブルの簡略化された転送機能を示す。 オプションの電圧ブースタ５１４及び電力コンバータ５２０を含む代表的なチャネル５００のシステム図を示す。 図２４の代表的なチャネル５００を簡略化したコピー５５０である。 図２４のオプションの電圧ブースタ５１４のブロック図を示す。 図２４の電力コンバータ５２０のブロック図を示す。 ケーブルの較正への使用に利用可能な外部接続を示す、図４の改良型ＨＤＭＩケーブル２０を示す。 リアルタイムケーブル較正方法において使用される拡張ブースト装置５４４を含むリアルタイム構成５４０を示す。 線形位相補償器５５４、オーバーサンプリング・リクロックブロック５５６、及びトレーニング機能５５８を含む、図２９の拡張ブースト装置５４４の簡略ブロック図を示す。 プログラマブルアナログ遅延５６８を含む、図３０の線形位相補償器５５４の例示的な実施態様のブロック図を示す。 図３１のプログラマブルアナログ遅延５６８内のデータ位相シフト及び図３０のオーバーサンプリング・リクロックブロック５５６内のオーバーサンプリングを示す。 図３０のトレーニング機能５５８の好ましい実施形態であるトレーニング機能回路７００の簡略ブロック図を示す。 図３０のトレーニング機能５５８の動作を示す、トレーニング実行方法８００の高レベルフローチャートを示す。 図３４のトレーニング実行方法８００のステップ８０６をさらに詳述する例示的な評価ラン方法９００のフローチャートを示す。 周波数領域及び時間領域較正方法の汎用テストセットアップ１０００を示す。 図４の改良型ＨＤＭＩケーブル２０内のブースト装置３０を較正する際に、図３６の汎用テストセットアップ１０００と併せて使用され得る較正方法１１００の簡略高レベルフローチャートを示す。 本発明の他の実施態様として、改良型ＨＤＭＩケーブル１２００を示す。 変更されたブースト装置１２０６の変更されたブースト回路１００Ａを示す。

図３は、ＨＤＭＩ送信機Ｔｘ（ＨＤＭＩソース装置）、ＨＤＭＩ受信機Ｒｘ（ＨＤＭＩシンク装置）、及びＴｘとＲｘとを接続するＨＤＭＩケーブルを含む、従来技術によるＨＤＭＩ（高精細マルチメディアインタフェース）システムを示す。

図４は、本発明の実施形態による改良型ＨＤＭＩケーブル２０を含むＨＤＭＩシステム１０を示す。

ＨＤＭＩシステム１０は、ＨＤＭＩ送信機Ｔｘ（ＨＤＭＩソース装置）、ＨＤＭＩ受信機Ｒｘ（ＨＤＭＩシンク装置）、及びＴｘとＲｘとを接続する、本発明の実施形態の改良型ＨＤＭＩケーブル２０を含む。

改良型ＨＤＭＩケーブル２０は、詳細について後述する埋め込みブースト装置３０及び基本（受動）ＨＤＭＩケーブル４０を備える。ブースト装置３０は、ＨＤＭＩ受信機Ｒｘに最も近い、改良型ＨＤＭＩケーブル２０の端部付近に配置される。本願の一般性を制限することなく、改良型ＨＤＭＩケーブル２０は、ＤＶＤプレーヤ（ＨＤＭＩソース装置の一例）をテレビ画面（ＨＤＭＩシンク装置の一例）に接続するために使用し得る。

図５は、図４のブースト装置３０を含む、ＨＤＭＩ送信機ＴｘとＨＤＭＩ受信機Ｒｘとの間に延びる改良型ＨＤＭＩケーブル２０を示すブロック図である。Ｔｘから基本ＨＤＭＩケーブル４０を通ってブースト装置３０に延びるＨＤＭＩ入力５０、ブースト装置３０からＲｘに延びるＨＤＭＩ出力５２、及びＴｘから基本ＨＤＭＩケーブル４０を通ってＲｘに直接延びる他のＨＤＭＩ信号群５４も示される。基本ＨＤＭＩケーブル４０は、ＨＤＭＩ入力５０及び他のＨＤＭＩ信号５４を含む。

ＨＤＭＩ入力５０は、ＨＤＭＩ信号をＨＤＭＩ送信機Ｔｘ（図４）から基本ＨＤＭＩケーブル４０のワイヤを経由してブースト装置３０の入力に結合する接続を提供する。ＨＤＭＩ入力５０は４つの信号ペアを含む。
−遷移時間最短差動信号伝送方式（ＴＭＤＳ）チャネル入力０
−ＴＭＤＳチャネル入力１
−ＴＭＤＳチャネル入力２
−クロックチャネル入力

同様に、ＨＤＭＩ出力５２は、ブーストＨＤＭＩ信号の４つの信号ペアを含む。
−ＴＭＤＳチャネル出力０
−ＴＭＤＳチャネル出力１
−ＴＭＤＳチャネル出力２
−クロックチャネル出力

ＨＤＭＩ出力５２は、ブースト装置３０から短接続を経由してＨＤＭＩ受信機ＲｘにブーストＨＤＭＩ信号を結合する。

プログラミング入力５６及び＋５Ｖ電力信号５８が、他のＨＤＭＩ信号５４からブースト装置３０に結合される。図には、改良型ＨＤＭＩケーブル２０の部分であり得る装置キャリア及びコネクタ等の物理的な特徴が示されていない。

ブースト装置３０は、いくつかのチャネルブースト回路１００、パラメータメモリ１０２を含む。本発明の好ましい実施形態では、ブースト装置は、図５に示すような４つのチャネルブースト回路１００を含み、各チャネルブースト回路１００は、ＴＭＤＳチャネル０、ＴＭＤＳチャネル１、及びＴＭＤＳチャネル２のうちの１つの信号をブーストする。

各チャネルブースト回路１００は、ＨＤＭＩ入力回路１０６及びＨＤＭＩ出力回路１０８を含む。各チャネルブースト回路１００は、有利なことに、基本ＨＤＭＩケーブル４０を通って伝搬した差動データ信号の２つの極性に存在する時間スキューを調整する差動（イントラペア）デスキュー回路１１０及び基本ＨＤＭＩケーブル４０の帯域幅制限特徴を補償する等化回路１１２をさらに含む。したがって、各チャネルブースト回路は、基本ケーブル４０内の対応する差動ペアの劣化を補償するように設計された特徴と共に、各ＨＤＭＩ入力から対応するＨＤＭＩ出力への転送機能を提供する。

ブースト装置３０は、＋５Ｖ電力信号５８及び詳細に後述するようにＨＤＭＩ出力５２から導出される電力によって給電され得る。ブースト装置３０の動作のための電力は全体的に、改良型ＨＤＭＩケーブル２０内で搬送される信号から導出され、ＨＤＭＩ送信機Ｔｘ及び／又はＨＤＭＩ受信機Ｒｘによって供給される。

差動信号を搬送するケーブル、すなわち、各信号が一対のワイヤを経由して搬送されるケーブルでは、通常、製造許容差により、各チャネルに使用されるワイヤ及びコネクタの長さにわずかな差が生じる。その結果、各ペアのケーブルを通して差動遅延が発生することになる。このような差動（イントラペア）スキューは、受信信号を劣化させる（上記図２Ａ及び図２Ｂ参照）。イントラペアスキューの解消は、ワイヤペアのうちの短いほうを通る信号に、ペアのうちの長いほうを通る信号と位置合わせされるのに適切な量の遅延を追加することによって達成することができる。本発明の実施形態によれば、イントラペアスキューは、次の項で説明するようにデジタル的にプログラム可能な差動デスキュー回路１１０の助けによって解消される。パラメータメモリ１０２は、プログラミング（較正）セットアップ方法において一旦決定された差動デスキュー回路１１０のデスキュー設定を保持するために使用される。

同様に、ケーブルは、ケーブルの長さ及び物理的な構造に依存する異なる帯域幅特徴を呈する。制限される帯域幅は等化回路１１２によって（ある程度）補償することができ、等化回路１１２もデジタル的にプログラム可能である。等化器設定も同様に、パラメータメモリ１０２に保持し得る。差動デスキュー回路１１０及び等化回路１１２の両方の適正な設定は、製造時のプログラミング（較正）セットアップにおいて決定され、プログラミング入力５６を通してパラメータメモリ１０２にロードし得る。プログラミングセットアップ方法については、より詳細にさらに後述する（図２９〜図３７）。

図６は、ＨＤＭＩ入力回路１０６、差動デスキュー回路１１０、等化回路１１２、及びＨＤＭＩ出力回路１０８を備える、図５のチャネルブースト回路１００の一例のより詳細なブロック図を示す。

ＨＤＭＩ入力回路１０６への入力は、生の入力信号（ペア）１１６（図５のＨＤＭＩ入力５０のうちの１つ）である。ＨＤＭＩ入力回路１０６は「復元信号」（ペア）１１８を出力し、これは差動デスキュー回路１１０に入力される。差動デスキュー回路１１０は「デスキュー信号」（ペア）１２０を出力し、これは等化回路１１２に入力される。等化回路１１２は「等化信号」ペア１２２を出力し、これはＨＤＭＩ出力回路１０８に入力される。そして最後に、ＨＤＭＩ出力回路１０８は「ブースト信号」（ペア）１２４を出力し、これはＨＤＭＩ出力５２（図５）のうちの１つである。

図６には、ブースト装置３０のすべてのチャネルブースト回路１００によって共有されるパラメータメモリ１０２も示される。パラメータメモリ１０２は、差動デスキュー回路１１０のデスキューパラメータ入力１２６に接続されるとともに、等化回路１１２の等化パラメータ入力１２８に別個に接続される。

差動デスキュー回路１１０
上述したように、イントラペア差動スキュー遅延は、遅延Ｔｄを有する遅延要素を（図２Ｂの例の場合）Ｖ＋のパスに挿入し、逆の場合（入力Ｖ＋信号がＶ−に対して遅延した場合）にはＶ−のパスに挿入することによって補償することができ、又はスキューが存在しない場合には、Ｖ＋にもＶ−にも挿入されない。

図７は、差動スキューが除去される（補償される）図６の差動デスキュー回路１１０の簡略ブロック図を示す。同じ参照番号が、差動入力及び出力（それぞれ正［Ｖ＋］端子及び負［Ｖ−］端子を有する復元信号１１８及びデスキュー信号１２０のそれぞれ）並びにデスキューパラメータの制御入力（１２６）を示すために使用される。

図７に示すように、差動デスキュー回路１１０は、（シングルエンド）入力３０２及び出力３０４を有する調整可能遅延ブロック３００と、６つのオン／オフスイッチＳ１〜Ｓ６を含む。調整可能遅延ブロック３００はいくつかの遅延段３０６を含む。スイッチＳ１は、差動入力の正端子（復元信号１１８Ｖ＋）と差動出力の正端子（デスキュー信号１２０Ｖ＋）との間に接続される。同様に、スイッチＳ６は、差動入力の負端子（復元信号１１８Ｖ−）と差動出力の負端子（デスキュー信号１２０Ｖ−）との間に接続される。スイッチＳ２及びＳ４は、調整可能遅延ブロック３００の入力３０２と復元信号１１８の正端子（Ｖ＋）及び負端子（Ｖ−）のそれぞれとの間に接続される。同様に、スイッチＳ３及びＳ５は、調整可能遅延ブロック３００の出力３０４とデスキュー信号１２０の正端子（Ｖ＋）及び負端子（Ｖ−）のそれぞれとの間に接続される。

この方式は、単一の調整可能遅延ブロック３００が正及び負の両方の差動スキューを補正できるようにする。実際に、単一の調整可能遅延ブロック３００は、それ自体を負又は正のいずれかの信号パスに切り替えることによって、それぞれ（正信号又は負信号のいずれかが他方に対して遅延する）正又は負の差動スキューを補償するのに十分である。例えば、正信号Ｖ＋を調整可能遅延ブロック３００（詳細に後述するように、遅延ユニットをカスケード接続したもので作られる）に通すには、スイッチ状態は以下のようになる。Ｓ１＝オフ、Ｓ２＝オン、Ｓ３＝オン、Ｓ４＝オフ、Ｓ５＝オフ、且つＳ６＝オン。Ｖ−を調整可能遅延ブロック３００に通すには、スイッチ状態は以下のようになる。Ｓ１＝オン、Ｓ２＝オフ、Ｓ３＝オフ、Ｓ４＝オン、Ｓ５＝オン、Ｓ６＝オフ。調整可能遅延ブロック３００をＶ−パス及びＶ＋パスの両方から外すように切り替え、それにより、差動遅延の調整を提供しないようにするには、スイッチ状態は以下のようになる。Ｓ１＝オン、Ｓ２＝オフ、Ｓ３＝オフ、Ｓ４＝オフ、Ｓ５＝オフ、Ｓ６＝オン。

デスキュー問題の解決策は２つの難問を呈する。第１の難問は適した遅延を生じさせることであり、第２の難問は遅延を調整することである。遅延を生じさせることは、ユニットが信号を通過させるのに十分に広い帯域幅を有するべきであるが、それと同時に、遅延ブロックが有用な遅延を提示する必要があるため、難問である。単一の遅延段の帯域幅が広いと、自然に遅延が小さくなるため、十分な遅延を達成するために、カスケード接続された段が必要である。

デジタルスイッチ及びデコーダを含んで全体遅延のバイナリアドレス指定可能な選択を提供するデジタル遅延段カスケードが、米国特許第６，２６８，７５３号明細書に記載されている。しかし、本発明は、高速アナログ信号を遅延させる調整可能遅延回路を必要とする。

差動スキューを補償するために、提案される図７の構成内のアナログ遅延段カスケードを使用して解消すべき問題としては、単位利得を提供する必要性並びに要求される高帯域幅を保持する必要性が挙げられる。

従来技術の中で、いくつかのデジタル遅延補償方式が開示されているが、アナログ信号に調整可能な遅延を提供するのは少数の回路のみである。例えば、フォロア回路を利得段と並列して使用して、デジタル回路の高周波応答をブーストすることが、米国特許第５，７３９，７１３号明細書に教示されている。米国特許第６，５２５，５６８号明細書は、ＲＣ（抵抗−キャパシタ）要素を含み、その後に定格利得−１及び＋２の並列利得段が続き、特に複雑な周波数伝達関数を使用してそれぞれの出力が一緒に合算されて、全体の単位利得を提供する、位相シフト（遅延）段を教示している。米国特許出願公開第２００５００８３１３０号明細書では、信号パスのどちから一方に存在し得る信号伝搬遅延を補償する遅延要素を含む高性能増幅器が提案されている。

図８は、調整可能遅延ブロック３００を実施する解決策として、アナログ選択段３０８と組み合わせられた８つのアナログ遅延段（「遅延ユニット」）３０６のカスケード接続による図７の調整可能遅延ブロック３００の好ましい実施形態を示す。８つの遅延ユニット３０６は直列（カスケード）接続され、各遅延ユニット３０６の出力はアナログ選択段３０８への入力である。カスケードのうちの第１の遅延ユニット３０６は、調整可能遅延ブロック３００の入力（ＩＮ３０２）を提供する。

デスキューパラメータ制御信号（デスキューパラメータ入力１２６）は、調整可能遅延ブロック３００の出力（ＯＵＴ３０４）に切り替えるべき入力のうちの１つを選択する、アナログ選択段３０８に接続される３ビットバイナリ信号を含む。

それぞれ単位遅延を調整可能遅延ブロック３００に提供するようにカスケード接続され得る単一の遅延ユニット３０６の例示的な完全な回路を以下の図１８に示す。

単一の遅延ユニット３０６の回路の理解を助けるために、最初に、解決すべき問題及び考えられ得る解決策の段階的な説明を提示する。

図９は、図２Ｂの遅延（Ｔｄ）を導入するために使用され得る単純なＲＣ遅延回路を示す。図９の回路は、抵抗Ｒ１、キャパシタＣ１、入力端子及び出力端子（信号Ｖｉｎ及びＶｏｕｔ）、並びに接地（０）を備えるシングルエンド回路である。キャパシタＣ１は、Ｖｏｕｔと接地との間に接続され、抵抗はＶｉｎとＶｏｕｔとの間に接続される。図９に示すようなＲＣ遅延を有する回路を作成することにより、信号を遅延させることには成功するが、この回路は信号をフィルタリングもする。

パルスに対する図９のＲＣ回路の影響は、図１０に示されるシミュレーション結果から見られる。図１０は、２つのシミュレーションされた波形、すなわち台形入力パルスＶｉｎ及び台形入力パルスを図９の単純なＲＣ遅延回路に通した結果として生成される出力パルス（Ｖｏｕｔ）を示す。台形入力パルス（信号Ｖｉｎ）は遅延されフィルタリングされ（歪まされ）て、出力信号Ｖｏｕｔになる。遅延及びフィルタリングの作用ははっきりと見られる。遅延は望ましいが、フィルタリングの作用はパルスの分散及び歪みを発生させる。

回路のフィルタリングの作用を低減するために、ＲＣ時間定数を低減することができる。シミュレーション結果を図１１に示す。図１１に示されるシミュレーションは、図１０に示されるシミュレーションに類似するが、シミュレーション遅延回路内の時間定数が低減されている。時間定数の低減は、帯域幅の増大又は維持を助けるが（入力パルス及び出力パルスの両方の傾きに留意する）、図１１に示されるように、導入される信号遅延はより低くなる。

図１１のシミュレーションでは、パルス幅は０．７秒であり、回路内のＲＣ時間定数は７９ｍｓである。この長いパルス持続時間及び長いＲＣ時間定数は、このシミュレーションにおいて、回路選択の影響を観察するために便宜上選ばれただけであり、実施形態の時間尺度を表すものではない。

（元の時間定数を有する図９の回路に対して図１０に示されるように）遅延を回復しようとする１つの方法は、いくつかのＲＣ段をカスケード接続することである。これを図１２に示す。図１２には、構成要素Ｒ２、Ｃ２、Ｒ３、Ｃ３、Ｒ４、及びＣ４を備える３つのＲＣ段をカスケード接続したものから作られる遅延回路が示され、各ＲＣ段は個々に同じ時間定数７９ｍｓを有する。第１及び第２の段後の信号はそれぞれ、Ｖ１及びＶ２と記される。回路の入力及び出力は全体として、Ｖｉｎ及びＶｏｕｔと記される。

台形入力パルスを使用しての図１２の回路のシミュレーション結果を図１３に示し、図１３は、台形入力パルス（Ｖｉｎ）の波形及び図１０の回路の各段後の遅延パルス（Ｖ１、Ｖ２、及びＶｏｕｔ）の波形を示す。結果として生成される最終波形Ｖｏｕｔは遅延されるが、振幅は大幅に低減され、分散する。

後続段の負荷の影響を除去するために、各段は図１４に示されるようにバッファリングし得る。図１４には、図１２と同じカスケード接続された遅延回路が示されるが、２つのバッファ（増幅器）、すなわちＲ１とＲ２との間のバッファ「Ｂｕｆ１」及びＲ２とＲ３との間のバッファ「Ｂｕｆ２」が挿入されている。その結果、中間信号Ｖ１及びＶ２は、後続段の負荷によって減衰されない。

図１４の回路のシミュレーション結果を図１５に示す。シミュレーション結果は、図１４の回路構成が大きな遅延を導入するという所望の目標を達成しながら、パルスの歪みが最小に保たれることを示す。このシミュレーションでは、０．７秒の台形入力パルスは、１段当たり約７７ｍｓだけ遅延する。

数学的な意味では、パルスは、単極単位利得段カスケードによって変換され、各段の伝達関数は、
Ｈ（ｓ）＝１／（１＋ｓ／ｐ）
であり、式中、ｐ［Ｒａｄｓ］＝１／（ＲＣ）又はｐ［ＨＺ］は１／（２πＲＣ）である。

回路の目標は、最大でパルス幅（ビット幅）の約半分までパルスを遅延させることである。図１５のシミュレーションに示される場合、要求される遅延は約０．３５秒である。図１４に示される方式を使用してこの遅延を達成するためには、約５つの段が必要である。図１５に示されるシミュレーションでは、ＲＣ時間定数は７９ｍｓに設定され、これは極周波数を１／（２π７９ｍｓ）＝２Ｈｚに設定する。したがって、０．７秒のパルス幅の場合（入力パルスＶｉｎ）、極周波数２Ｈｚを有する段が、パルスに対するフィルタリングが許容できる状態で適した遅延を生成する。毎秒Ｎビット（Ｎｂｐｓ）のビットレートを有するシステムの極の位置を計算する単純な近似は、各段の極を３<SUP>＊</SUP>Ｎ Ｈｚに設定することである。例えば、データレートが１Ｇｂｐｓの場合、約３ＧＨｚに極を有する段が必要である。

単純なＲＣ段を使用して、適切な段当たりの遅延をどのように達成し得るかを示したが、適したバッファ増幅器（図１２のＢｕｆ１、Ｂｕｆ２）をどのように構築し得るかはまだ示していない。最大で３ＧＨＺの単位利得を有する単位利得バッファを作成することは、進歩したＣＭＯＳプロセスであっても難問である。開始ポイントは、図１６に示される単純なフォロア回路を使用することである。図１６の単純なフォロア回路は、電流源Ｉ１と直列接続されたＮチャネルＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍ１を含む。トランジスタＭ１のドレインは接地（０）に接続され、電流源Ｉ１の正端子は供給電圧ＶＤＤに接続する。回路入力（ＩＮ）はトランジスタＭ１のゲートに接続され、そのソースは回路出力（ＯＵＴ）を提供する。

この周知の回路では、約１の利得の場合、出力ＯＵＴは入力ＩＮを辿る。この回路の第１の制限は、出力が通常、約０．６ボルトでレベルシフトされることである。このレベルシフトは、連続したレベルシフトによって出力が供給電源まで上昇し、それによって信号がクリッピングされることになるため、いくつかの段をカスケード接続する場合に問題である。この制限を解消するために、図１７に示されるように、ＡＣ結合が単純なフォロアに追加される。図１７に示される回路は、キャパシタＣ５を回路入力（ＩＮ）とトランジスタＭ１のソースとの間に追加し、抵抗Ｒ５をトランジスタＭ１のソースと正バイアス電圧を提供するバイアス供給「ＢＩＡＳ」との間に追加することにより、図１６の単純なフォロア回路から導出されるＡＣ結合フォロア回路である。

ＡＣ結合を使用する場合、段の出力が、図１７において「ＢＩＡＳ」によって設定されるバイアスレベルからレベルシフトアップされることは、段がカスケード接続される場合、このレベルシフトは次の段の入力キャパシタの両端の一定降下として記憶されるため、重要ではなくなる。これは本質的に、各段の平均入力電圧を図１７に示されるバイアス供給（ＢＩＡＳ）によって設定されるバイアス電圧にリセットする。

この回路のさらなる制限は、トランジスタＭ１の非ゼロ出力コンダクタンスに由来する。フォロアの利得はｇｍ１／（ｇｍ１＋ｇｄｓ１）によって与えられる。式中、ｇｍ１は小信号相互コンダクタンスであり、ｇｄｓ１はＭ１の小信号出力コンダクタンスである。明らかに、ゼロよりも大きなｇｄｓ１のすべての値に対して、段の利得は１未満である。高速広帯域回路が必要とされる場合、ＭＯＳＦＥＴ Ｍ１の長さは最小に近くなるように低減される。これは、利得がここでは約０．９に向かうポイントまでｇｄｓ１を増大させる。こういった段をカスケード接続したものは、入力信号の大きさを劇的に低減させる。

この段利得の低減を補正する１つの可能なアーキテクチャを図１８に示し、図１８は、調整可能遅延ブロック３００（図６）の遅延ユニット３０６の実施形態であり得る遅延バッファ段４００の簡略ブロック図を示す。

遅延バッファ段４００は、単位利得増幅器（バッファ）４０４を備える。入力４１０及び出力４１２を有するバッファ４０４。

バッファ４０４は、並列になった２つの増幅器、すなわち約０．９の利得を有するフォロア段４１４及び約０．１の利得を有する補助段４１６を含み、両増幅器は同じ周波数応答（数学的に極１／（１＋ｓ／ｐ）として表されるを有する。両増幅器（４１４及び４１６）は、バッファ４０４の入力４１０を共有し、それぞれの出力が合算されて出力４１２になる。

遅延バッファ段４００は、固有の遅延（伝達関数の極ｐで暗黙的に示される）を提供し、上述したように、増幅器によってカスケード内の次の遅延要素からの分離を提供する（図１４）。非常に高速の動作では、バッファ４０４の（必然的に制限される）周波数応答が要求される遅延を提供するように設計される場合、明示的なＲＣ遅延要素が必要ないことに留意する。

遅延バッファ段４００は、バッファ４０４の入力４１０に接続された遅延バッファ段４００の入力信号ＶＩＮを受け取り、バッファ４０４の出力４１２は、遅延バッファ段４００の出力信号ＶＯＵＴを生成する。

構成要素増幅器（フォロア段４１４及び補助段４１６）を含むバッファ４０４の好ましい実施形態をＮウェルＣＭＯＳプロセスに基づく回路として図１９に詳細に示す。

フォロア段４１４は、図１７のＡＣ結合フォロア回路と同様のＡＣ結合回路である。フォロア段４１４は、ＰチャネルフォロアトランジスタＭ２、バイアス抵抗Ｒ６、結合キャパシタＣ６、及びバイアス供給「ＢＩＡＳ１」を備える。

補助段４１６は、Ｎチャネル増幅トランジスタＭ３、２つのＰチャネルトランジスタＭ４（ダイオードとして機能する）及びＭ５（電流源として機能する）、バイアス抵抗Ｒ７、結合キャパシタＣ７、シャントキャパシタＣ８、並びにバイアス供給「ＢＩＡＳ２」を含む。

「ＢＩＡＳ１」及び「ＢＩＡＳ２」のバイアス電圧は、必要に応じて回路の機能及び技術に適合される。

バッファ４０４の入力４１０は、結合キャパシタＣ６を通してトランジスタＭ２のゲートに接続されるとともに、結合キャパシタＣ７を通してトランジスタＭ３のゲートに接続される。バイアス供給「ＢＩＡＳ１」の正端子は、バイアス抵抗Ｒ６を通してトランジスタＭ２のゲートに供給される。同様に、バイアス供給「ＢＩＡＳ２」の正端子も、バイアス抵抗Ｒ７を通してトランジスタＭ３のゲートに供給される。「ＢＩＡＳ１」及び「ＢＩＡＳ２」の負端子、トランジスタＭ２のドレイン、トランジスタＭ３のソース、及びシャントキャパシタＣ８の一方の端子は、接地に接続される。シャントキャパシタＣ８の他方の端子はトランジスタＭ３のゲートに接続される。フォロアトランジスタＭ２のソースは、電流源トランジスタＭ５のドレイン及びバッファ４０４の出力４１２に接続される。トランジスタＭ３及びＭ４のトレインは一緒に接続されるとともに、トランジスタＭ４のゲートにも接続される。トランジスタＭ４及びＭ５のソースは、供給電源ＶＤＤに接続される。

機能的には、バッファ４０４の入力４１０の信号は、約０．９の利得を有するフォロア段４１４によって増幅され、（補助段４１６内の）トランジスタＭ５は、電流源負荷をフォロアトランジスタＭ２に提供する。補助段４１６の機能は、トランジスタＭ３内の同じ入力信号の部分（結合キャパシタＣ７とシャントキャパシタＣ８との比率によって定義される部分）を変動電流に増幅し、トランジスタＭ４及びＭ５を通してこれをミラーリングし、それにより、変動電流源負荷をフォロアトランジスタＭ２に提供する。したがって、フォロア段４１４及び補助段４１６は両方とも、バッファ４０４の出力４１２における信号に寄与し、個々の寄与分は効率的に上で図１８において示したように合算される。

Ｐチャネルフォロア回路（４１４）の利得は、Ｐチャネル素子（Ｍ２）の出力コンダクタンス（ｇｄｓ）以外は本質的に単位利得である。速度要件により、短いＰチャネル素子が必要とされるため、素子は大きな出力コンダクタンスを有し、利得は０．９に向かって下がる。５段カスケードを使用する場合、信号は元の値の６０％に下がる。チャネルデータレートでの単純なフォロアの利得をブーストするために、並列信号パスが、補助段４１６の形態で提供される。

上述したように、バッファ４０４は、入力信号（４１０）が出力４１２に到達する第２のパス（補助段４１６）を含む。この追加パスはＣ７、Ｍ３、Ｍ４、及びＭ５を通る。このパスでは、高周波入力信号はＣ７を通り、信号の部分はＭ３のゲートに提示される。この部分は、シャントキャパシタＣ８のサイズを変更することによって変更される。Ｍ３内の電流は、バイアス回路（「ＢＩＡＳ２」）を使用して定格値に設定される。入力信号がＭ３のゲートに到達すると、入力信号はＭ３内で電流を変化させる。この電流変化は、ダイオード接続素子（Ｍ４）によって供給され、ダイオード接続素子は電流変化をＭ５にミラーリングする。最後に、Ｍ５は、最終結果として、入力信号の変化によってＭ２内の電流が変化するように、Ｍ２内の電流を変化させる。Ｍ２内の電流レベルを変化させると、素子内のオーバードライブが変化し、ひいては出力電圧が変化する。まとめると、入力４１０の正変化は、並列パス内の電流ステアリングにより、出力４１２において正変化を発生させる。同時に、Ｍ２を通しての単純なフォロア作用によよっても出力に正変化がある。出力の全体変化は、並列（補助段４１６）パス及び主（フォロア段４１４）パスからの寄与分を合算することによって計算される。主パスが０．９の利得を生成している場合、並列パスは、Ｃ８の値を変更することによって０．１の利得を提供するように調整することができる。単位利得に調整されてしまえば、段の利得は、プロセス、供給電圧、及び温度に対して定格値の約２％以内に安定した状態を保つ。

図１９のバッファ回路４０４は以下の要件を満たす。
・全体単位利得ひいてはカスケード接続は、信号を増幅又は低減しない。
・最小の歪みで非常に広帯域の動作が可能である（極は２ＧＨｚ〜１０ＧＨｚ）。
・段カスケードの入力及び出力のレベルは適した範囲内に留まる。

バッファ４０４を実施するいくつかの典型的な値は、Ｒ６＝２００ｋ、Ｒ７＝２００ｋ、Ｃ６＝２００ｆ、Ｃ７＝２００ｆであり、Ｃ８は回路の全体利得を単位利得に調整するように合わせられる。

図１９に示されるバッファ回路４０４と等価のバッファの一実施形態を、（ここでは図１８に示される完全なバッファ実施態様に繋がった図１６のＰチャネルフォロアに代えて）単純なＮチャネルフォロアから開始することによって作成することができる。単純なＮチャネルフォロアを図２０に示す。

Ｐウェル技術を使用するＣＭＯＳプロセスの場合、図１９に示される構成は、ＮチャネルＭＯＳＦＥＴのバルクが図２０に示されるようにソースに自由に結合できるという点で好ましい実施態様である。Ｎウェル技術を使用するより標準的なＣＭＯＳプロセスの場合、ＮチャネルＭＯＳＦＥＴ上のバルク接続が接地に接続されるため、図１９のバッファの回路はさらなる難問を発生させる。この接地接続されたバルクは、トランジスタ内のソース−バルク電位を変化させ、段の利得を０．９からさらに低下させ、この利得低下は、段の全体利得を単位利得に保持することをより難しくする。

遅延段３０６のバッファ段を作成する代替の構成を図２１に示し、図２１は、変更されたバッファ４０４Ｂを示す。変更されたバッファ４０４Ｂはバッファ４０４と同様であり、これも、入力（４１０）信号から出力（４１２）信号に２つの並列パス、すなわち、フォロア段４１４及び変更された補助段４１６Ｂを使用する。変更された補助段４１６Ｂは、補助段４１６と同じ機能を実行するが、いくらか異なって実装される。

補助段４１６Ｂは、５つのＮチャネルトランジスタ（Ｍ６、Ｍ７、Ｍ８、Ｍ９、及びＭ１０）、２つのＰチャネルトランジスタ（Ｍ１１、Ｍ１２）、バイアス抵抗Ｒ８、結合キャパシタＣ９、シャントキャパシタＣ１０、及び電流シンクＩ２を備える。

補助段４１６Ｂの構成要素は、以下に列挙するように互いに、接地に、及びＶＤＤに様々に接続される。
−Ｎチャネルトランジスタ（Ｍ６〜Ｍ１０）のソース及びシャントキャパシタＣ１０の一方のリードはＶＤＤに接続される。
−Ｐチャネルトランジスタ（Ｍ１１及びＭ１２）のソース並びに電流シンクＩ２の負端子は接地に接続される。
−トランジスタＭ６、Ｍ９、及びＭ１１はそれぞれダイオードモードに接続される。すなわち、それぞれのゲートはドレインに短絡される。
−トランジスタＭ６のドレイン／ゲートは、電流源Ｉ２の正端子、トランジスタＭ７のゲート、及びバイアス抵抗Ｒ８を通してトランジスタＭ８のゲートに接続される。
−トランジスタＭ７のドレインは、トランジスタＭ１１のドレイン／ゲート及びトランジスタＭ１２のゲートに接続される。
−トランジスタＭ８のゲートは、シャントキャパシタＣ１０にさらに接続されるとともに、結合キャパシタＣ９を通して入力信号（４１０）にさらに接続される。
−トランジスタＭ８のドレインは、トランジスタＭ９のドレイン／ゲート、トランジスタＭ１０のゲート、及びトランジスタＭ１２のドレインに接続される。
及び最後に、
−トランジスタＭ１０のドレインは、フォロア段４１４のトランジスタＭ２のドレイン並びに出力４１２に接続される。

この構成（補助段４１６Ｂ）では、電流シンクＩ２及びトランジスタＭ６によって形成される回路がバイアス電圧を提供し、このバイアス電圧から、抵抗Ｒ８を通してトランジスタＭ８の動作点が設定されるとともに、Ｍ１１及びＭ１２によって形成される電流ミラーを通して、トランジスタＭ８及びＭ９によって引き込まれる電流がさらに設定される。

結合キャパシタＣ９を通してトランジスタＭ８のゲートに供給される入力信号（４１０）は、トランジスタＭ８内の電流を変更し、ひいてはトランジスタＭ９内の電流を変更し（Ｍ９内の電流は、Ｍ１２内で設定される定電流とＭ８内の信号依存電流との差である）、Ｍ９及びＭ１０のミラーリングにより、結果としてトランジスタＭ１０内の電流を変更する。フォロア段４１４内のトランジスタＭ２に直列するトランジスタＭ１０内の電流の変動は、オリジナルの補助段４１６の同等のトランジスタＭ５内の変動について上述した効果と同じ効果を有する。

ここでも、上の図２０に示されるように、Ｎチャネルフォロアから開始した場合、バッファ４０４Ｂの回路と同様の構成を生成することができる。

等化回路１１２
ケーブルの出力は低域フィルタリングされた応答を示し、したがって、入力信号に対して大きな歪みがある。歪んだ信号の難問となる特徴は、立ち上がり時間の低下及びシングルデータビットの変更が、信号範囲内での信号の伝送に繋がらないことである。

この共通問題を説明するために、ケーブルの入力及び出力での典型的な波形を上の図１Ａ及び図１Ｂに示した。ケーブルの制限された帯域幅は、データ信号の高周波成分を抑圧する。ケーブルの簡略化された伝達関数を図２２に示して、高周波での利得低下を示す。

高周波抑圧は、従来、等化器をケーブル（又は受信器）内に配置することによって解決されている。等化器は、伝達関数をカスケード接続すると、図２３に示されるように、対象周波数にわたって単位利得伝達関数が平坦になるように、高周波での利得増大を提供する。

問題を解決するためのこのような既存の手法は、例えば、米国特許第６８１９１６６号明細書に記載されている。この既存の実施態様は、可変伝達関数を有する等化器及びケーブル内の高周波抑圧のレベルを検出して、それにより、この影響を正確に相殺するように等化器を調整できるようにする方法を記載している。

本発明の実施形態では、調整可能な等化器が等化回路１１２（図６）内に設けられる。無限に変更可能な等化器を設けるのではなく、等化パラメータ入力１２８の制御下で選択可能な有限数の離散した設定が実装される。

図２４は、図４のＨＤＭＩソース装置（Ｔｘ）に見出され得る典型的な差動駆動回路５０２、図４のＨＤＭＩシンク装置（Ｒｘ）に見出され得る典型的な差動終端回路５０４、及びブースト回路５０６を含む代表的なチャネル５００のシステム図を示す。ブースト回路５０６は、本発明の好ましい実施形態による図６のブースト回路１００の一実施態様のより詳細な説明である。

典型的な差動駆動回路５０２は従来通りのものであり、ＮチャネルＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）Ｍ１３及びＭ１４の差動ペア及び電流源Ｉ３を備える。トランジスタＭ１３及びＭ１４のソースは一緒に結合され、電流源Ｉ３を通して共通接地に接続され、電流源Ｉ３は、ＨＤＭＩ仕様に従って約１０ｍＡの電流を供給するように調整される。トランジスタＭ１３及びＭ１４のゲートは差動信号（図示せず）を使用して駆動され、差動信号は、チャネル５００がＴＭＤＳデータチャネルである場合にはＴＭＤＳデータ信号の１つであってよく、又はチャネル５００がクロックチャネルである場合にはクロック信号であってよい。典型的な差動駆動回路５０２の出力は、ブースト回路実装５０６に具現される、図６のブースト回路１００の生の入力信号（ペア）１１６である。

典型的な差動終端回路５０４は、ＨＤＭＩシンク装置内部の供給電圧（通常、３．３Ｖ）に結合される２つの抵抗（Ｒ９及びＲ１０、通常はそれぞれ５０Ωの値を有する）を備える。差動終端回路５０４の入力（抵抗Ｒ９及びＲ１０の信号端）は「ブースト信号」（ペア）１２４であり、ブースト信号１２４は、ブースト回路実装５０６に具現される、図６のブースト回路１００の出力でもある。

図２４には、生の入力信号（ペア）１１６を典型的な差動駆動回路５０２からブースト回路１００（５０６）に搬送する基本（受動）ＨＤＭＩケーブル４０が示されていない。

代表的なチャネル５００の動作の説明として、まず、先に示した図３の従来技術の図に対応する、ブースト回路５０６無しの場合を考える。

この従来技術の事例では、典型的な差動駆動回路５０２の出力（生の入力信号１１６）は、基本ＨＤＭＩケーブルを通して直接、典型的な差動終端回路５０４の入力（１２４）に接続される。電流源Ｉ３によって大きさが決定される（１０ｍＡ）電流が、電源電圧３．３Ｖから抵抗Ｒ９及びＲ１０のうちのいずれか一方を通り、差動ペア（１１６及び１２４）の対応するいずれか一方の導体を経由し、トランジスタＭ１３及びＭ１４（差動信号によって一方はオンに切り替えられ、他方はオフに切り替えられている）のうちのいずれか一方を通り、電流源Ｉ３を通って接地に流れる。抵抗、導体、及びトランジスタのいずれか一方は、差動信号の状態によって決まる。論理「０」信号は、電流の略すべてをトランジスタＭ１３及び抵抗Ｒ９を通して流すことができ、論理「１」は電流をＭ１４及びＲ１０に通して流す。その結果、終端抵抗の信号端での電圧は３．３Ｖ〜２．８Ｖに変化し得、したがって、約±０．５Ｖの差動信号を提示する。実際には、差動信号は、ケーブル内での損失及び終端での負荷により、より低い可能性がある。

ブースト回路５０６の入力において典型的な差動終端回路５０４の挙動を模倣し、その出力において典型的な差動駆動回路５０２の挙動を模倣することは、本発明によるブースト回路５０６の機能である。

図２４に示すブースト回路５０６は、ＨＤＭＩ入力回路５０８（図６のＨＤＭＩ入力回路１０６の詳細な実施態様を示す）と、ＨＤＭＩ出力回路５１０（図６のＨＤＭＩ出力回路１０８の詳細な実施態様を示す）と、図６の差動デスキュー回路１１０及び等化回路１１２を含む処理ブロック５１２とを含む。

ブースト回路５０６は、入力５１６及び出力５１８を有するオプションの電圧ブースタ５１４をさらに含み得る。オプションの電圧ブースタ５１４が設けられない場合、電圧ブースタ５１４は単純に迂回される。すなわち、入力５１６は出力５１８に直接接続される。

ＨＤＭＩ入力回路５０８は典型的な差動終端回路５０４に非常によく類似し、供給電圧Ｖ３に結合され、生の入力信号１１６に接続される信号端を有する２つの５０Ωの抵抗Ｒ１１及びＲ１２を含む。抵抗Ｒ１１及びＲ１２を通るように交互に切り替えられる電流によって生成される差動電圧信号は、単純に「復元信号」１１８として処理ブロック５１２内のデスキュー回路１１０の入力に接続される（図６も参照）。供給電圧Ｖ３は、オプションの電圧ブースタ５１４の出力５１８に接続されるフィルタキャパシタＣ１１によって供給される。

処理ブロック５１２は、「復元信号」１１８をＨＤＭＩ入力回路５０８から受け取り、信号を差動デスキュー回路１１０及び等化回路１１２内で処理した後、「等化信号」１２２を出力する。電力は、＋５電源から処理ブロックに提供される。処理ブロック５１２は、＋５Ｖの供給電力をより低い電圧に効率的に変換するために使用できる電力コンバータ５２０も含み、変換されたより低い電圧は、次に、差動デスキュー回路１１０及び等化回路１１２に供給される。

ＨＤＭＩ出力回路５１０は、典型的な差動駆動回路５０２といくらかの類似性を有する。ＨＤＭＩ出力回路５１０は、典型的な差動駆動回路５０２のトランジスタＭ１３及びＭ１４と同様のＮチャネルＭＯＳＦＥＴ Ｍ１５及びＭ１６（又は代替として、ＰチャネルＭＯＳＦＥＴ Ｍ１５及びＭ１６）を備える。トランジスタＭ１５及びＭ１６のソースは一緒に結合され（それにより、トランジスタペアを形成する）、ＮチャネルＭＯＳＦＥＴ Ｍ１７のドレインに接続される。トランジスタペアＭ１５及びＭ１６のゲートは、「等化信号」ペア１２２に接続される。トランジスタペアＭ１５及びＭ１６のドレインは、ＨＤＭＩシンク（Ｒｘ）内の典型的な差動終端回路５０４に接続された差動「ブースト信号」（ペア）１２４に接続され差動「ブースト信号」（ペア）１２４を駆動する。

ＨＤＭＩ出力回路５１０は、ＮチャネルＭＯＳＦＥＴ Ｍ１８及び電流源Ｉ４をさらに含む。ドレインがトランジスタペアＭ１５及びＭ１６のソースに接続されたトランジスタＭ１７は、電圧ノードＶ４に接続されたソースを有する。トランジスタＭ１７のゲートはノードＶ５に接続され、ノードＶ５は、トランジスタＭ１８のゲート及びドレインと電流源Ｉ４の負端子とを接続し、電流源Ｉ４の正端子は＋５Ｖ電源に接続される。トランジスタＭ１８のソースは、バイアス電圧ノード「ＢＩＡＳ４」に接続される。実際、トランジスタＭ１８は、ＢＩＡＳ４と電流源Ｉ４の負端子との間のダイオードとして構成され、トランジスタＭ１７のソースに結果として生成される電圧Ｖ４がＢＩＡＳ４電圧をミラーリングするように、電圧Ｖ５をトランジスタＭ１７のベースに提供する。

ＨＤＭＩ入力回路５０８及びＨＤＭＩ出力回路５１０の動作は、それぞれの共通モード挙動をまず考えることによって説明することができる。

図２５は、電力が信号から取り入れられるＨＤＭＩ入力回路５０８及びＨＤＭＩ出力回路５１０の共通モード機能を説明するための、図２４の代表的なチャネル５００の簡略化されたコピー５５０である。太線で示されるのは、典型的な差動終端回路５０４内の３．３Ｖ電源から典型的な差動駆動回路５０２内の共通接地まで延びる２本の電流パスである。実線の太線は、トランジスタＭ１３及びＭ１５がオンであり、且つトランジスタＭ１４及びＭ１６がオフのときの電流パスを示す。破線の太線は、各トランジスタが逆の状態のときの代替の電流パスを示す。

実線の太線を追跡すると、電流は３．３Ｖ電源から抵抗Ｒ９、トランジスタＭ１５、トランジスタＭ１７、抵抗Ｒ１１、トランジスタＭ１３、及び電流源Ｉ３を通って接地に流れる。オプションの電圧ブースタ５１４は迂回される（この図には示されていない）が、電圧ブースタ５１４については続く図２６において説明する。実線の太線の電流の大きさは、電流源Ｉ３によって決まり、約１０ｍＡであり、各抵抗Ｒ１１及びＲ９において約０．５Ｖの電圧降下を生じさせる。トランジスタＭ１３及びＭ１５での電圧降下は、電流パスに沿った中間ポイントの電位、すなわちオプションの電圧ブースタ５１４がない状態で等しい電圧ノードＶ３及びＶ４によって制御される。Ｖ４の電圧レベルは、バイアス電圧ＢＩＡＳ４と略同じに設計され、バイアス電圧ＢＩＡＳ４は、従来、トランジスタＭ１５の飽和を回避するために十分に低い約２．０Ｖに設定され得る。１０ｍＡという全電流を搬送するトランジスタＭ１７は略飽和し、電圧降下は小さい。Ｍ１７の動作ポイントは、電流（電流源Ｉ４によって制御される）が、例えば０．１ｍＡであり得るミラーリングトランジスタＭ１８によって設定される。電流源の比（０．１ｍＡ：１０ｍＡ、すなわち１：１００）に合うようにＭ１８及びＭ１７のジオメトリを選ぶことにより、トランジスタＭ１７のゲートからソースへの電圧降下は、Ｍ１８と同じ値になる。

フィルタキャパシタＣ１１は、１０ｎＦのキャパシタンスを有し得る。フィルタキャパシタＣ１１の目的は、電流パスが実線で示される経路と破線で示される経路とで切り替えられる際のＶ３の電圧レベル（オプションの電圧ブースタ５１４が存在しない場合、Ｖ４と同じである）を平滑化することである。さらに、電流パスをＲ１１とＲ１２とで切り替えることは、出力がトランジスタＭ１５及びＭ１６の切り替え動作を制御する処理ブロック５１２によって導入される遅延により、Ｒ９とＲ１０との切り替えと必ずしも厳密に同じ瞬間に行われるわけではない。結果として発生する電流スパイクも、フィルタキャパシタＣ１１によって平滑化される。

図２６は、図２４のオプションの電圧ブースタ５１４のブロック図を示す。

図２４に示されるように、電圧ブースタ５１４の入力５１６は電圧ノードＶ４に接続され、出力５１８はキャパシタＣ１１及び電圧ノードＶ３に接続される。

電圧ブースタ５１４は電荷ポンプとして機能し、Ｆａｖｒａｔら著「Ｈｉｇｈ−Ｅｆｆｉｃｉｅｎｃｙ ＣＭＯＳ Ｖｏｌｔａｇｅ Ｄｏｕｂｌｅｒ」、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第３３巻、第３号、４１０−４１６頁、１９９８年３月と同様である。回路は、２つのキャパシタＣ１２及びＣ１３、２つの「コレクタ」スイッチＳ７及びＳ８、並びに２つの「デポジット」スイッチＳ９及びＳ１０を含む。キャパシタＣ１３は電圧ノードＶ４と接地との間に配置される。キャパシタＣ１２は、正（＋）端子がスイッチＳ７及びＳ９に接続され、負（−）端子がスイッチＳ８及びＳ１０に接続された「フライング」キャパシタである。スイッチは周期的に開閉され、周波数を従来通りに約１００ＭＨｚであるように選ぶことができるポンプ発振器（図示せず）からの信号によって駆動される。スイッチは、デポジットスイッチＳ９及びＳ１０が開いている間にコレクタスイッチＳ７及びＳ８が閉じられ、逆もまた同様になるように動作する。スイッチは、従来通り、Ｐチャネル及び／又はＮチャネルＭＯＳＦＥＴ内に実装され得る。キャパシタのサイズは重要ではなく、サイズの比も重要ではない。以下の値を有する回路のシミュレーションにおいて、満足のいく結果が得られた。Ｃ１１＝１０ｎＦ、Ｃ１２＝１ｎＦ、且つＣ１３＝１０ｎＦ。

コレクタスイッチが閉じられているとき（［コレクタフェーズ」中）、Ｓ７はＣ１２の正端子をＶ４に接続するとともに、負端子を接地に接続し、それにより、キャパシタＣ１２をキャパシタＣ１３と並列に配置する。

コレクタフェーズでは、フライングキャパシタすなわちＣ１２は、いくらかの電荷を電圧ノードＶ４にあるキャパシタＣ１３から「集め」る。ノードＶ４には、キャパシタＣ１３の電荷を常時補給するトランジスタＭ１７（図２４）からの電流が供給されることを想起されたい。

コレクタスイッチが開いているとき、デポジットスイッチは閉じられ（「デポジットフェーズ」中）、Ｓ９はＣ１２の正端子をＶ３に接続し、Ｓ１０はＣ１２の負端子をＶ４に接続し、実際に、キャパシタＣ１２をキャパシタＣ１３と直列に配置するとともに、Ｃ１２及びＣ１３の組み合わせをＣ１１と並列に配置する。デポジットフェーズでは、フライングキャパシタＣ１２からのいくらかの電荷がキャパシタＣ１１に転送（「デポジット」）され、電圧Ｖ３を増大させる。

ポンプ発振器は上述したようにスイッチＳ７〜Ｓ１０を周期的に開閉させ、それにより、フライングキャパシタは、電荷を周期的に電圧ノードＶ４から電圧ノードＶ３にポンピングし、平衡に達したときにＶ３を（理想的には）Ｖ４の電圧の２倍まで増大させる。電圧ブースタ５１４は、スイッチＳ７〜Ｓ１０内で失われる電力量はごくわずかであるため、略損失なしで動作する。その結果、電圧ノードＶ３での負荷（ＨＤＭＩ入力回路５０８）に提供される電力（電流×電圧）は、ＨＤＭＩ出力回路５１０と直列になった典型的な差動終端回路５０４によって供給される電圧ノードＶ４に送り込まれる電力と略等しい。したがって、典型的な差動駆動回路５０２に引き込まれる電流量はＨＤＭＩソース（Ｔｘ）内の電流源Ｉ３（１０ｍＡ）によって決まり、Ｖ３から引き込まなくてはならないため、電圧ノードＶ４上のＣ１３に供給するためにＨＤＭＩシンク（Ｒｘ）内の３．３Ｖ電源から供給される電流（最終的にはＶ３の半分）は、必ず２倍でなければならない。すなわち、２０ｍＡまで上げなければならない。

ここで、図２４の説明に戻り、ブースト回路が、ＨＤＭＩ入力回路５０８の形態のＨＤＭＩ終端及びＨＤＭＩ出力回路５１０の形態のＨＤＭＩドライバを提供し、２つの回路が、実際に外部電力を必要とせずに、（オプションの電圧ブースタ５１４ありで、又はなしで）ノードＶ３及びＶ４を経由して相互接続されると結論付けることができる。Ｖ４を制御することによって回路の動作ポイントを設定するために、０．１ｍＡ（信号電流の１％）という小さなバイアス電流のみが＋５Ｖ電源からとられる。

入力回路を使用して復元された差動信号（復元信号１１８）は、処理ブロック５１２によって処理されて等化信号１２２になり、等化信号１２２は、上述したように出力回路を駆動するために使用される。

処理ブロック５１２は、技術及び回路の実施形態に応じて、電圧ノードＶ３又はＶ４から得ることができる特定量の電力を必要とするアナログ処理回路（図７〜図２３において説明した）を含む。しかし、本設計の制約により、この電力を供給し、同時にブースト回路５０６の入力及び／又は出力においてＨＤＭＩ仕様を満たすことは難しい。それに代えて、本発明の好ましい実施形態によれば、処理ブロック５１２の電力は、ＨＤＭＩソース（Ｔｘ）によってＨＤＭＩケーブルを通して＋５Ｖ電源から得られる。しかし、＋５Ｖ電源から利用可能な電流は非常に小さい（５ｍＡ）ため、その電力を非常に大事に使用することが重要である。電力コンバータ５２０は、アナログ処理回路に提供される電流を増大しながら、電圧を低減するために使用される。

図２７は、電力コンバータ５２０のブロック図を示す。この回路は、２つの逓降回路５２２及び５２４を備える。第１の逓降回路５２２は、＋５Ｖ電源から中間電圧（中間電圧ノード５２６、＋２．５Ｖ）を生成し、第２の逓降回路５２４は、中間電圧から＋１．２５Ｖ供給電圧を生成する。次に、＋１．２５Ｖ供給電圧は、処理ブロック５１２内のアナログ処理回路、すなわちデスキュー回路１１０及び等化回路１１２に給電するために利用可能になる。

第１の逓降回路５２２は、キャパシタＣ１４及びＣ１５並びに４つのスイッチＳ１１〜Ｓ１４を備える。スイッチＳ１１は、＋５Ｖ電源とキャパシタＣ１４の正端との間に接続され、スイッチＳ１３は、キャパシタＣ１４の正端と中間電圧ノード５２６（２．５Ｖ）との間に接続され、キャパシタＣ１４の負端は、スイッチＳ１４を経由して共通接地に接続されるとともに、スイッチＳ１２を通って中間ノード５２６に接続され、キャパシタＣ１５は、中間ノード５２６と共通接地との間に接続される。

第１の逓降回路５２２は、２つの重ならない位相、すなわち「充電」位相及び「放電」位相を有する２相クロック信号（図示せず）によって駆動される。「充電」位相中、スイッチＳ１１及びＳ１２は閉じられ、スイッチＳ１３及びＳ１４は開かれ、したがって、キャパシタＣ１４は、＋５Ｖ電源と中間電圧ノード５２６との間の回路に切り替えられる。「放電」位相中、スイッチＳ１１及びＳ１２は開かれ、スイッチＳ１３及びＳ１４は閉じられ、それにより、キャパシタＣ１４は、キャパシタＣ１５と並列する回路、すなわち中間電圧ノード５２６と接地との間の回路に切り替えられる。２相クロック信号の周波数は、従来通り、オプションの電圧ブースタ５１４（図２６）の同様回路内のポンピングにも使用される周波数と同じ約１５ＭＨｚであり得る。

逓降回路５２２が短時間実行され、平衡に達した後、中間電圧ノード５２６の電圧は、０Ｖから＋５Ｖの入力電圧の約半分、すなわち２．５Ｖに上げられる。

第１の逓降回路５２２は、＋５Ｖを＋２．５Ｖに変圧する（略）ロスレスＤＣ−ＤＣコンバータとして効率的に機能する。第２の逓降回路５２４は、キャパシタＣ１６及びＣ１７並びに４つのスイッチＳ１５〜Ｓ１８を備える。スイッチＳ１５は、中間電圧ノード５２６とキャパシタＣ１６の正端との間に接続され、スイッチＳ１７は、キャパシタＣ１４の正端と＋１．２５Ｖ供給電圧出力との間に接続され、キャパシタＣ１６の負端は、スイッチＳ１８を経由して共通接地に接続されるとともに、スイッチＳ１６を通して＋１．２５Ｖ供給電圧出力に接続され、キャパシタＣ１７は、＋１．２５Ｖ供給電圧出力と共通接地との間に接続される。

第２の逓降回路５２４の動作は、第１の逓降回路５２２の動作と同様であり、同じ２相クロック信号を使用してスイッチＳ１５〜Ｓ１８を開閉して、＋１．２５Ｖ供給電圧を生成する。

したがって、電力コンバータ５２０は、＋５Ｖを＋１．２５Ｖに変圧する（略）ロスレスＤＣ−ＤＣコンバータである、第１及び第２の逓降回路５２２及び５２４の組み合わせとして実現され得る。

パラメータセットアップ
４つのブースト回路を備えた改良型ＨＤＭＩケーブル２０は、いくつかの異なる長さの基本（受動）ＨＤＭＩケーブル４０のうちの任意のものを使用して製造することができる。本発明のさらなる目的は、ケーブルの差動スキュー及び周波数応答を補償するようにデスキューパラメータ及び等化パラメータを較正する方法を提供することである。

上の図５及び図６に示すように、パラメータメモリ１０２は、各差動デスキュー回路１１０のデスキューパラメータ入力１２６及び各等化回路１１２の等化パラメータ入力１２８に接続される。パラメータメモリ１０２には、製造時にパラメータ値をロードすることができる。

パラメータメモリ１０２は、ブースト装置１００内に統合してもよく、又は小型プリント配線基板（ＰＣＢ）又は他のキャリアにブースト装置１００と共に搭載される別個の素子であってもよい。

パラメータを較正する３つの代替の方法、すなわちリアルタイム較正方法、周波数領域較正方法、及び時間領域較正方法が提案される。物理的なケーブルはかなり安定しているため、こういったパラメータが最初に設定された後、現場で動的に調整することは、リアルタイム較正方法は確実にこれを実行するように適合可能ではあるが、意図されない。

すべての較正方法において、較正プロセスを制御する（パラメータを設定する）ブースト装置へのアクセスは、「シリアルデータ」（ＳＤＡ）及び「シリアルクロック」（ＳＣＬ）を備える制御バスの形態の「他のＨＤＭＩ信号」５４（図５）内で提供される。

図２８は、図４の改良型ＨＤＭＩケーブル２０を示し、ケーブルの較正に利用可能な外部接続を示す。ブースト装置３０への直接の物理的なアクセスはなく、既存のＨＤＭＩ信号のみが使用されることに留意する。較正プロセスにおいて使用される接続は、接続５３２：＋５Ｖ電源と接地（２本線）、接続５３４：４つの差動チャネル入力（８本線）、接続５３６：４つの差動チャネル出力（８本線）、及び接続５３８：制御バスＳＤＡ＋ＳＣＬ（２本線）である。

電源（５３２）のワイヤ及び制御バス（５３８）のワイヤは単純に、ケーブル２０を通るため、両端で見られる。差動入力チャネル及び差動出力チャネル（それぞれ５３４及び５３６）は、ケーブル内のブースト装置３０（１００）上で終端する。

図２９は、リアルタイムケーブル較正方法において使用されるリアルタイム構成５４０を示す。リアルタイム構成５４０は、リアルタイムテスト機器５４２及び図４の改良型ＨＤＭＩケーブル２０を含むが、改良型ＨＤＭＩケーブル２０は拡張ブースト装置５４４を含む。拡張ブースト装置５４４は、ブースト装置３０（図５）及びブースト信号１２４を解析し制御バス５３８へのアクセスを提供する追加の回路を含む。

リアルタイムテスト機器５４２は、電力をケーブルに供給する＋５Ｖ電源（＋５Ｖ電力及び接地５３２）、ＨＤＭＩ準拠差動データ及びクロック信号を生成して、差動チャネル入力５３４を供給するデータパターン生成器、及びデータパターン生成器が出力するデータパターンを制御するとともに、制御バス（ＳＤＡ＋ＳＤＬ）５３８を経由してケーブル内の拡張ブースト装置５４４と通信する制御コンピュータ（ＰＣ）を含む。１組の典型的な差動終端回路５０４（図２４）を含む終端装置「Ｔｅｒｍ」が、差動チャネル出力５３６に接続される。

ケーブルを較正するために（各ケーブルは、製造時に個々に較正される）、リアルタイム較正方法は以下のステップを含む。
−ＰＣ内の制御プログラムが、データパターン生成器にＨＤＭＩデータパターンをケーブルの差動チャネル入力５３４に送信するように命令する。
−ＰＣ内の制御プログラムは、制御バス５３８を使用して、デスキューパラメータ及び等化パラメータを拡張ブースト装置５４４に送信する。
−拡張ブースト装置５４４は、設定されたパラメータによって決まるデスキューステップ及び等化ステップを実行する。
−拡張ブースト装置５４４は、デスキューされ等化された信号の品質を解析する。
−拡張ブースト装置５４４は、制御バス５３８を経由して品質結果をＰＣに報告する。
−各差動チャネルに対して異なる差動パラメータを使用して上記ステップを繰り返す。
−最良の設定が決定され、拡張ブースト装置５４４内のパラメータメモリ１０２内に永久的に設定される。

較正されたケーブルの適宜動作を確認するための追加チェックのために、データパターン生成器からケーブルの差動チャネルに送信された既知のパターンの受信が、拡張ブースト装置５４４内で検証される内蔵自己テスト（ＢＩＳＴ）を拡張ブースト装置５４４内に含め得る。

図３０は、図５のブースト装置３０、制御インタフェース５４６、及び性能解析回路５４８を含む拡張ブースト装置５４４の簡略ブロック図を示す。４つのチャネルブースト回路１００のうちの代表的な１つのみが図３０に示されるが、３つの各差動ＴＭＤＳチャネル及び差動クロックチャネルが各チャネルブースト回路１００によって処理されることが理解される。

制御インタフェース５４６は、制御バス５３８を経由してリアルタイムテスト機器５４２と通信するとともに、パラメータセットアップリンク５５０を経由して（ブースト装置３０内の）パラメータメモリ１０２と通信する。

性能解析回路５４８は、拡張ブースト装置５４４が較正中のときのみアクティブ（制御インタフェース５４６の制御下で電源投入される）である。

性能解析回路５４８は、差動−シングルエンドブロック５５２、線形位相補償器５５４、オーバーサンプリング・リクロックブロック５５６、及びトレーニング機能ブロック５５８を含む。トレーニング機能ブロック５５８の出力は、制御リンク５６０を経由して制御インタフェース５４６の入力に接続される。トレーニング機能ブロック５５８の２つのオプションの出力（パラメータリンク５６１）が、パラメータメモリ１０２を迂回してチャネルブースト回路１００のデスキューパラメータ入力１２６及び等化パラメータ入力１２８に接続される。

図３０には、任意の差動チャネルからクロックを復元し、多相クロック信号（クロック位相ＰＨ０〜ＰＨ２３）を生成する従来のクロック復元回路は示されていない。多相クロック信号の生成は、クロックの複数の位相を生成するいくつかの任意の既知の技法を使用して位相ロックループを使用して達成でき、本明細書では詳述しない。

４つの各チャネルブースト回路１００は、リアルタイムケーブル較正方法によって較正されているが、「ブースト信号」ペア１２４はタップされ性能解析回路５４８に接続される。

４つのチャネルブースト回路１００を順次較正するために、単一の共通性能解析回路５４８を共有し得ることに留意する。あるいは、チャネルブースト回路１００を並列に較正可能にする複数の性能解析回路５４８を拡張ブースト装置５４４内に含め得る。

性能解析回路５４８内で、この差動信号は差動−シングルエンドブロック５５２に接続され、差動−シングルエンドブロック５５２は、ブースト信号１２４をシングルエンド信号５６２に変換し、シングルエンド信号５６２は線形位相補償器５５４に入力され、線形位相補償器５５４は、多相クロック信号のＰＨ０位相も受け取り、出力として位相整列信号５６４（すなわち、前処理済みデータ信号）を生成する。

オーバーサンプリング・リクロックブロック５５６は、位相整列信号５６４並びに多相クロック信号の２４すべての位相（ＰＨ０〜ＰＨ２３）を受け取り、２４サンプルのデジタルサンプル信号５６６を生成し、次に、この信号はトレーニング機能ブロック５５８に入力される。

アナログ位相復元（線形位相補償器５５４）
差動−シングルエンドブロック５５２内でシングルエンド信号５６２に変換された後、データをサンプリングする（デジタル信号に変換する）準備が整う。しかし、問題は、サンプリングクロックに対するデータの位相が未知であることである。この位相関係が未知の場合、データ遷移中にサンプリングされ、データストリーム内のデータを誤解釈する危険がある。オンボードクロック（多相クロックのＰＨ０）とデータ（シングルエンド信号５６２）との位相関係を定義するために、（線形位相補償器５５４内の）アナログ位相検出器が使用される。データ及び復元クロックの周波数は、両方のタイミングが同じソース、すなわち送信されるクロックから導出されるため等しく、周波数調整の必要はない。線形位相補償器５５４は、Ａｆｓｈｉｎ Ｒｅｚａｙｅｅ及びＫｅｎ Ｍａｒｔｉｎによる「Ａ １０−Ｇｂ／ｓ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ ｗｉｔｈ Ｌｉｎｅａｒ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ ａｎｄ Ｃｏｕｐｌｅｄ Ｔｗｏ−ｓｔａｇｅ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ」と題される論文において説明される方式と同様の方式を利用する。この論文は、イタリアフローレンスでの２００２年Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ （ＳＳＣＩＲＣ），４１９−４２２頁において発表されたものであり、参照により本明細書に援用される。

Ｒｅｚａｙｅｅ及びＭａｒｔｉｎのこの位相検出方式では、データストリーム内の立ち上がりエッジを中心として時間窓が生成される。位相検出器は、この窓内でのみイネーブルされる。窓は、１つのみのクロックエッジの存在が保証されるような長さのものである。Ｒｅｚａｙｅｅ及びＭａｒｔｉｎの実施では、クロック及びデータは、クロックエッジがデータビットの中央で発生するようにロックされる。これにより、整列クロックがデータが安定した領域内でサンプリングすることが可能になる。

本明細書において説明する位相検出回路の実施態様では、線形位相補償器５５４がクロックのエッジとデータのエッジとを整列させる。結果として生成される位相整列データ信号（位相整列信号５６４）は続けて、別個の回路ブロック（オーバーサンプリング・リクロックブロック５５６）内でオーバーサンプリングされ、それからビット値を決定することができる。

図３１は、線形位相補償器５５４の例示的な実施態様のブロック図を示す。線形位相補償器５５４は、
−データ入力（Ｄｉｎ）及び制御入力（Ｃｉｎ）を有するプログラマブルアナログ遅延５６８と、
−アナログ位相検出器（ＡＰＤ）５７０と、
を備え、アナログ位相検出器５７０は、−窓生成器５７２と、−クロック入力「Ｃｋ」、データ入力「データ」、及びイネーブル入力ＥＮを有する位相検出器５７４と、−入力「アップ」及び「ダウン」を有するとともに、キャパシタＣ１８を含む電荷ポンプ５７６とを含む。

線形位相補償器５５４への入力は、データ信号（シングルエンド信号５６２）及びクロック信号（復元された多相クロックのＰＨ０）である。データ信号は、出力が位相整列信号５６４（前処理済みデータ信号）であるプログラマブルアナログ遅延５６８のデータ入力（Ｄｉｎ）に接続される。この信号（５６４）は、出力が位相検出器５７４のイネーブル入力「ＥＮ」に接続される窓生成器５７２の入力にさらに接続される。位相検出器５７４のクロック入力「Ｃｋ」は、多相クロック信号の位相０（ＰＨ０）を受け取る。位相検出器５７４の出力は、電荷ポンプ５７６の「アップ」入力及び「ダウン」入力を駆動する。電荷ポンプ５７６の出力はアナログ制御信号であり、プログラマブルアナログ遅延５６８の制御入力Ｃｉｎに接続される。

窓生成器５７２は、入力データの正エッジを検出し、データがロックされるべきクロックのエッジを含むことが保証される持続時間の、位相検出器５７４のイネーブル（ＥＮ）信号を生成する。

位相検出器５７４は、窓生成器５７２によって供給されるイネーブル信号（ＥＮ）を使用して、イネーブル信号（ＥＮ）の長さにわたって「データ」信号の位相と「Ｃｋ」信号の位相とを比較する。位相検出器の出力は、キャパシタＣ１８を充電するか、又は他の適した手段によって制御電圧を生成する制御電圧生成器である電荷ポンプ５７６によってプログラマブルアナログ遅延５６８を制御する。

プログラマブルアナログ遅延５６８は、制御信号を位相検出器５７０からとり（制御入力「Ｃｉｎ」）、プログラム可能な量だけデータ信号を遅延させて、クロック信号と整列させる。したがって、プログラマブルアナログ遅延５６８の出力は位相整列信号５６４である。

この線形位相補償器５５４は、ＩＳＩ（シンボル間干渉）及びジッタが存在する中でロバストに機能し、オンボードクロックのエッジをデータチャネル内の略「理想的な」データ遷移ポイントと整列させる。

オーバーサンプリング
位相整列（データ）信号５６４は、まだシンボル間干渉（ＩＳＩ）、歪み、ノイズ、及び他の欠陥を含み得るレールツーレールアナログ信号である。オーバーサンプリング・リクロックブロック５５６（図３０）において、この信号は、信号のクロックレートの１２倍のレートで効率的にサンプリングされる。すなわち、各ビット周期中、データ信号は１２の等間隔のインターバルでサンプリングされ、１２個のデジタルサンプルを生成する。信号が高速なこと（通常、１．６５ＧＢ）により、信号を１２倍高速のクロック信号を使用して実際にサンプリングすることは現実的ではない。それに代えて、信号をクロック信号の等間隔の１２個の位相を使用してサンプリングし、各クロック位相がデジタルサンプルを生成し、したがって、１データビットを表す１２個のサンプルを生成することにより、同じ効果が得られる。本実施形態では、２４個のクロック位相（多相クロック信号のＰＨ０〜ＰＨ２３）が、１２個のサンプリング位相内の１データビットのみならず、６個のサンプリング位相内の先行データビットの後ろ半分及び別の６個のサンプリング位相内の次のデータビットの前半分を捕捉するために使用される（こうして「将来」を見るために、従来のデジタルレジスタロジック及びパイプライン処理が使用される。）。

オーバーサンプリングにより、用語「ビット」は曖昧になり得る。説明したように、用語「ビット」、「プライマリデータビット」、及び「ビットクロック周期」は、公称１．６ＧＢデータビット及びその周期を示すために使用され、「サンプル」及び「サンプルビット」は、１ビットクロック周期当たり１２個のサンプルのうちの１つを示すために使用され、「２４サンプルワード」は２４サンプルのアンサンブルを示すために使用される。

したがって、オーバーサンプリング・リクロックブロック５５６は、２４サンプルのデジタルサンプル信号５６６を出力することによって２４個のサンプル（「２４サンプルワード」）をビットクロックレートで生成する。

図３２は、図３１のプログラマブルアナログ遅延５６８内のデータ位相シフト及び図３０のオーバーサンプリング・リクロックブロック５５６内のオーバーサンプリングを示す。図３２のダイアグラム６００は、例示的な波形６０２、遅延波形６０４、１組のサンプリングクロック６０６、２４サンプルワード６０８、及びビット周期及び前後のビットを示すスケールを示す。

例示的な波形６０２は、位相整列前のシングルエンド信号５６２（図３０）の一例を表す。信号が、１−０遷移近くでいくらかの歪み（ノイズ又はＩＳＩ）を有する「１」ビットとして現れ、示されるビット周期と整列していないことに留意する。遅延波形６０４は、線形位相補償器５５４を通しての遅延後の対応する位相整列信号５６４を表す。信号はここで、示されるビット周期とおおよそ整列するが、まだ歪みを含むことに留意する。この信号は、オーバーサンプリング・リクロックブロック５５６内の１組のサンプリングクロック６０６によって示される多相クロックの２４個の位相（ＰＨ０〜ＰＨ２３）を使用してサンプリングされ、結果として２４サンプルワード６０８が生成される。２４サンプルワード６０８は、先行ビット周期から６個のサンプル（００００００）、ビット周期から１２個のサンプル（１１１１１１１１１１００）、及び後続ビット周期からさらに６個のサンプル（００００００）を含む。

２４サンプルワード６０８は、オーバーサンプリング・リクロックブロック５５６によって２４サンプルのデジタルサンプル信号５６６としてトレーニング機能５５８に出力される。

アイ品質判断
トレーニング機能５５８（図３０）は、図３２の２４サンプルワード６０８に示されるような２４サンプルワードストリームである２４サンプルのデジタルサンプル信号５６６を評価することにより、フィードバックをリアルタイムテスト機器５４２に提供することができる。このように、時間領域テスト機器５４２は、現在較正中のチャネルブースト回路１００の調整可能パラメータを調整することが可能であり得る。

本発明の好ましい実施形態において採用される手法は、考えられるこれらパラメータの設定の各順列を系統的に検討し、前処理済み信号（２４サンプルのデジタルサンプル信号５６６としてオーバーサンプリングされるシングルエンド信号５６２）を観察してその品質を測定し、「品質ナンバ」の形態の品質尺度を取得し、最良の品質ナンバをもたらす設定をパラメータメモリ１０２（図３０）に保持する手法である。

デスキュー設定及び等化器設定は以下を含み得る（実施形態例での実際の値は、ビットオーバーサンプリング係数１２に基づいて括弧内に示される）。
−差動遅延補償の設定（約０ｐｓｅｃ〜約３６０ｐｓｅｃの範囲の７つの値）
−差動遅延の正極信号又は負極信号への挿入（正又は負）
−最大で３２個の周波数応答（ケーブル）等化設定

ビットクロックとデータビットとの位相オフセットはここでは対象ではなく、線形位相補償器５５４によって独立して自動的に調整されることに留意する。デスキュー及び等化が最適な設定付近内にある場合、位相整列データ信号５６４の位相はかなり正確であり、公称ビット周期は、２４サンプルワードの真ん中の１２個のサンプルにセンタリングされる。そうではない場合、データ／クロック位相の整列が最適未満であっても問題ではない。

トレーニング機能５５８の実施態様
リアルタイム較正方法は、上述したように（図３０）ＰＣを通してのステップ毎の制御下で行うことができるが、トレーニング機能５５８がパラメータメモリ１０２を迂回し、パラメータ（１２６及び１２８）の試行値を設定する反復ステップを実行し、各チャネルの最終結果のみをＰＣに報告することが可能であり、そしてＰＣが「最良」の設定をパラメータメモリ１０２にロードし得ることが有利であり得る。

あるいは、ＰＣをリアルタイム較正を開始するためにのみ使用し、最終結果（「最良の設定」）が、ＰＣの介入なしでパラメータメモリに自律的にロードされ得る。

図３３は、トレーニング機能５５８の好ましい実施形態であるトレーニング機能回路７００の簡略ブロック図を示す。トレーニング機能７００は以下のブロックをふくむ。
−ビット長検出ブロック７０２
−参照番号７０４〜７１８で示される１組の長さｉカウンタ（ｉ＝５〜１２）
−最良品質ナンバレジスタ７２２を含むビット品質計算器７２０
−入力Ｄ及びＷ並びに出力Ｑを有する最良設定メモリ７２４
−書き込みイネーブルゲートＥＮ７２６
−現在設定メモリ７２８
−評価ラン制御ブロック７３０
−セレクタＭＵＸ７３２

トレーニング機能７００への入力は、ビット長検出ブロック７０２に接続される２４サンプルのデジタルサンプル信号５６６及びクロック（多相クロック信号のＰＨ０）である。ビット長検出ブロック７０２の出力は、１組のカウントイネーブル信号７３４であり、カウントイネーブル信号が１つずつ各長さｉカウンタ７０４〜７１８に接続される。各長さｉカウンタ７０４〜７１８の出力は、入力をビット品質計算器７２０に提供する。そして、ビット品質計算器７２０は、「最良設定保存イネーブル」制御信号７３６を使用して書き込みイネーブルゲートＥＮ７２６に接続される。書き込みイネーブルゲートＥＮ７２６の他方の入力は、「計算終了」信号７３８を評価ラン制御ブロック７３０から受け取る。書き込みイネーブルゲートＥＮ７２６の出力は、最良設定メモリ７２４の書き込み制御入力「Ｗ」に接続される。最良設定メモリ７２４の出力Ｑは、デスキュー及び等化の設定値を表すデジタル制御ワードであるマルチビット「最良設定」信号７４０を送る。「最良設定」信号７４０は、セレクタＭＵＸ７３２の２つのデータ入力のうちの一方に接続され、セレクタＭＵＸ７３２の他方のデータ入力は、同様のデータワード、すなわち「現在設定」信号７４２を現在設定メモリ７２８から受け取る。「現在設定」信号７４２は、最良設定メモリ７２４のデータ入力Ｄにも加えられる。評価ラン制御ブロック７３０の出力は、書き込みイネーブルゲートＥＮ７２６（すでに上述した）に接続される「計算終了」信号７３８及びセレクタＭＵＸ７３２の選択入力に接続される「サーチ終了」信号７４４を含む。セレクタＭＵＸ７３２の出力（「サーチ終了」信号７４４の状態に応じて「現在設定」７４２又は「最良設定」７４０を出力する）は、デスキューパラメータ１２６及び等化パラメータ１２８に分けられ、これらのパラメータはパラメータリンク５６１に送出される。図３０を参照のこと。

トレーニング機能７００は、ＰＣ内の制御プログラムによって要求され得るように評価ラン制御７３０を開始し、「最良設定」信号７４０又は「現在設定」信号７４２を報告するために、制御リンク５６０及び制御インタフェース５４６（図３０）によってリアルタイムテスト機器５４２（図２９）内のＰＣにさらに接続される。

トレーニング機能７００の全体動作は、手短に述べれば、予め定義される各組のパラメータ設定（「現在設定」）に対して特定の時間期間（受け取られるデータビットの特定の数Ｎに対応する）中にテストを実行（「評価ラン」）できるようにする評価ラン制御ブロック７３０によって制御される。トレーニング機能７００の各「評価ラン」は、Ｎプライマリデータビットに等しい持続時間（「Ｎ」ビットの観察期間）にわたって実行される。「トレーニングラン」は、それぞれ異なる組の「現在設定」を使用する一連の「評価ラン」である。「トレーニング機能」の目的は、「最良」（最高）の品質ナンバを与えるデスキュー設定及び等化設定の順列を選択し、ＰＣがパラメータメモリ１０２に続けてロードする較正結果として、制御リンク５６０及び制御バス５３８を経由してこれら設定をＰＣに報告することである。トレーニング機能は、制御リンク５６０を経由してＰＣから受け取られるトリガによって呼び出す（開始する）ことができる。「トレーニングラン」の動作についてはフローチャート（以下の図３４）の助けによりさらに説明する。図３３に示されるトレーニング機能７００の個々のブロックの機能をまず手短に説明する。

ビット長検出ブロック７０２は、上述したように（図３２）、（公称では真ん中の１２個のサンプル内の）オーバーサンプリングされた受信ビット及び隣接ビットのサンプルを示し、２４ビット（サンプル）のデジタルワードとして扱う２４サンプルのデジタルサンプル信号２３４を受け取り、このような各デジタルワードクラスタ（ラン）内で、各端で少なくとも１つの「０」によって囲まれる隣接する「１」を検出する。例えば、図３２の２４サンプルワード６０８「００００００１１１１１１１１１１００００００００」は、一続きになった１０個の「１」サンプルを含む。ビット長検出ブロック７０２の機能は、含まれる一続きの「１」（もしあれば）の長さによって到着した各２４サンプルワード６０８を分類し、対応する長さｉカウンタ（７０４〜７１８）をそれに従って増分することである。上記例では、長さ１０カウンタ７１４が増分される。

５未満又は１６以上の長さのカウンタがないことに留意する。これらの長さは無視される。

したがって、長さｉカウンタ７０４〜７１８は、各評価ランでのデジタルサンプル信号２３４内の２４サンプルワードストリーム内の対応する長さの一続きの「１」の発生数を記録し累積する。

各評価ランの終わりに、長さｉカウンタ７０４〜７１８の出力はビット品質計算器７２０に供給され、ビット品質計算器７２０は、ヒューリスティックアルゴリズムに従って累積された長さカウントのアンサンブルから品質ナンバを計算する。アナログフロントエンドを「トレーニング」する目的が、最も適切な等化設定（図２及び図２２の等化ブロック２０６参照）に繋がるとともに、存在し得るいかなる差動スキューも差動デスキュー２０４を調整することによって「最適に」除去する設定である「最良設定」を見つけることであることを想起されたい。完全に位相整列した（図２３の線形位相補償器２１０参照）「１」と「０」が交互になった理想的なデータ信号は、オーバーサンプリング後、
００００００１１１１１１１１１１１１００００００
１１１１１１００００００００００００１１１１１１
という連続した２４サンプルワードになり、ランレングス１２のカウントが高くなる。一続きのいずれかの端に「０」サンプルを有する連続した「１」サンプルのみがカウントされるため、ランレングス６はカウントされない。したがって、窓の端にある６個のサンプルはカウントされず、これらは、先行又は後続するビット周期内でそれぞれカウントされた、又はカウントされることになるビットの部分である。

信号の形状が完全（１ビット当たり１２個の「１」サンプル）ではないが、位相整列が１つ又は少数のサンプル分、スキューした場合、その結果として、ランレングス１２に高いカウントが同じように記録され得る。信号が歪んだ場合（不完全な差動デスキュー、高ＩＳＩ、又は非最適な等化設定）、他の長さが記録され得る。

評価ランの終わりに、ビット品質計算器７２０は、各長さｉカウンタ７０４〜７１８の中身を長さに固有の重みと乗算し、その積を合算することによって品質ナンバを計算する。
ｉ＝５〜１２の場合、ビット品質ナンバ＝ＳＵＭ（Ｌｅｎｇｔｈ．ｓｕｂ．ｉカウント×Ｗｅｉｇｈｔ．ｓｕｂ．ｉ）

以下の組の重みが本発明の実施形態において使用されたが、他の重みも良好な結果を与え得る。
Ｗｅｉｇｈｔ．ｓｕｂ．５＝−２
Ｗｅｉｇｈｔ．ｓｕｂ．６＝−２
Ｗｅｉｇｈｔ．ｓｕｂ．７＝−１
Ｗｅｉｇｈｔ．ｓｕｂ．８＝１
Ｗｅｉｇｈｔ．ｓｕｂ．９＝１
Ｗｅｉｇｈｔ．ｓｕｂ．１０＝２
Ｗｅｉｇｈｔ．ｓｕｂ．１１＝４
Ｗｅｉｇｈｔ．ｓｕｂ．１２＝８

選択された重みの大きさは、予期され得るように、完全なパルスを示す１２のランレングスが最高の重みを有し、８未満のランレングスが深刻な歪みを示し得、その結果としてビット品質ナンバに負の寄与を与える。

特定の設定セット（現在設定）を使用しての各評価ランからのビット品質ナンバは、現在（レジスタ７２２に）記憶されている最良品質ナンバと比較される。前の最良品質ナンバを超える場合、最良品質ナンバ７２２はより高いナンバで更新され、現在設定は最良設定メモリ７２４に保存される。ビット品質計算器７２０の出力（「最良設定保存イネーブル」制御信号７３６）が書き込みイネーブルゲートＥＮ７２６内の評価ラン制御ブロック７３０からの「計算終了」信号７３８とＡＮＤ演算されて、最良設定メモリ７２４の書き込み信号（「Ｗ」入力）を生成し、それと同時に、現在設定（現在設定メモリ７２８からの「現在設定」信号７４２）が最良設定メモリ７２４のデータ入力「Ｄ」に提示され、最良設定メモリ７２４に現在設定を記憶させるこの機能は、図３３に示される。

一方、所与の現在設定について、レジスタ７２２にすでに記憶されている最良品質ナンバ以下のビット品質ナンバが得られる場合、書き込みイネーブルゲートＥＮ７２６はイネーブルされず、現在設定は最良設定メモリ７２４に記憶されない。

評価ラン制御ブロック７３０は、各評価ランにおいて、現在設定順列を選び、各評価ランの持続時間にわたって現在設定順列を現在設定メモリ７２８に記憶する。各評価ラン中、「現在設定」７４２は、セレクタＭＵＸ７３２を通して供給されて、デスキューパラメータ及び等化パラメータ（１２６及び１２８）を（パラメータリンク５６１を経由して）差動デスキューブロック及び等化ブロック（それぞれ１１０及び１１２）に提供する。

全順列が尽きた後、すなわち「トレーニングラン」の終わりに、「サーチ終了」信号７４４が評価ラン制御ブロック７３０によってアサートされ、次に、評価ラン制御ブロック７３０は、セレクタＭＵＸ７３２に「最良設定」をデスキューパラメータ信号及び等化パラメータ信号（１２６及び１２８）に（パラメータリンク５６１を経由して）送る。

各評価ランが行われる受信データビットＮの数は、ＰＣの制御下で決定することができ、ＰＣは、較正中にデータパターン生成器が送るべきデータパターンも決定する。数Ｎは、ケーブルの長さ及びデータパターンの性質に応じて約２５６〜１００００の範囲を有し得る。

現行技術の制限により、トレーニング機能回路７００のブロック７０２〜７１８は複製される（図３３に複製は示されない）。これら各ブロックは半分の速度で動作し、交互に受信するデータビットの２４サンプルのデジタルサンプル信号５６６を処理し、各評価ランの終わりに、ビット品質ナンバが単純に、両方のカウンタセットの中の長さｉカウンタの中身から計算される。したがって、実際には、合計で２Ｎビットが各評価ランで処理される。

実施形態であるトレーニング機能回路７００と細部が異なり得るトレーニング機能５５８の代替の実施態様も考案される。例えば、受信データ信号をオーバーサンプリングするクロック位相数は、２４より少なくても又は多くてもよく、オーバーサンプリングの窓は少なくとも１ビット周期（中央サンプリング）を含み得るが、隣接ビットに関してより狭くても又は広くてもよい。「１」サンプルのランレングスをカウントする代わりに、「０」サンプルのランレングスを累積してもよく、異なる重みをランレングスカウントに適用してもよい。当業者が想至し得るこれら及び他の変形は本発明の範囲内に含まれる。

図３４は、（図３３の実施形態であるトレーニング機能回路７００に対応する）トレーニング機能５５８の動作を示すトレーニングラン８００の高レベルフローチャートを示す。トレーニングラン８００は、呼び出されて、「開始」から動作又は論理判断のいずれかであるいくつかのステップを通して「終了」までを実行し得る有限プロセスである。
８０２：「最良品質ナンバ（ｂｅｓｔＱＮ）をリセットする」
８０４：「第１の現在設定を取得する」
８０６：「評価ランを行う」
８０８：「品質ナンバ（ＱＮ）を計算する」
８１０：「計算された品質ナンバが最良品質ナンバよりも大きいか（ＱＮ＞ｂｅｓｔＱＮ）？」イエス又はノー
８１２：「最良設定を現在設定に設定し、最良品質ナンバを計算された品質ナンバに設定する（ｂｅｓｔＳｅｔｔｉｎｇｓ：＝ｃｕｒｒｅｎｔＳｅｔｔｉｎｇｓ；ｂｅｓｔＱＮ：＝ＱＮ）」
８１４：「トレーニングが終了か？」イエス又はノー
８１６：「次の現在設定を取得する」
８１８：「最良設定をＰＣに送る」

現在設定は、制御可能なパラメータ、すなわち差動デスキューパラメータ１２６及び等化パラメータ１２８（図３０）を指す。トレーニングランの始めに、記憶されていた変数「最良品質ナンバ」（ｂｅｓｔＱＮ）が初期化され（「ｂｅｓｔＱＮをリセットする」８０２）、第１のパラメータセットが作成される（「第１のｃｕｒｒｅｎｔＳｅｔｔｉｎｇｓを取得する」８０４）。この後、ステップ８０６（「評価ランを行う」）から８１６（「次のｃｕｒｒｅｎｔＳｅｔｔｉｎｇｓを取得する」）までループし、このループは、ステップ８１４（「トレーニングが終了か？」）によって示されるように、すべての設定（パラメータの順列）が消費され、トレーニングが終わるまで実行される。トレーニングラン８００は、ステップ８１８（「ｂｅｓｔＳｅｔｔｉｎｇｓをＰＣに送る」）で終了する。

ループ（ステップ８０６〜８１６）内では、ステップ８０６（「評価ランを行う」）の後にステップ８０８（「品質ナンバを計算する」）が続き、ステップ８０８において、品質ナンバが評価ランの結果から計算される。このステップ８０８は、例えば、図３３のビット品質計算器７２０によって実行され得る。次のステップ８１０「計算された品質ナンバが最良品質よりも大きいか」において、最後に計算された品質ナンバ（ＱＮ）と記憶されている「最良品質ナンバ」（ｂｅｓｔＱＮ）とが比較される。ＱＮがｂｅｓｔＱＮよりも大きい場合、現在設定が変数「ｂｅｓｔＳｅｔｔｉｎｇｓ」に割り当てられて記憶されるとともに、記憶されている変数「ｂｅｓｔＱＮ」も最後に計算されたＱＮで交換される（ステップ８１２）。ステップ８１４「トレーニングが終了か？」において、有効なすべてのパラメータ順列が評価されたか否かが判断される。トレーニングが終了ではない場合、次の順列がステップ８１６「次の現在設定を取得する」において作成され、ループは評価ラン（ステップ８０６）に続く。評価する順列がもうない場合、トレーニングは終了し（ステップ８１４「トレーニングが終了か？」の「イエス」）、現在設定は放棄され、ステップ８１８において、ｂｅｓｔＳｅｔｔｉｎｇｓがＰＣに送られ、それからトレーニングラン８００が終了する。

ステップ８０６の評価ランは、図３５に示される例示的な評価ラン方法９００のサブルーチンフローチャートにさらに詳述される。評価ラン９００は、「入る」から動作又は論理判断のいずれかであるいくつかのステップを通って「戻る」まで流れる。
９０２：「ｃｕｒｒｅｎｔＳｅｔｔｉｎｇｓを差動デスキュー・等化ブロックに送る」
９０４：「Ｌｅｎｇｔｈ［ｉ］カウンタをリセットする」
９０６：「次のオーバーサンプルビットを取得する」
９０８：「ランレングス（ＲＬ）を計算する」
９１０：「ＲＬ［ｉ］が０ではない各ｉについて、Ｌｅｎｇｔｈ［ｉ］カウンタを増分する」
９１２：「評価ランが終了か？」

現在設定（「トレーニングラン」８００のフローチャート参照）は、ステップ９０２において、差動デスキューブロック１１０及び等化ブロック１１２に（パラメータリンク５６１を経由して）送られ、評価ラン９００中、一定のままである。ランは、ステップ９０４においてすべてのＬｅｎｇｔｈカウンタを０（ゼロ）にリセットすることによって初期化される。これらカウンタは、実施形態であるトレーニング機能回路７００（図３３）のＬｅｎｇｔｈカウンタ７０４〜７１８に対応する。本発明の本実施形態では、ｉ＝５〜１５のカウンタ（選択されたランレングス５〜１５）のみが提供されるが、他の範囲を使用してもよい。

ステップ９０６において、次のオーバーサンプリングデータビット及び隣接するサンプルが得られる。この「オーバーサンプル」は、先の説明（図３０）の２４サンプルのデジタルサンプル信号５６６に対応する。次のステップ９０８（「ランレングスを計算する」）において、受け取ったオーバーサンプルが解析され、上述したように「１」のランレングスが求められる（図３３のビット長判断７０２）。このステップは、オーバーサンプル内で見つかった各ランレングス（ランレングス５〜１５のみが範囲に含まれる）の指示を生成する。次のステップ９１０（「ＲＬ［ｉ］が０ではない各ｉについて、Ｌｅｎｇｔｈ［ｉ］カウンタを増分する」）において、ランレングスが前のステップにおいて示された各Ｌｅｎｇｔｈ［ｉ］カウンタが増分される。

十分な数のデータビット（オーバーサンプル）が処理された場合、評価ランの終了がステップ９１２「評価ランが終了か？」において示される。換言すれば、簡単なループカウントが保持され、評価ランが終了し、すなわちトレーニングラン８００内の次のステップ８０８に戻り、長さカウンタの中身は品質ナンバに変換される。

トレーニング機能の実施形態であるトレーニング機能回路７００を使用して、実施形態であるリアルタイム構成５４０とは細部が異なり得るリアルタイムケーブル較正方法の代替の実施態様も考案される。例えば、ビット品質計算等のトレーニング機能のいくつかの機能は、拡張ブースト装置５４４内ではなくＰＣ内で実行してもよく、この場合、制御バスを経由して長さｉカウンタ（７０４〜７１８）の中身を拡張ブースト装置５４４からＰＣに周期的に通信する必要がある。当業者が想至し得るこれら及び他の変形は本発明の範囲内に含まれる。

図３６は、周波数領域及び時間領域の較正方法の一般的なテストセットアップ１０００を示す。一般的なテストセットアップ１０００は、改良型ＨＤＭＩ（高精細マルチメディアインタフェース）ケーブル２０（図２８参照）、ＰＣ１００２、及びＶＮＡ（ベクタネットワークアナライザ）又はＴＤＲ（時間領域反射率計）のいずれかであるテスト機器１００４を含む。ＰＣ１００２は、ケーブルの制御バス（ＳＤＡ＋ＳＣＬ）５３８に取り付けられる。テスト機器１００４は、ケーブルの両端において差動チャネル、すなわち、４つの差動チャネル入力（８本線）５３４及び４つの差動チャネル出力（８本線）５３６に接続される。

テスト機器１００４は、標準ＰＣインタフェース１００６を経由してＰＣ１００２によって制御され、刺激信号をケーブル入力（５３４）に送信し、ケーブル出力（５３６）から測定結果を受信する。結果は、標準ＰＣインタフェース１００６を経由して評価のためにＰＣに渡される。

ＶＮＡ又はＴＤＲのいずれかであるテスト機器１００４を使用して、ケーブルの周波数減衰特性及び遅延特性の両方を取得することが可能であるが、周知の数学的変換が、ＶＮＡ又はＴＤＲのそれぞれを使用して取得される周波数領域結果と時間領域結果との変換を行うために必要である。

図３７は、改良型ＨＤＭＩケーブル２０内のブースト装置３０を較正する際に一般的なテストセットアップ１０００と併せて使用できる較正方法１１００の簡略化された高レベルフローチャートであり、較正方法１１００はいくつかのステップを含む。
１１０２：「第１のデスキューパラメータ設定を選択する」
１１０４：「差動スキューを測定する」
１１０６：「スキューは許容可能か？」（イエス：ステップ１１１０に進む、ノー：ステップ１１０８に進む）
１１０８：「デスキューパラメータ設定を変更する」
１１１０：「第１の等化器設定を選択する」
１１１２：「減衰を測定する」
１１１４：「減衰は許容可能か？」（イエス：終了に進む、ノー：ステップ１１１６に進む）
１１１６：「等化器パラメータ設定を変更する」

較正方法１１００は、２つのフープ、すなわちデスキューパラメータを設定する第１のループ（ステップ１１０４〜１１０８）及び等化器パラメータを設定する第２のループ（ステップ１１１２〜１１１６）を含む。較正方法は、（任意の）第１のデスキューパラメータ設定で開始され（ステップ１１０２）、ＰＣ１００２が第１のデスキュー設定をブースト装置３０（図３６）のパラメータメモリ１０２にロードする。

ステップ１１０４において、較正中の差動チャネルのエンドツーエンド（入力５３４からブースト装置３０を含む改良型ＨＤＭＩケーブル２０を通って出力５３６までの）差動スキューが、テスト機器１００４によって測定され、ＰＣ１００２に報告される。

ステップ１１０６において、測定結果はＰＣにおいて処理され、テストのスキュー閾値セット及び前のテスト結果と比較される。結果が許容可能であると証明される場合、すなわち結果がスキュー閾値よりも低い（且つ理想的には最小である）場合、較正方法はステップ１１１０に進み、その他の場合、デスキューパラメータ設定は変更され（ステップ１１０８において）、較正方法はステップ１１０４にループして戻る。

すべてのデスキュー設定が試行された後、許容可能な差動スキュー測定が見つからないという希な事態では、ケーブルは欠陥とみなされる。

ステップ１１１０において、較正方法は（任意の）第１の等化器パラメータ設定に進み、ＰＣ１００２が第１の等化器設定をブースト装置３０（図３６）のパラメータメモリ１０２にロードする。同じロット内のすべてのケーブルは同様の特性を有するため、同じ等化器値を同じロットからのすべてのケーブルに設定して、製造時に時間を節約することも望ましいことがある。

ステップ１１１２において、較正中の差動チャネルのエンドツーエンド（入力５３４からブースト装置３０を含む改良型ＨＤＭＩケーブル２０を通って出力５３６までの）減衰が、テスト機器１００４によって測定され、ＰＣ１００２に報告される。等化器パラメータの略最適な設定を保証するために、最高で差動チャネル内で送信される最高速信号の周波数程度から最高でデータの２／（ビット時間）−４（ビット時間）の周波数程度までの周波数での減衰を測定する必要がある。

ステップ１１１４において、測定結果（対象範囲内の全周波数で測定された利得値）がＰＣ１００２において処理され、０ｄｂに近いか、それよりも大きく（ＨＤＭＩ仕様の最小要件）、且つ所定の限度未満である所定範囲内にあるという要件と比較される。結果が許容可能である、すなわち、所定の範囲内にあると証明される場合、較正方法は終了し、その他の場合、等化器パラメータ設定は変更され（ステップ１１１６において）、較正方法はステップ１１１２にループして戻る。すべての等化器設定が試行された後、許容可能な減衰（利得）測定が見つからないという希な事態では、ケーブルは欠陥とみなされる。

この較正方法をケーブルの４つの各差動チャネルに対して首尾良く実行する必要があり、その後、ケーブルは較正され、ＨＤＭＩ仕様を満たすものとみなされる。

図３８は、変更された改良型ＨＤＭＩケーブル１２００の形態の本発明の代替の実施形態を示す。変更された改良型ＨＤＭＩケーブル１２００は、基本ＨＤＭＩケーブル４０（改良型ＨＤＭＩケーブル２０内の使用法と変わらない）、小型プリント回路基板（ＰＣＢ）１２０２、コネクタ１２０４、及びＰＣＢ１２０２に搭載された変更されたブースト装置１２０６を備える。

ＰＣＢ１２０２は、変更されたブースト装置１２０６に物理的な支持並びに基本ＨＤＭＩケーブルの導体への接続（ＰＣＢトラック）を提供する。

変更されたブースト装置１２０６はブースト装置３０に基づき、追加の入力が設けられている。ブースト装置３０が、基本ＨＤＭＩケーブル４０を通って伝搬する差動信号の極性の既存の時間スキューを調整する差動デスキュー回路１１０（図５）を含むいくつかの機能を提供することを想起し得る。

ブースト装置３０内で、各差動信号（図６のＨＤＭＩ入力５０）の各極性はブースト装置３０に直結される。

変更された改良型ＨＤＭＩケーブル１２００では、各差動信号の各極性は、図３８に示されるＰＣＢ１２０２のトラックを通して変更されたブースト装置１２０６の２つ以上（好ましくは３つ）の選択可能な入力に接続される。明確にするために、変更されたブースト装置１２０６の３つの入力に接続されたＨＤＭＩ入力５０のうちの１本の例の正極のみが示される。
−単極信号リード１２０８が直接、又はショートＰＣＢトラックを経由して基本ケーブル４０から変更されたブースト装置１２０６の第１の入力端子１２１０に接続される。
−第１の入力端子１２１０は、第１のＰＣＢトラック１２１２を通って変更されたブースト装置１２０６の第２の入力端子１２１４に接続される。
−第２の入力端子１２１４は、第２のＰＣＢトラック１２１６を通って変更されたブースト装置１２０６の第３の入力端子１２１８に接続される。

ＨＤＭＩ入力５０のうちの１つの例の負極及びその他のＨＤＭＩ入力５０の両極も同様に、ショートＰＣＢトラックを通って同様にそれぞれ、変更されたブースト装置１２０６の別個の３本端子セットにルーティングされる。

ＰＣＢトラック１２１２及び１２１６（実寸ではなく、記号的に示される）はそれぞれ、基本ＨＤＭＩケーブル４０から到着する信号に小さな遅延を提供するように設計される。したがって、変更されたブースト装置１２０６は、３つの入力端子１２１０、１２１４、及び１２１８において少量（好ましくは、約２ｃｍのＰＣＢトラックに相当する１００ピコ秒）だけそれぞれ遅延した、同じ信号の３つのコピーを受信する。変更されたブースト装置１２０６では、任意の入力端子からの３つの信号のうちのいずれか１つを、各差動ＨＤＭＩ入力の各極性に独立して選択することができる。選択後、信号は、ブースト装置３０について上述した様式と同じ様式で、変更されたブースト装置１２０６内で処理される。

このようにして、粗い調整及び細かい調整によって差動信号のデスキューを達成することができる。粗い調整は、各差動信号にいずれかの極性の１つ又は複数のＰＣＢ遅延を選択することによって行われる。細かい調整は、差動デスキュー回路１１０（図７）の調整可能な遅延（調整可能遅延ブロック３００）を調整することによって行われる。したがって、より広範囲のデスキューを達成することができ、又は逆に、ブースト装置３０と比較して、変更されたブースト装置１２０６内に提供する必要の有るオンチップ回路が少なくなる（遅延段３０６が少なくなる）。

図３９は、図５及び図６のブースト回路１００と同様の変更されたブースト装置１２０６の典型的な（４つのうちの１つの）変更されたブースト回路１００Ａを示し、対応する要素が同じ参照番号で示されている。変更されたブースト回路１００Ａは、ＨＤＭＩ入力回路１０６、差動デスキュー回路１１０、等化回路１１２、及びＨＤＭＩ出力回路１０８を含む。

図３９には、正極及び負極（それぞれＶ＋及びＶ−）を含む生の信号入力（ペア）１１６（図６参照）並びに正極（Ｖ＋）を図３８に示すように変更されたブースト装置１２０６の３つの入力端子１２１０、１２１４、及び１２１８に接続するＰＣＢトラック（遅延要素）１２１２及び１２１６も示される。

生の信号入力（ペア）１１６の負極（Ｖ−）も同様に３つの入力端子に接続される。

さらに、変更されたブースト回路１００Ａは、２つの入力セレクタ回路１２２０及び１２２０を含む。ＨＤＭＩ入力回路１０６への入力は、遅延された生の入力信号（ペア）１１６Ａであり、これは、ＰＣＢトラック（正極信号内の１２１２及び１２１６及び負極内の等価の遅延）によって形成される遅延要素を順次通過した後のオリジナルの生の入力信号（ペア）１１６である。ＨＤＭＩ入力回路１０６は、ＨＤＭＩケーブルの終端として機能する。生の入力信号１１６の遅延されていない正極Ｖ＋及びそれを遅延させたもの（入力端子１２１０、１２１４、及び１２１８）は、入力セレクタ回路１２２０に入力され、負極Ｖ−の場合も同様に入力セレクタ回路１２２２に入力される。「選択された復元信号」（ペア）１１８Ａは、ブースト回路１００の「復元信号」（ペア）１１８と等価であり、入力セレクタ回路１２２０及び１２２２によって生成され、差動デスキュー回路１１０に入力される。「選択された復元信号」（ペア）１１８Ａは、入力セレクタ回路１２２０及び１２２２の適切な設定を選択することによってすでに部分的にデスキューされ得る。

変更されたブースト回路１００Ａの残りの回路はブースト回路１００と変わらない。差動デスキュー回路１１０は「デスキュー信号」（ペア）１２０を出力し、この信号１２０は等化回路１１２に入力され、等化回路１１２は「等化信号」ペア１２２を出力し、この信号１２２はＨＤＭＩ出力回路１０８に入力され、最後に、ＨＤＭＩ出力回路１０８は「ブースト信号」（ペア）１２４を出力し、この信号１２４はＨＤＭＩ出力５２（図５）の１つである。

上述したように、差動デスキュー回路１１０の実施態様は変わらないまま（例えば、８つのオンチップ遅延段３０６を有する：図８参照）であるか、又はより少数（例えば、３つの）遅延段３０６を含み、それによってオンチップ面積を節約してもよい。入力セレクタ回路１２２０及び１２２２の制御をアナログセレクタ段３０８（図８）の制御と共に処理して、調整可能遅延ブロック３００（図８）と選択されたＰＣＢトラックによって提供される遅延との組み合わせである対応する範囲の調整可能遅延を生成することができる。

一例として、それぞれ１００ピコ秒の２つのＰＣＢトラック遅延があり、それぞれ２５ピコ秒の３つのオンチップ遅延段がある場合、２５ピコ秒刻みで０〜２７５ピコ秒の遅延範囲を、変更されたブースト装置１２０６を使用して達成することができる。ＨＤＭＩケーブルの種類及び範囲（長さ）に応じて要求され得るように、他の組み合わせ、より多数又は少数の選択可能なＰＣトラック遅延、及びより多数又は少数のオンチップ遅延段、並びにより長い又は短い遅延増分が容易に設計され得る。

本発明の実施形態を詳細に説明したが、以下の特許請求の範囲内で実施形態への変形及び変更を行い得ることが当業者には明らかであろう。

Claims (25)

1. 送信側データソース装置を受信側データシンク装置に接続し、複数の差動信号対を搬送するケーブルであって、
   前記送信側データソース装置を前記受信側データシンク装置に接続し、前記送信側データソース装置と前記受信側データシンク装置との間でデジタル信号を搬送する制御バスと、
   前記複数の差動信号対のうちの少なくとも１つの差動信号対をブーストするブースト装置と
   を備え、
   前記ブースト装置は、
   差動信号対を前記送信側データソース装置から受信し、復元信号対を出力する入力回路と、
   前記復元信号対を処理してデスキュー信号対にする、第１の調整可能パラメータを有するデスキュー回路と、
   前記デスキュー信号対を増幅してブースト信号対にし、前記ブースト信号対を前記受信側データシンク装置に送信する出力回路と、
   前記第１の調整可能パラメータを保持し、前記制御バスからアクセス可能なパラメータメモリと
   を有するケーブル。
2. 前記ブースト装置は、
   前記デスキュー信号対の周波数応答を調整する、第２の調整可能パラメータを有する等化回路
   をさらに有する請求項１に記載のケーブル。
3. 前記パラメータメモリは、前記第２の調整可能パラメータをさらに保持する
   請求項２に記載のケーブル。
4. 前記デスキュー回路は、
   いくつかの遅延ユニットを有する調整可能遅延ブロックと、
   前記遅延ユニットを選択することによって前記選択された遅延ユニットから発生する合成遅延を選択する手段と、
   前記合成遅延を前記少なくとも１つの差動信号対の極性に挿入する手段と
   を含む請求項１から３のいずれか一項に記載のケーブル。
5. 前記挿入する手段は、前記合成遅延を前記少なくとも１つの差動信号対の一方又は他方の極性に挿入する
   請求項４に記載のケーブル。
6. 前記調整可能遅延ブロックは、連続して配置されたいくつかのアナログ遅延ユニットを有するアナログ遅延ブロックであり、
   前記選択する手段はアナログセレクタを含み、
   前記挿入する手段はアナログスイッチを含む
   請求項４または５に記載のケーブル。
7. 前記ブースト装置は、
   前記ケーブルの性能を求める性能解析回路
   をさらに有する請求項２または３に記載のケーブル。
8. 前記性能解析回路は、
   前記ブースト信号対のデジタル表現を提供して、前処理済みデータ信号を生成するオーバーサンプリング回路と、
   前記前処理済みデータ信号の品質を推定し、前記前処理済みデータ信号の品質を向上させるように前記第１及び第２の調整可能パラメータの少なくとも一方を調整するトレーニング機能回路と
   を含む請求項７に記載のケーブル。
9. 前記性能解析回路は、
   前記ブースト信号対の位相をクロック信号の位相と整列させる位相補償器
   をさらに含む請求項８に記載のケーブル。
10. 前記位相補償器は、
    遅延制御信号を生成する位相検出器と、
    前記遅延制御信号に応じて、前記ブースト信号対の位相を変更するプログラマブル遅延回路と
    を持つ請求項９に記載のケーブル。
11. 前記性能解析回路は、
    前記ブースト信号対をシングルエンド信号に変換する差動−シングルエンドブロック
    をさらに含み、
    前記位相補償器は、前記シングルエンド信号を前記クロック信号と位相整列させ、
    前記オーバーサンプリング回路は、位相整列させた前記シングルエンド信号のデジタル表現を取得する
    請求項９または１０に記載のケーブル。
12. 前記トレーニング機能回路は、
    前記前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するデジタル回路と、
    前記デスキュー回路及び前記等化回路の前記第１及び第２の調整可能パラメータをいくつかの所定の設定に調整し、各設定について所定数のオーバーサンプリングビットを監視する評価ラン制御回路と、
    最高の前記品質ナンバに対応する最良設定を保持するメモリと、
    前記第１及び第２の調整可能パラメータを前記最良設定に更新する手段と
    を持つ請求項８から１１のいずれか一項に記載のケーブル。
13. 前記品質を推定する前記デジタル回路は、
    少なくとも１ビット周期の窓内の前記前処理済みデータ信号の前記デジタル表現内の連続した「１」サンプル又は「０」サンプルのランレングスを求める長さ検出回路と、
    観察周期「Ｎ」ビット中に選択されたランレングスの発生回数をカウントする複数のカウンタと、
    前記複数のカウンタの出力を処理して前記品質ナンバにするビット品質計算器と
    を備える、請求項１２に記載のケーブル。
14. 前記複数の差動信号対は、高精細マルチメディアインタフェース（ＨＤＭＩ）の差動信号対であり、複数の遷移時間最短差動信号伝送方式（ＴＭＤＳ）符号化データチャネル及び１つのクロックチャネルを含み、
    前記制御バスは、ＨＤＭＩのシリアルデータ（ＳＤＡ）ラインおよびシリアルクロック（ＳＣＬ）ラインを有する
    請求項１から１３のいずれか一項に記載のケーブル。
15. 前記ケーブルは、前記複数の差動信号対にそれぞれ対応する複数のワイヤ対を経由して前記複数の差動信号対を前記送信側データソース装置から前記受信側データシンク装置へ搬送し、
    前記ブースト装置は、前記複数のワイヤ対のうち前記少なくとも１つの差動信号対を前記受信側データシンク装置へ搬送するワイヤ対から、前記ブースト装置の動作に必要な電力の少なくともいくらかを取得する
    請求項１から１４のいずれか一項に記載のケーブル。
16. ケーブルの性能を求め、送信側データソース装置を受信側データシンク装置に接続し、差動信号対を搬送する方法であって、
    前記ケーブル内のブースト装置に設けられ前記ケーブルが有する制御バスからアクセス可能なパラメータメモリに、第１の調整可能パラメータを保持するステップと、
    前記ブースト装置で前記差動信号対をブーストするステップと
    を備え、
    前記制御バスは、前記送信側データソース装置を前記受信側データシンク装置に接続し、前記送信側データソース装置と前記受信側データシンク装置との間でデジタル信号を搬送し、
    前記差動信号対をブーストするステップは、
    前記送信側データソース装置から前記差動信号対を受信し、復元信号対を出力するステップと、
    前記第１の調整可能パラメータを用いて前記復元信号対の２つの極性の間の時間スキューを低減してデスキュー信号対を生成するステップと、
    前記デスキュー信号対を増幅してブースト信号対にし、前記ブースト信号対を前記受信側データシンク装置に送信するステップと
    を備える方法。
17. 前記デスキュー信号対の周波数応答を調整する第２の調整可能パラメータで前記デスキュー信号対を等化するステップ
    をさらに備える請求項１６に記載の方法。
18. 前記第２の調整可能パラメータを、前記パラメータメモリに保持するステップ
    をさらに備える請求項１７に記載の方法。
19. 前記時間スキューを低減してデスキュー信号対を生成するステップは、調整可能な遅延を前記復元信号対の極性に挿入するステップを有する
    請求項１６から１８のいずれか一項に記載の方法。
20. 前記時間スキューを低減してデスキュー信号対を生成するステップは、前記調整可能な遅延を前記復元信号の対の一方又は他方の極性に挿入する
    請求項１９に記載の方法。
21. 前記ブースト信号対をオーバーサンプリングして前記ブースト信号対のデジタル表現を提供して、前処理済みデータ信号を生成するステップと、
    前記前処理済みデータ信号の品質を推定するステップと、
    前記前処理済みデータ信号の前記品質が向上するように、前記第１及び第２の調整可能パラメータの少なくとも一方を調整するステップと
    をさらに備える請求項１７または１８に記載の方法。
22. 前記前処理済みデータ信号の品質を推定するステップは、
    前記前処理済みデータ信号の品質を示す品質ナンバを生成するステップと、
    前記第１及び第２の調整可能パラメータをいくつかの所定の設定に調整し、各設定について所定数のオーバーサンプリングビットを監視するステップと、
    最高の前記品質ナンバに対応する最良設定を保持するステップと、
    前記第１及び第２の調整可能パラメータを前記最良設定に更新する手段と
    をさらに備える請求項２１に記載の方法。
23. 前記ケーブルは、前記差動信号対をワイヤ対を経由して前記送信側データソース装置から前記受信側データシンク装置へ搬送し、
    前記方法は、
    前記差動信号対を前記受信側データシンク装置へ搬送する前記ワイヤ対から、前記ブースト装置の動作に必要な電力の少なくともいくらかを取得するステップ
    をさらに備える請求項１６から２２のいずれか一項に記載の方法。
24. 送信側データソース装置を受信側データシンク装置に接続するブースト装置であって、前記送信側データソース装置は、複数の差動データ信号対を前記ブースト装置に送信し、前記ブースト装置は、前記複数の差動データ信号対のうちの少なくとも１つの差動データ信号対をブーストし、前記ブースト装置は、
    前記送信側データソース装置から差動信号対を受信し、復元信号対を出力する入力回路と、
    前記復元信号対を処理してデスキュー信号対にする、第１の調整可能パラメータを有するデスキュー回路と、
    前記デスキュー信号対を処理して等化信号対にする、第２の調整可能パラメータを有する等化回路と、
    前記等化信号対を増幅してブースト信号対にし、前記ブースト信号対を前記受信側データシンク装置に送信する出力回路と、
    前記第１及び前記第２の調整可能パラメータを保持し、制御バスからアクセス可能なパラメータメモリと、
    前記パラメータメモリにアクセスするための制御入力と
    を備え、
    前記制御バスは、前記送信側データソース装置を前記受信側データシンク装置に接続し、前記送信側データソース装置と前記受信側データシンク装置との間でデジタル信号を搬送する
    ブースト装置。
25. 前記複数の差動データ信号対は、前記複数の差動データ信号対にそれぞれ対応する複数のワイヤ対を経由して前記送信側データソース装置から前記受信側データシンク装置へ搬送され、
    前記ブースト装置は、前記複数のワイヤ対のうち前記少なくとも１つの差動データ信号対を前記受信側データシンク装置へ搬送するワイヤ対から、前記ブースト装置の動作に必要な電力の少なくともいくらかを取得する
    請求項２４に記載のブースト装置。

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