JP2004208004A - 差動シリアル通信装置 - Google Patents
差動シリアル通信装置 Download PDFInfo
- Publication number
- JP2004208004A JP2004208004A JP2002374477A JP2002374477A JP2004208004A JP 2004208004 A JP2004208004 A JP 2004208004A JP 2002374477 A JP2002374477 A JP 2002374477A JP 2002374477 A JP2002374477 A JP 2002374477A JP 2004208004 A JP2004208004 A JP 2004208004A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- signal
- delay
- phase difference
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
【課題】正極性および反転極性の差動信号間に生じた位相差を補正する。
【解決手段】出力側に、差動信号を出力する差動信号出力回路１０１０と、差動信号出力回路１０１０の出力信号に対して遅延調整を行う遅延調整回路１０７０と、遅延調整回路１０７０を通った正極性および反転極性の差動出力信号の位相を比較する位相差検出回路１０５０と、位相差検出回路１０５０の検出結果に応じて遅延調整回路１０７０による信号遅延時間を制御するＣＰＵ１０６０とを備える。入力側に、差動入力信号に対して遅延調整を行う遅延調整回路と、遅延調整回路を通った正極性および反転極性の差動入力信号の位相を比較する位相差検出回路とを備え、位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間をＣＰＵが制御する。
【選択図】 図１
【解決手段】出力側に、差動信号を出力する差動信号出力回路１０１０と、差動信号出力回路１０１０の出力信号に対して遅延調整を行う遅延調整回路１０７０と、遅延調整回路１０７０を通った正極性および反転極性の差動出力信号の位相を比較する位相差検出回路１０５０と、位相差検出回路１０５０の検出結果に応じて遅延調整回路１０７０による信号遅延時間を制御するＣＰＵ１０６０とを備える。入力側に、差動入力信号に対して遅延調整を行う遅延調整回路と、遅延調整回路を通った正極性および反転極性の差動入力信号の位相を比較する位相差検出回路とを備え、位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間をＣＰＵが制御する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルＬＳＩとトランシーバＩＣで構成される差動シリアル通信装置に関するものである。
【０００２】
【従来の技術】
従来のデジタルＬＳＩとトランシーバＩＣで構成される差動シリアル通信装置について、図７および図８を用いて説明する。図７に示す差動シリアル通信装置は、差動信号出力回路１０１０と差動信号入力回路１０２０を内蔵するデジタルＬＳＩ５０００と、トランシーバＩＣ１０４０とで構成される例である。
【０００３】
トランシーバＩＣ１０４０は、図８に示すように、正極性および反転極性の差動信号を出力する出力ドライバ１２００と、正極性および反転極性の差動信号を入力する入力ドライバ１２１０で構成される。
【０００４】
データ送信時には、差動信号出力回路１０１０から差動信号出力許可信号をアサートし出力ドライバ１２００を出力イネーブルにすることにより、差動信号出力回路１０１０の差動出力信号を差動シリアルバスに出力する。
【０００５】
データ受信時には、通信相手が出力したデータが差動シリアルバスを通ってトランシーバＩＣ１０４０に到達すると、入力ドライバ１２１０を通って差動入力信号として差動信号入力回路１０２０に入力されデータが受信される。
【０００６】
このような差動シリアル通信装置においては運用上の様々な問題が発生する可能性があるが、その中で正極性および反転極性の差動信号が端子位置において逆転して受信された場合に、これを検出し正極性および反転極性の差動信号を入れ替える技術がある（特許文献１参照）。
【０００７】
【特許文献１】
特開平５−４８４６６号公報
【０００８】
【発明が解決しようとする課題】
差動シリアル通信装置における運用上の他の問題として、デジタルＬＳＩとトランシーバＩＣで構成される差動シリアル通信装置において、回路や線路の遅延時間のばらつきにより正極性および反転極性の差動信号間に位相差が生じることある。
【０００９】
データ送信時においては、デジタルＬＳＩ内部の伝播遅延や、デジタルＬＳＩとトランシーバＩＣ間の遅延のばらつきにより、トランシーバＩＣに差動出力信号の位相が揃って到達せず、トランシーバＩＣの出力が正しい差動出力信号にならないことがあり、またデータ受信時においては、データ送信時と同様な理由で差動入力信号の位相が揃わず差動信号入力回路がデータを正しく受信できないという問題があった。
【００１０】
本発明は上記従来の問題を解決するためになされたもので、回路や線路の遅延時間のばらつきにより正極性および反転極性の差動信号間に位相差が生じた場合にも、これを補正することができ、正しいデータを送受信することを可能にする差動シリアル通信装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に係る差動シリアル通信装置は、図１に示すデジタルＬＳＩ１０３０およびトランシーバＩＣ１０４０を用いて作動シリアル通信を行うものであり、差動信号を出力する差動信号出力回路１０１０と、前記差動信号出力回路の出力信号に対して遅延調整を行う遅延調整回路１０７０と、前記遅延調整回路を通った正極性および反転極性の差動出力信号の位相を比較する位相差検出回路１０５０と、前記位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間を制御するＣＰＵ１０６０とを備える。
【００１２】
上記構成によれば、位相差検出回路により差動出力信号に許容値以上の位相差が検出された場合に、遅延調整回路およびその制御手段により遅延調整が行われるため、データ送信時にトランシーバＩＣから正しい位相の差動出力信号を送信することができる。
【００１３】
請求項２に係る差動シリアル通信装置は、図４に示すデジタルＬＳＩ６０００およびトランシーバＩＣ１０４０を用いて作動シリアル通信を行うものであり、差動信号を出力する差動信号出力回路１０１０と、前記差動信号出力回路の出力信号に対して遅延調整を行う遅延調整回路１０７０と、前記遅延調整回路を通った差動出力信号を入力し差動シリアルバスをドライブするトランシーバＩＣ１０４０を通った正極性および反転極性の差動出力信号の位相を比較する位相差検出回路１０５０と、前記位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間を制御するＣＰＵ１０６０とを備える。
【００１４】
上記構成によれば、データ送信時にトランシーバＩＣの出力ドライバの特性ばらつきも含めて位相調整できるので、より精度が高い正しい位相の差動出力信号を送信することができる。
【００１５】
請求項３に係る差動シリアル通信装置は、図５に示すデジタルＬＳＩ７０００およびトランシーバＩＣ７０１０を用いて作動シリアル通信を行うものであり、差動入力信号に対して遅延調整を行う遅延調整回路１０７０と、前記遅延調整回路を通った差動入力信号を入力する差動信号入力回路１０２０と、前記遅延調整回路を通った正極性および反転極性の差動入力信号の位相を比較する位相差検出回路１０５０と、前記位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間を制御するＣＰＵ１０６０とを備える。
【００１６】
上記構成によれば、位相差検出回路により差動入力信号に許容値以上の位相差が検出された場合に、遅延調整回路およびその制御手段により遅延調整が行われるため、データ受信時に正しい位相の差動入力信号を差動信号入力回路に与えることができ、データを正常に受信することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る差動シリアル通信装置の構成を示すブロック図である。図１において、図７に示した従来の差動シリアル通信装置と同じ構成要素については同一符号を付して説明する。図１に示す差動シリアル通信装置はデジタルＬＳＩ１０３０とトランシーバＩＣ１０４０で構成される。
【００１８】
デジタルＬＳＩ１０３０は、データ送信時に差動信号を出力する差動信号出力回路１０１０と、差動信号出力回路１０１０の出力信号に対して遅延調整を行う遅延調整回路１０７０と、遅延調整回路１０７０を通った差動出力信号の位相を比較する位相差検出回路１０５０と、位相差検出回路１０５０の検出結果を元に遅延調整回路１０７０を制御するＣＰＵ１０６０とで構成される。
【００１９】
図２は位相差検出回路１０５０の構成例を示す回路図であり、ＥＸ−ＮＯＲ素子１３００と、その出力を入力するローパスフィルタ１３１０と、その出力をクロックとするフリップフロップ１３２０で構成される。
【００２０】
図３は遅延調整回路１０７０の構成例を示す回路図である。この構成例では４段階の遅延調整が可能で、差動信号の正極性側が縦続接続された遅延素子１４００、１４１０、１４２０と、遅延出力を選択するセレクタ１４６０で構成され、差動信号の負極性側が縦続接続された遅延素子１４３０、１４４０、１４５０と、遅延出力を選択するセレクタ１４７０で構成されている。
【００２１】
以上のように構成された本実施の形態の差動シリアル通信装置の動作について説明する。データ送信時は、最初は遅延調整回路１０７０で遅延調整は行わず、差動信号信出力回路１０１０の出力がそのまま差動出力信号となる。
【００２２】
この差動出力信号を位相差検出回路１０５０で受けるが、その時に差動出力信号に位相差があると、ＥＸ−ＮＯＲ素子１３００は位相差の幅分だけ‘１’を出力する。この‘１’の幅がローパスフィルタ１３１０で除去できる幅であればフリップフロップ１３２０のクロックは変化せず初期値のままである。フリップフロップ１３２０の初期値は‘０’とする。
【００２３】
ＥＸ−ＮＯＲ素子１３００が出力する‘１’の幅がローパスフィルタ１３１０で除去できない幅であれば、フリップフロップ１３２０のクロックが変化するためその値は‘０’から‘１’になる。ローパスフィルタ１３１０の除去幅は差動シリアル通信装置として許容できる位相差幅にする。以上により、差動出力信号の位相差が許容値以下であるか否かを検出することができる。
【００２４】
位相差検出回路１０５０の検出結果はＣＰＵ１０６０が判断し遅延調整回路１０７０に遅延調整の指示を行う。ＣＰＵ１０６０からの指示に応じて遅延調整回路１０７０にてセレクタ１４６０、１４７０の選択を変えることにより、差動信号が通る遅延素子の個数が変わることで任意に遅延調整を行うことができる。
【００２５】
したがって、本実施の形態によれば、差動出力信号に許容値以上の位相差が検出された場合に自動的に遅延調整が行われるため、データ送信時にトランシーバＩＣ１０４０から正しい位相の差動出力信号を送信することができる。
【００２６】
（実施の形態２）
図４は本発明の実施の形態２に係る差動シリアル通信装置の構成を示すブロック図である。図４において、図１に示した実施の形態１の差動シリアル通信装置と同じ構成要素については同一符号を付してこれを示す。図４に示す差動シリアル通信装置はデジタルＬＳＩ６０００とトランシーバＩＣ１０４０で構成される。
【００２７】
デジタルＬＳＩ６０００は、データ受信時にトランシーバＩＣ１０４０から出力される差動入力信号に対して遅延調整を行う遅延調整回路１０７０と、遅延調整回路１０７０を通った差動入力信号の位相を比較する位相差検出回路１０５０と、位相差検出回路１０５０の検出結果を元に遅延調整回路１０７０を制御するＣＰＵ１０６０とで構成される。
【００２８】
ここで、位相差検出回路１０５０および遅延調整回路１０７０は、それぞれ実施の形態１において図２および図３で示した回路であり、実施の形態１で説明した通りの動作をする。
【００２９】
以上のように構成された本実施の形態の差動シリアル通信装置の動作について説明する。データ受信時は、最初は遅延調整回路１０７０で遅延調整は行わず、トランシーバ１０４０の出力がそのまま差動入力信号となる。
【００３０】
この差動入力信号を位相差検出回路１０５０で受けるが、その時に差動入力信号に位相差があると、実施の形態１と同様にして、位相差検出回路１０５０により差動出力信号の位相差が許容値以下であるか否かを検出することができる。
【００３１】
位相差検出回路１０５０の検出結果はＣＰＵ１０６０が判断し遅延調整回路１０７０に遅延調整の指示を行う。遅延調整回路１０７０は実施の形態１と同様の動作でＣＰＵ１０６０からの指示に応じて遅延調整を行うことができる。
【００３２】
したがって、本実施の形態によれば、許容値以上の差動入力信号の位相差が検出された場合に自動的に遅延調整が行われるため、データ受信時に正しい位相の差動入力信号を差動信号入力回路１０２０に与えることができ、データを正常に受信することができる。
【００３３】
（実施の形態３）
図５は本発明の実施の形態３に係る差動シリアル通信装置の構成を示すブロック図である。図５において、図１に示した実施の形態１の差動シリアル通信装置と同じ構成要素については同一符号を付して説明する。図５に示す差動シリアル通信装置はデジタルＬＳＩ７０００と位相差検出機能を有するトランシーバＩＣ７０１０で構成される。
【００３４】
さらに、デジタルＬＳＩ７０００は、差動信号出力回路１０１０と、差動信号出力回路１０１０の出力信号に対して遅延調整を行う遅延調整回路１０７０と、トランシーバ７０１０の位相差検出結果を元に遅延調整回路１０７０を制御するＣＰＵ１０６０とで構成される。
【００３５】
図６はトランシーバＩＣ７０１０の構成例を示す回路図であり、正極性および反転極性の差動信号を出力する出力ドライバ１２００と、正極性および反転極性の差動信号を入力する入力ドライバ１２１０と、位相差検出回路１０５０とで構成される。
【００３６】
ここで、位相差検出回路１０５０および遅延調整回路１０７０は、それぞれ実施の形態１において図２および図３で示した回路であり、実施の形態１で説明した通りの動作をする。
【００３７】
以上のように構成された本実施の形態の差動シリアル通信装置の動作について説明する。データ送信時は、最初は遅延調整回路１０７０で遅延調整は行わず、差動信号信出力回路１０１０の出力がそのまま差動出力信号となり、トランシーバＩＣ７０１０の出力ドライバ１２００を通して差動シリアルバスにデータが送信される。
【００３８】
この差動出力信号を位相差検出回路１０５０で受けるが、その時に差動出力信号に位相差があると、実施の形態１と同様にして、位相差検出回路１０５０で差動出力信号の位相差が許容値以下であるか否かを検出することができる。
【００３９】
位相差検出回路１０５０の検出結果はＣＰＵ１０６０が判断し遅延調整回路１０７０に遅延調整の指示を行う。遅延調整回路１０７０は実施の形態１と同様の動作でＣＰＵ１０６０からの指示に応じて遅延調整を行うことができる。
【００４０】
したがって、本実施の形態によれば、データ送信時にトランシーバＩＣの出力ドライバの特性ばらつきも含めて位相調整できるので、より精度が高い正しい位相の差動出力信号を送信することができる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、差動シリアル通信装置の出力側あるいは入力側に位相差比較手段と遅延調整手段を備えることにより、差動出力信号あるいは差動入力信号に許容値以上の位相差が検出された場合に、遅延調整手段およびその制御手段により遅延調整が行われるため、データ送信時にはトランシーバＩＣから正しい位相の差動出力信号を送信することができ、データ受信時に正しい位相の差動入力信号を受信することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る差動シリアル通信装置の構成を示すブロック図。
【図２】位相差検出回路の構成例を示す回路図。
【図３】遅延調整回路の構成例を示す回路図。
【図４】本発明の実施の形態２に係る差動シリアル通信装置の構成を示すブロック図。
【図５】本発明の実施の形態３に係る差動シリアル通信装置の構成を示すブロック図。
【図６】本発明の実施の形態３におけるトランシーバＩＣの構成例を示す回路図。
【図７】従来の差動シリアル通信装置の構成を示すブロック図。
【図８】従来のトランシーバＩＣの構成を示す回路図。
【符号の説明】
１０１０ 差動信号出力回路
１０２０ 差動信号入力回路
１０３０、５０００、６０００、７０００ デジタルＬＳＩ
１０４０、７０１０ トランシーバＩＣ
１０５０ 位相差検出回路
１０６０ ＣＰＵ
１０７０ 遅延調整回路
１２００ 出力ドライバ
１２１０ 入力ドライバ
１３００ ＥＸ−ＮＯＲ素子
１３１０ ローパスフィルタ
１３２０ フリップフロップ
１４００、１４１０、１４２０、１４３０、１４４０、１４５０ 遅延素子
１４６０、１４７０ セレクタ
【発明の属する技術分野】
本発明は、デジタルＬＳＩとトランシーバＩＣで構成される差動シリアル通信装置に関するものである。
【０００２】
【従来の技術】
従来のデジタルＬＳＩとトランシーバＩＣで構成される差動シリアル通信装置について、図７および図８を用いて説明する。図７に示す差動シリアル通信装置は、差動信号出力回路１０１０と差動信号入力回路１０２０を内蔵するデジタルＬＳＩ５０００と、トランシーバＩＣ１０４０とで構成される例である。
【０００３】
トランシーバＩＣ１０４０は、図８に示すように、正極性および反転極性の差動信号を出力する出力ドライバ１２００と、正極性および反転極性の差動信号を入力する入力ドライバ１２１０で構成される。
【０００４】
データ送信時には、差動信号出力回路１０１０から差動信号出力許可信号をアサートし出力ドライバ１２００を出力イネーブルにすることにより、差動信号出力回路１０１０の差動出力信号を差動シリアルバスに出力する。
【０００５】
データ受信時には、通信相手が出力したデータが差動シリアルバスを通ってトランシーバＩＣ１０４０に到達すると、入力ドライバ１２１０を通って差動入力信号として差動信号入力回路１０２０に入力されデータが受信される。
【０００６】
このような差動シリアル通信装置においては運用上の様々な問題が発生する可能性があるが、その中で正極性および反転極性の差動信号が端子位置において逆転して受信された場合に、これを検出し正極性および反転極性の差動信号を入れ替える技術がある（特許文献１参照）。
【０００７】
【特許文献１】
特開平５−４８４６６号公報
【０００８】
【発明が解決しようとする課題】
差動シリアル通信装置における運用上の他の問題として、デジタルＬＳＩとトランシーバＩＣで構成される差動シリアル通信装置において、回路や線路の遅延時間のばらつきにより正極性および反転極性の差動信号間に位相差が生じることある。
【０００９】
データ送信時においては、デジタルＬＳＩ内部の伝播遅延や、デジタルＬＳＩとトランシーバＩＣ間の遅延のばらつきにより、トランシーバＩＣに差動出力信号の位相が揃って到達せず、トランシーバＩＣの出力が正しい差動出力信号にならないことがあり、またデータ受信時においては、データ送信時と同様な理由で差動入力信号の位相が揃わず差動信号入力回路がデータを正しく受信できないという問題があった。
【００１０】
本発明は上記従来の問題を解決するためになされたもので、回路や線路の遅延時間のばらつきにより正極性および反転極性の差動信号間に位相差が生じた場合にも、これを補正することができ、正しいデータを送受信することを可能にする差動シリアル通信装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に係る差動シリアル通信装置は、図１に示すデジタルＬＳＩ１０３０およびトランシーバＩＣ１０４０を用いて作動シリアル通信を行うものであり、差動信号を出力する差動信号出力回路１０１０と、前記差動信号出力回路の出力信号に対して遅延調整を行う遅延調整回路１０７０と、前記遅延調整回路を通った正極性および反転極性の差動出力信号の位相を比較する位相差検出回路１０５０と、前記位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間を制御するＣＰＵ１０６０とを備える。
【００１２】
上記構成によれば、位相差検出回路により差動出力信号に許容値以上の位相差が検出された場合に、遅延調整回路およびその制御手段により遅延調整が行われるため、データ送信時にトランシーバＩＣから正しい位相の差動出力信号を送信することができる。
【００１３】
請求項２に係る差動シリアル通信装置は、図４に示すデジタルＬＳＩ６０００およびトランシーバＩＣ１０４０を用いて作動シリアル通信を行うものであり、差動信号を出力する差動信号出力回路１０１０と、前記差動信号出力回路の出力信号に対して遅延調整を行う遅延調整回路１０７０と、前記遅延調整回路を通った差動出力信号を入力し差動シリアルバスをドライブするトランシーバＩＣ１０４０を通った正極性および反転極性の差動出力信号の位相を比較する位相差検出回路１０５０と、前記位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間を制御するＣＰＵ１０６０とを備える。
【００１４】
上記構成によれば、データ送信時にトランシーバＩＣの出力ドライバの特性ばらつきも含めて位相調整できるので、より精度が高い正しい位相の差動出力信号を送信することができる。
【００１５】
請求項３に係る差動シリアル通信装置は、図５に示すデジタルＬＳＩ７０００およびトランシーバＩＣ７０１０を用いて作動シリアル通信を行うものであり、差動入力信号に対して遅延調整を行う遅延調整回路１０７０と、前記遅延調整回路を通った差動入力信号を入力する差動信号入力回路１０２０と、前記遅延調整回路を通った正極性および反転極性の差動入力信号の位相を比較する位相差検出回路１０５０と、前記位相差検出回路の検出結果に応じて前記遅延調整回路による信号遅延時間を制御するＣＰＵ１０６０とを備える。
【００１６】
上記構成によれば、位相差検出回路により差動入力信号に許容値以上の位相差が検出された場合に、遅延調整回路およびその制御手段により遅延調整が行われるため、データ受信時に正しい位相の差動入力信号を差動信号入力回路に与えることができ、データを正常に受信することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る差動シリアル通信装置の構成を示すブロック図である。図１において、図７に示した従来の差動シリアル通信装置と同じ構成要素については同一符号を付して説明する。図１に示す差動シリアル通信装置はデジタルＬＳＩ１０３０とトランシーバＩＣ１０４０で構成される。
【００１８】
デジタルＬＳＩ１０３０は、データ送信時に差動信号を出力する差動信号出力回路１０１０と、差動信号出力回路１０１０の出力信号に対して遅延調整を行う遅延調整回路１０７０と、遅延調整回路１０７０を通った差動出力信号の位相を比較する位相差検出回路１０５０と、位相差検出回路１０５０の検出結果を元に遅延調整回路１０７０を制御するＣＰＵ１０６０とで構成される。
【００１９】
図２は位相差検出回路１０５０の構成例を示す回路図であり、ＥＸ−ＮＯＲ素子１３００と、その出力を入力するローパスフィルタ１３１０と、その出力をクロックとするフリップフロップ１３２０で構成される。
【００２０】
図３は遅延調整回路１０７０の構成例を示す回路図である。この構成例では４段階の遅延調整が可能で、差動信号の正極性側が縦続接続された遅延素子１４００、１４１０、１４２０と、遅延出力を選択するセレクタ１４６０で構成され、差動信号の負極性側が縦続接続された遅延素子１４３０、１４４０、１４５０と、遅延出力を選択するセレクタ１４７０で構成されている。
【００２１】
以上のように構成された本実施の形態の差動シリアル通信装置の動作について説明する。データ送信時は、最初は遅延調整回路１０７０で遅延調整は行わず、差動信号信出力回路１０１０の出力がそのまま差動出力信号となる。
【００２２】
この差動出力信号を位相差検出回路１０５０で受けるが、その時に差動出力信号に位相差があると、ＥＸ−ＮＯＲ素子１３００は位相差の幅分だけ‘１’を出力する。この‘１’の幅がローパスフィルタ１３１０で除去できる幅であればフリップフロップ１３２０のクロックは変化せず初期値のままである。フリップフロップ１３２０の初期値は‘０’とする。
【００２３】
ＥＸ−ＮＯＲ素子１３００が出力する‘１’の幅がローパスフィルタ１３１０で除去できない幅であれば、フリップフロップ１３２０のクロックが変化するためその値は‘０’から‘１’になる。ローパスフィルタ１３１０の除去幅は差動シリアル通信装置として許容できる位相差幅にする。以上により、差動出力信号の位相差が許容値以下であるか否かを検出することができる。
【００２４】
位相差検出回路１０５０の検出結果はＣＰＵ１０６０が判断し遅延調整回路１０７０に遅延調整の指示を行う。ＣＰＵ１０６０からの指示に応じて遅延調整回路１０７０にてセレクタ１４６０、１４７０の選択を変えることにより、差動信号が通る遅延素子の個数が変わることで任意に遅延調整を行うことができる。
【００２５】
したがって、本実施の形態によれば、差動出力信号に許容値以上の位相差が検出された場合に自動的に遅延調整が行われるため、データ送信時にトランシーバＩＣ１０４０から正しい位相の差動出力信号を送信することができる。
【００２６】
（実施の形態２）
図４は本発明の実施の形態２に係る差動シリアル通信装置の構成を示すブロック図である。図４において、図１に示した実施の形態１の差動シリアル通信装置と同じ構成要素については同一符号を付してこれを示す。図４に示す差動シリアル通信装置はデジタルＬＳＩ６０００とトランシーバＩＣ１０４０で構成される。
【００２７】
デジタルＬＳＩ６０００は、データ受信時にトランシーバＩＣ１０４０から出力される差動入力信号に対して遅延調整を行う遅延調整回路１０７０と、遅延調整回路１０７０を通った差動入力信号の位相を比較する位相差検出回路１０５０と、位相差検出回路１０５０の検出結果を元に遅延調整回路１０７０を制御するＣＰＵ１０６０とで構成される。
【００２８】
ここで、位相差検出回路１０５０および遅延調整回路１０７０は、それぞれ実施の形態１において図２および図３で示した回路であり、実施の形態１で説明した通りの動作をする。
【００２９】
以上のように構成された本実施の形態の差動シリアル通信装置の動作について説明する。データ受信時は、最初は遅延調整回路１０７０で遅延調整は行わず、トランシーバ１０４０の出力がそのまま差動入力信号となる。
【００３０】
この差動入力信号を位相差検出回路１０５０で受けるが、その時に差動入力信号に位相差があると、実施の形態１と同様にして、位相差検出回路１０５０により差動出力信号の位相差が許容値以下であるか否かを検出することができる。
【００３１】
位相差検出回路１０５０の検出結果はＣＰＵ１０６０が判断し遅延調整回路１０７０に遅延調整の指示を行う。遅延調整回路１０７０は実施の形態１と同様の動作でＣＰＵ１０６０からの指示に応じて遅延調整を行うことができる。
【００３２】
したがって、本実施の形態によれば、許容値以上の差動入力信号の位相差が検出された場合に自動的に遅延調整が行われるため、データ受信時に正しい位相の差動入力信号を差動信号入力回路１０２０に与えることができ、データを正常に受信することができる。
【００３３】
（実施の形態３）
図５は本発明の実施の形態３に係る差動シリアル通信装置の構成を示すブロック図である。図５において、図１に示した実施の形態１の差動シリアル通信装置と同じ構成要素については同一符号を付して説明する。図５に示す差動シリアル通信装置はデジタルＬＳＩ７０００と位相差検出機能を有するトランシーバＩＣ７０１０で構成される。
【００３４】
さらに、デジタルＬＳＩ７０００は、差動信号出力回路１０１０と、差動信号出力回路１０１０の出力信号に対して遅延調整を行う遅延調整回路１０７０と、トランシーバ７０１０の位相差検出結果を元に遅延調整回路１０７０を制御するＣＰＵ１０６０とで構成される。
【００３５】
図６はトランシーバＩＣ７０１０の構成例を示す回路図であり、正極性および反転極性の差動信号を出力する出力ドライバ１２００と、正極性および反転極性の差動信号を入力する入力ドライバ１２１０と、位相差検出回路１０５０とで構成される。
【００３６】
ここで、位相差検出回路１０５０および遅延調整回路１０７０は、それぞれ実施の形態１において図２および図３で示した回路であり、実施の形態１で説明した通りの動作をする。
【００３７】
以上のように構成された本実施の形態の差動シリアル通信装置の動作について説明する。データ送信時は、最初は遅延調整回路１０７０で遅延調整は行わず、差動信号信出力回路１０１０の出力がそのまま差動出力信号となり、トランシーバＩＣ７０１０の出力ドライバ１２００を通して差動シリアルバスにデータが送信される。
【００３８】
この差動出力信号を位相差検出回路１０５０で受けるが、その時に差動出力信号に位相差があると、実施の形態１と同様にして、位相差検出回路１０５０で差動出力信号の位相差が許容値以下であるか否かを検出することができる。
【００３９】
位相差検出回路１０５０の検出結果はＣＰＵ１０６０が判断し遅延調整回路１０７０に遅延調整の指示を行う。遅延調整回路１０７０は実施の形態１と同様の動作でＣＰＵ１０６０からの指示に応じて遅延調整を行うことができる。
【００４０】
したがって、本実施の形態によれば、データ送信時にトランシーバＩＣの出力ドライバの特性ばらつきも含めて位相調整できるので、より精度が高い正しい位相の差動出力信号を送信することができる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、差動シリアル通信装置の出力側あるいは入力側に位相差比較手段と遅延調整手段を備えることにより、差動出力信号あるいは差動入力信号に許容値以上の位相差が検出された場合に、遅延調整手段およびその制御手段により遅延調整が行われるため、データ送信時にはトランシーバＩＣから正しい位相の差動出力信号を送信することができ、データ受信時に正しい位相の差動入力信号を受信することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る差動シリアル通信装置の構成を示すブロック図。
【図２】位相差検出回路の構成例を示す回路図。
【図３】遅延調整回路の構成例を示す回路図。
【図４】本発明の実施の形態２に係る差動シリアル通信装置の構成を示すブロック図。
【図５】本発明の実施の形態３に係る差動シリアル通信装置の構成を示すブロック図。
【図６】本発明の実施の形態３におけるトランシーバＩＣの構成例を示す回路図。
【図７】従来の差動シリアル通信装置の構成を示すブロック図。
【図８】従来のトランシーバＩＣの構成を示す回路図。
【符号の説明】
１０１０ 差動信号出力回路
１０２０ 差動信号入力回路
１０３０、５０００、６０００、７０００ デジタルＬＳＩ
１０４０、７０１０ トランシーバＩＣ
１０５０ 位相差検出回路
１０６０ ＣＰＵ
１０７０ 遅延調整回路
１２００ 出力ドライバ
１２１０ 入力ドライバ
１３００ ＥＸ−ＮＯＲ素子
１３１０ ローパスフィルタ
１３２０ フリップフロップ
１４００、１４１０、１４２０、１４３０、１４４０、１４５０ 遅延素子
１４６０、１４７０ セレクタ
Claims (3)
- 差動信号を出力する差動信号出力手段と、
前記差動信号出力手段の出力信号に対して遅延調整を行う遅延調整手段と、
前記遅延調整手段を通った正極性および反転極性の差動出力信号の位相を比較する位相差検出手段と、
前記位相差検出手段の検出結果に応じて前記遅延調整手段による信号遅延時間を制御する制御手段と、
を備えることを特徴とする差動シリアル通信装置。 - 差動信号を出力する差動信号出力手段と、
前記差動信号出力手段の出力信号に対して遅延調整を行う遅延調整手段と、
前記遅延調整手段を通った差動出力信号を入力し差動シリアルバスをドライブするトランシーバを通った正極性および反転極性の差動出力信号の位相を比較する位相差検出手段と、
前記位相差検出手段の検出結果に応じて前記遅延調整手段による信号遅延時間を制御する制御手段と、
を備えることを特徴とする差動シリアル通信装置。 - 差動入力信号に対して遅延調整を行う遅延調整手段と、
前記遅延調整手段を通った差動入力信号を入力する差動信号入力手段と、
前記遅延調整手段を通った正極性および反転極性の差動入力信号の位相を比較する位相差検出手段と、
前記位相差検出手段の検出結果に応じて前記遅延調整手段による信号遅延時間を制御する制御手段と、
を備えることを特徴とする差動シリアル通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002374477A JP2004208004A (ja) | 2002-12-25 | 2002-12-25 | 差動シリアル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002374477A JP2004208004A (ja) | 2002-12-25 | 2002-12-25 | 差動シリアル通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004208004A true JP2004208004A (ja) | 2004-07-22 |
Family
ID=32812488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002374477A Pending JP2004208004A (ja) | 2002-12-25 | 2002-12-25 | 差動シリアル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004208004A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295021A (ja) * | 2006-04-20 | 2007-11-08 | Sony Corp | 受信装置及び受信方法 |
| JP2008042316A (ja) * | 2006-08-02 | 2008-02-21 | Hitachi Cable Ltd | 差動信号伝送システム及びその信号線路のスキュー調整方法 |
| JP2009094922A (ja) * | 2007-10-11 | 2009-04-30 | Nec Corp | 情報処理装置、信号伝送回路及び信号伝送方法 |
| JP2010135869A (ja) * | 2008-12-02 | 2010-06-17 | Kyocera Mita Corp | 配線基板、画像形成装置、及び、配線方法 |
| JP2012029317A (ja) * | 2006-11-02 | 2012-02-09 | Led Mia Technology Ltd | 埋め込み電力制御を有するプログラマブル高速ケーブル |
-
2002
- 2002-12-25 JP JP2002374477A patent/JP2004208004A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295021A (ja) * | 2006-04-20 | 2007-11-08 | Sony Corp | 受信装置及び受信方法 |
| JP2008042316A (ja) * | 2006-08-02 | 2008-02-21 | Hitachi Cable Ltd | 差動信号伝送システム及びその信号線路のスキュー調整方法 |
| JP2012029317A (ja) * | 2006-11-02 | 2012-02-09 | Led Mia Technology Ltd | 埋め込み電力制御を有するプログラマブル高速ケーブル |
| JP2009094922A (ja) * | 2007-10-11 | 2009-04-30 | Nec Corp | 情報処理装置、信号伝送回路及び信号伝送方法 |
| JP2010135869A (ja) * | 2008-12-02 | 2010-06-17 | Kyocera Mita Corp | 配線基板、画像形成装置、及び、配線方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6724328B1 (en) | Byte alignment for serial data receiver | |
| KR101050942B1 (ko) | 위상 편이 방법 및 회로 | |
| US7490187B2 (en) | Hypertransport/SPI-4 interface supporting configurable deskewing | |
| US9355054B2 (en) | Digital calibration-based skew cancellation for long-reach MIPI D-PHY serial links | |
| US7571337B1 (en) | Integrated circuits and methods with transmit-side data bus deskew | |
| US7031420B1 (en) | System and method for adaptively deskewing parallel data signals relative to a clock | |
| US7046174B1 (en) | Byte alignment for serial data receiver | |
| JP4998699B2 (ja) | 半導体装置、及び通信制御方法 | |
| KR100910853B1 (ko) | 반도체 메모리 장치 및 그 구동방법 | |
| JP2001251283A (ja) | インターフェース回路 | |
| JP2004127147A (ja) | デスキュー回路およびそれを用いたディスクアレイ制御装置 | |
| WO2002001233A3 (en) | Method and apparatus for adjusting the phase of input/output circuitry | |
| JP4344361B2 (ja) | 高速シリアル受信器の試験用自動アイダイアグラム分解のための技術 | |
| WO2003050944A1 (en) | Phase-locked loop (pll) circuit for selectively correcting clock skew in different modes | |
| JP2004208004A (ja) | 差動シリアル通信装置 | |
| JP4598872B2 (ja) | タイミングリカバリ回路、通信ノード、ネットワークシステム、及び電子機器 | |
| JP3344466B2 (ja) | 信号転送制御方法およびその回路 | |
| US6356610B1 (en) | System to avoid unstable data transfer between digital systems | |
| US6744293B1 (en) | Global clock tree de-skew | |
| US8400188B2 (en) | Methods, systems and arrangements for edge detection | |
| Sawyer | Source-synchronous serialization and deserialization (up to 1050 Mb/s) | |
| JP2020010169A (ja) | 送受信装置 | |
| JPH03240336A (ja) | ビット位相同期回路 | |
| WO2022102334A1 (ja) | データ受信装置 | |
| JP2003198521A (ja) | 通信システムにおけるクロック・スキューの調整回路及び方法 |