JP4344361B2 - 高速シリアル受信器の試験用自動アイダイアグラム分解のための技術 - Google Patents

Description

本発明の実施例は、シリアルインターフェースの分野に関する。更に具体的述べると、本発明の実施例は、高速シリアル受信器の自動式の目の形状の分解度試験に関する。

コンピュータ装置及びシステムは、コンピュータシステムの設計及び実行においてますます重要になってきているコンピュータシステム内の様々な構成要素間のデータ送信に関して、進歩し続け、更に複雑で、効率的で、且つ能率的な技術になっている。特に、入出力（I/O）装置とコンピュータシステムの夫々のインターフェースとの間のデータ転送速度を増大させる技術は、コンピュータシステム全体の性能を改善するために、絶え間なく発展している。

更に具体的に述べると、絶えず増大しているビットレートでデータを送信し、受信するシリアルインターフェースを発展させる大きな動きがコンピュータ産業にある。従来技術で知られるように、シリアルインターフェースは、二つの装置の間（例えば、コンピュータシステムと入出力装置との間）でのシリアル通信で使用され、一つのビットのみが一度に送信される。例えば、コンピュータはしばしば、様々な異なる規格に従う、多数の異なるシリアルインターフェースポートを有する。シリアルポートは、ほとんど全ての型式の装置への接続に使用されうる汎用のインターフェースと考えられる。

しかし、絶えず増大しているシリアルインターフェースのビットレートの出現で、それらシリアルインターフェースのローバスト性を試験するための更に高度な技術に対する必要性が対応して増大している。例えば、ジッター及び大きな電圧振幅変化に対する許容範囲は、その性能にとって重要であるシリアルインターフェースの二つの固有特性であるが、それらは非常に高速で、且つ、用いられている試験方法によってその性能に如何なる不利益も負わずに試験されるべきであるから、試験することが非常に困難である。問題を更に複雑にすることは、これらシリアルインターフェースを試験するために使用される標準的な大量生産環境が、それほど高度ではなく、これら特性を正確に試験するために要求される高速解析といったものを提供できないことである。

例えば、現在のところ、ジッターに対するシリアルインターフェース受信器の許容範囲を静的に試験する一つの方法は、外部のジッター注入モジュール（JIM）を用いて、ジッターを送信信号に入れることである。ジッター注入モジュールは、シリアルインターフェースと共に、試験器のロードボードに設置され、特定の量のジッターを受信器に供給するように変えられなければならない。他の方法では、外部のパターン発生器は、受信器へのその送信パターンを微小振動させる能力を有する。残念ながら、ジッター、電圧振幅変化、及び他の状態に対するシリアルインターフェース受信器の許容範囲を試験する今日の方法は、多くの様々な動作及び外部の試験モジュールを含めて、幾分か厄介である。

以下の記述の中で、本発明の様々な実施例を詳細に説明する。しかし、そのような詳細には、本発明の理解を容易にし、本発明を用いる模範的な実施例について説明することが含まれる。そのような詳細は、他の変形物及び実施例が、本発明の適用範囲内にある間は可能であるので、記述されている特定の実施例に本発明を限定するものではない。更に、多数の詳細が、本発明の実施例に対する理解を通してもたらされるように記載されている。しかし、それら特定の詳細は本発明の実施例を実行するために必要とされないことが、当業者にとって明白である。例えば他の詳細の場合、よく知られる方法、データ形式、通信規約、構成要素、電気的な構造及び回路は、本発明を不明瞭にしないように、詳細に記述されないか、あるいはブロック図形式で示される。更に、本発明の実施例は、特定の実施例で説明されるが、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、又はそれらの組み合わせで実施されても良い。

本発明の実施例は、高速シリアルインターフェース回路の高速シリアル受信器の自動分解度試験の技術に関する。特に、高速シリアルインターフェース回路に含まれる送信マニピュレータは、シリアルインターフェース回路の送信器に結合する。送信器は、シリアルインターフェース回路の受信器に結合される。送信マニピュレータは、電流補償値及び／又はインピーダンス補償値を保存するための電流補償値記憶装置及びインピーダンス補償値記憶装置の夫々と、電流補償値及び／又はインピーダンス補償値を送信器に動的に順序付ける順序論理とを有する。電流補償値、インピーダンス補償値、及び、順序論理がこれらの値を動的に順序付ける速度は、例えば試験過程部分として、全てプログラム可能である。動的に順序付けられた電流及び／又はインピーダンスの補償値に応答する送信器は、受信器を試験するために、受信器に送信する分解テストパターン信号を発生する。

図１は、高速シリアルインターフェースを有するコンピュータシステム構成の一例の部分的なブロック図を示す。システム構成100は、中央演算処理装置（CPU）、メモリー制御ハブ（MCH）111、システムメモリー装置113、及び入出力（I/O）制御ハブ（ICH）131のような、少なくとも一つの処理装置101を有する。MCH 111及びICH 131の組み合わせは、チップセット102と呼ばれることもある。チップセット102は、コンピュータシステム100の前記処理装置と他の構成要素との間のデータ転送用のハブ又はコアとして動作する、一つ又はそれ以上の集積回路チップであっても良い。更に、コンピュータシステムは、コプロセッサ、モデム等のような付加的な構成要素（図示せず）を有しても良い。これは、コンピュータシステムの非常に基本的な例に過ぎない。

CPU 101は、フロントサイドバス（FSB）103によってMCH 111に結合され、MCH 111は、ハブリンク122（バックサイドバスと呼ばれることもある）によってICH 131に結合される。MCH 111は“ノースブリッジ機能性”としばしば呼ばれる機能を実行し、ICH 131は、“サウスブリッジ機能性”としばしば呼ばれる機能を実行する。

本明細の目的に対して、用語“処理装置”又は“CPU”は、一連の命令を実行することが可能である如何なる機械にも関連し、汎用のマイクロプロセッサ、特殊用途のマイクロプロセッサ、特定用途向け集積回路（ASIC）、多重媒体制御装置、信号処理装置及びマイクロコントローラ等を含むようにされるが、これらに限定されない。一つの実施例において、CPU 101は、インテル・アーキテクチャ・インストラクション・セットを実行する能力を有する汎用マイクロプロセッサである。例えば、CPU 101は、Pentium（登録商標）級の処理装置の一つ、又は、Celeron級の処理装置の一つでありうる。

CPU 101、ICH 131、及び他の構成要素は、MCH 111を介してシステムメモリー装置113にアクセスする。MCH 111は、一つの実施例において、システムメモリー装置113を対象とする全てのメモリー処理の供給を担う。MCH 111は、独立で動作するユニット、チップセットの統合部分、又は、様々なシステム構成要素とシステムメモリー装置113との間のインターフェースを制御する幾らか大きいユニットの一部でありうる。

システムメモリー装置113は、スタティック・ランダム・アクセス・メモリー（SRAM）、ダイナミック・ランダム・アクセス・メモリー（DRAM）、同期ダイナミック・ランダム・アクセス・メモリー（SDRAM）、及びダブルデータレートSDRAM又はDRAM等のような、デジタル情報を保存するのに適した如何なるメモリー装置を有しうる。従って、一つの実施例において、システムメモリー装置113は、揮発性メモリーを有する。更に、システムメモリー装置113は、読み出し専用メモリー（ROM）のような不揮発性メモリー（例えば、基本入出力システム（BIOS）ROMを含む）を有しうる。

ICH 131は、MCH111と様々な入出力装置、インターフェース、及びポートとの間のインターフェース制御を供給する。それらは、周辺装置相互接続（PCI）スロット及びPCIエージェント133、標準ネットワーク通信規約を用いてネットワークと通信するネットワーク・インターフェース134、少なくとも一つのUSBポート135、少なくとも一つのインテグレイティッド・ドライブ・エレクトロニクス（IDE）インターフェース137（例えばハードドライブ用）、並びに、結合された少なくとも一つの入出力装置152を有する高速シリアルインターフェース150を含んでも良い。更に、他の入出力装置139が、前述されたインターフェース又は他の形式のインターフェースによって、ICH 131に結合されても良い。多種多様の異なる形式の入出力装置が存在することが、十分に理解されるべきである。入出力装置の例として、入出力機能を実行する幾つかの入出力装置がありうる。例えば、入出力装置は、モニター、キーパッド、モデム、印刷機、記憶装置（例えば、コンパクトディスクROM（CDROM）、デジタル・ビデオ・ディスク（DVD）、ハードドライブ、フロッピー（登録商標）ドライブ等）、又は他の如何なる形式の入出力装置、例えば入力装置用制御装置（マウス、トラックボール、位置決め装置）、メディアカード（例えば、オーディオ、ビデオ、グラフィックス）等を含んでも良い。

シリアルインターフェース150は、高速シリアルインターフェースの一種であっても良い。様々な形式の高速シリアルインターフェースの例として、シリアル・アドバンスト・テクノロジー・アタッチメント（SATA）形式のインターフェース、周辺装置相互接続（PCI）エクスプレス形式のインターフェース等のような高速シリアルインターフェースがある。高速シリアルインターフェース150は、如何なる形式の高速シリアルインターフェースにも互換性がありうることが、十分に理解されるべきである。更に、高速シリアルインターフェース150は、シリアルインターフェースの受信器の自動式の目の形状の分解度試験の技術を実施する論理を有する。これは、後で更に詳細に論じられる。

図１のコンピュータシステム構成100は、基本的なコンピュータシステムの一例に過ぎないことが、当業者によって正しく認識されるであろう。更に、当業者によって、図１に図解されている模範的な環境は、本発明の実施例を限定するものではないことが理解されるであろう。

本発明の特徴及び様々な機能の構成要素が、特定の実施例で記述されている一方で、それら特徴及び機能性は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、又はこれらの組み合わせで実施されうることが十分に理解されるべきである。

本発明の実施例は、高速シリアルインターフェース回路の高速シリアル受信器の自動分解度試験のための技術に関する。特に、高速シリアルインターフェース回路に含まれる送信マニピュレータは、シリアルインターフェース回路の送信器に結合する。送信器は、シリアルインターフェース回路の受信器に結合される。送信マニピュレータは、電流補償値及び／又はインピーダンス補償値を保存する電流補償値記憶装置及びインピーダンス補償値記憶装置の夫々、並びに、電流補償値及び／又はインピーダンス補償値を送信器に動的に順序付ける順序論理を有する。電流補償値、インピーダンス補償値、及び、順序論理がこれら値を動的に順序付ける速度は、例えば試験過程部分として、全てプログラム可能である。動的に順序付けられた電流及び／又はインピーダンスの補償値に応答する送信器は、受信器を試験するために、受信器に送信する低下テストパターンを発生する。

特に、本発明の実施例は、高速シリアルインターフェースの高速シリアル受信器の自動分解度試験の技術に関する。更に、ここで記述されるように、本発明の実施例は、受信器を試験するために、高速シリアル受信器に余裕を与えるために使用される自動式の目の形状の分解度試験の技術の実施に使用される方法及び夫々の構造に関する。これら技術は、送信されたシリアルビットストリーム・テストパターン信号の時間及び振幅の特性を強調するために、送信器の電流及びインピーダンスの補償機構によって達成され、ジッター及び振幅変化（例えば、電圧の振れ）に対するシリアルインターフェース受信器の許容範囲に余裕を与えるために使用されうる。

ここで図２を参照すると、図２は、本発明の一つの実施例に従って、高速シリアルインターフェース受信器の自動分解度試験の技術の実施に利用されうる構造の一例を図解するブロック図である。図２で示されるように、一つの実施例において、動的受信試験器機構206に任意に含まれる送信マニピュレータ204は、高速シリアルインターフェース回路202に組み込まれうる。高速シリアルインターフェース回路202は、データ送信用の高速送信器210及びデータ受信用の高速受信器212を有する。

図２で示されるように、送信マニピュレータ204は、シリアルインターフェース回路202の送信器210に結合されている。更に、送信器210は、シリアルインターフェース回路202の受信器212にも直接的に結合されており、また動的受信試験器206を介して受信器211に結合されている。

送信マニピュレータ204を特に見ると、送信マニピュレータ204は、電流補償値若しくはインピーダンス補償値のどちらか一つ又は両方を保存する記憶装置を有する。特に、一つの実施例において、送信マニピュレータ204は、電流補償値を保存する電流補償値記憶装置216、及びインピーダンス補償値を保存するインピーダンス補償値記憶装置218を有する。これらインピーダンス及び電流の補償値は、送信器210の補償論理に直接的に結合されても良い。特に、インピーダンス補償値記憶装置218に保存されたインピーダンス補償値は、送信器210のインピーダンス補償回路221に結合されても良く、電流補償値記憶装置216に保存された電流補償値は、送信器210の電流補償回路223に結合されても良い。この方法で、送信マニピュレータ204は、送信器210の標準補償論理226を迂回する。

更に、送信器マニピュレータは、電流補償値及び／若しくはインピーダンス補償値の一つ又は両方のどちらかを送信器210に動的に順序付ける順序付け論理230を有する。インピーダンス補償値は送信器210のインピーダンス補償回路221へ送られ、電流補償値は送信器210の電流補償回路223へ送られる。後で更に詳細に論じられるように、送信器210は、動的に順序付けられた電流補償値及び／又はインピーダンス補償値に応じて、受信器を試験するために、受信器210に送信する低下テストパターン信号を発生する。一つの実施例において、低下テストパターン信号は、目の形状の低下テストパターン信号を形成する。

一つの実施例において、図２で示されるように、動的受信試験器206は、比較器234を有する。送信マニピュレータ204を使用して、順序論理230は、一連の電流補償値及びインピーダンス補償値を、夫々、低下した送信テストパターン信号の強さ及びインピーダンスを制御するために、送信器210の既存のインピーダンス補償回路221及び既存の電流補償値回路223に動的に順序付け、標準補償論理226に迂回しても良い。低下した送信テストパターン信号は、受信器を試験するために、受信器に送信される。電流補償値、インピーダンス補償値、及び、順序論理がこれら値を動的に順序付ける速度は、例えば、試験過程部分として、全てプログラム可能であることが十分理解されるべきである。例えば、ジッター周波数は、順序論理230内にプログラムされた順序付け速度によって制御されても良い。

低下した送信テストパターン信号はまた、比較器234に直接的に送られる。この方法で、比較器234は、受信器212が送られたシリアルデータを正確に読み込めるか否かを試験するために、送信器210から直接的に送信された低下した送信テストパターン信号236を、実際に受信器212によって受信された受信低下テストパターン信号240と比較しうる。

図２は、比較器234が動的受信試験器206の一部であり、低下した送信テストパターン信号236及び受信した低下テストパターン信号240の両方が動的受信試験器206を介して送られることを示す。しかし、テストパターンの比較器及び経路指定を含むこの機能性は、シリアルインターフェース回路202又は試験装置（例えば、ロードボード又はテスターカード）の他の部分に含まれても良いことが、十分に理解されるべきである。

インピーダンス補償値、電流補償値、及び、順序論理速度は、シリアルインターフェース回路202の受信器212を試験するために、試験装置から送信マニピュレータ204に送られた所定のテストパターン250の一部であっても良い。所定のテストパターン250は、順序付け速度と同様に、インピーダンス補償値記憶装置218での保存のためのインピーダンス補償値、及び／又は電流補償値記憶装置216での保存のための電流補償値を有しても良い。前で論じられたように、これら補償値は、その時、受信器212を試験するために、低下した送信テストパターン（例えば、目の形状の低下テストパターン）を発生するために、送信器の電流及びインピーダンスの補償回路221及び223の夫々に、順序論理230によって動的に順序付けられても良い。

例えば、図２において、シリアルインターフェース回路202は、試験器252（例えば、ロードボード又はテスターカード）で試験されるように示されている。試験器252は、受信器212を試験するために、所定のテストパターン250を発生しうる。例えば、シリアルインターフェース回路202の受信器212は、選抜試験のように、設計妥当性確認又は大量生産中のどちらかの間に試験されても良い。

ここで図３を参照すると、図３は配線図であり、本発明の一つの実施例に従って、送信マニピュレータ並びに送信器及び受信器との関係に関する更に詳細な例を示す。図３で示されているように、送信マニピュレータ302は、電流補償値1-nを保存する電流補償値レジスタ配列306を有する電流補償値記憶装置216、及び、インピーダンス補償値1-nを保存するインピーダンス補償値レジスタ配列308を有するインピーダンス補償値記憶装置218を有する。更に、電流補償値レジスタ配列306及びインピーダンス補償値レジスタ配列308の夫々のレジスタの夫々は、マルチプレクサに、即ちマルチプレクサ310及びマルチプレクサ312に夫々結合されている。次に、順序論理320は、電流及び／又はインピーダンスの補償値の一つ又は両方のどちらかを、送信マニピュレータ302から、送信器210の電流及びインピーダンスの補償回路に夫々動的に順序付けるために、マルチプレクサ310及び312の夫々に結合されている。この方法で、低下テストパターン信号は、受信器を試験するために、受信器212への送信用送信器210によって発生する。

特に、電流補償レジスタ配列306の電流補償値は、送信器210の送信電流源315（即ちIcomp）に動的に順序付けられる。動的に順序付けられた電流補償値に対応して、送信電流源315は、電流に基づかれた低下テストパターン信号を発生する。この低下テストパターン信号は、送信スイッチングトランジスタ317及び配線320を介して、受信器212の受信終端ブロック322及び差分増幅器324に送られる。

同様に、電流補償値に加えて、あるいは代わって、インピーダンス又は抵抗の補償値が、インピーダンス補償値レジスタ配列308から、送信器210の可変抵抗332及び334（即ち、終端抵抗）に動的に順序付けられても良い。可変抵抗332及び334（即ちRcomp）を調整するためにインピーダンス補償値を動的に順序付けることによって、低下テストパターン信号（例えば、目の形状の低下テストパターン信号）は、配線320及び321を介して、受信器212の受信終端322及び差分増幅器324に送られても良い。更に、インピーダンス補償値はまた、インピーダンスの不整合がないことを確実にするために、受信終端322に直接的に送られても良い。

従って、図３で示されている実施例において、所定のテストパターンに関する値は、電流補償値レジスタ配列306及び／又はインピーダンス補償値レジスタ配列308の一つ又は両方で、夫々プログラムされえ、送信電流源315及び／又は送信終端レジスタ332及び334に、夫々動的に適用されるべき一連の電流及び／又は抵抗の値に対応する。特に、順序論理320は、夫々のマルチプレクサ310及び312を介して、予めプログラムされた順序付け速度で、送信電流源315並びに／又は終端抵抗332及び334夫々への、これら電流補償値及び／又はインピーダンス補償値の動的な適用を引き起こし、送信器210の標準補償論理を迂回する。注目すべきは、この技術は、様々な送信器の設計のために、それらが様々な電流源及び様々な送信インピーダンスを有する限りは用いられうることである。

所定の順序付け速度で電流及び／又はインピーダンス補償値を繰り返すことによって、送信信号の回転／速度及び電圧レベルは、低下テストパターン信号を発生するために操作される。

ここで次に図４を見ると、図４は、前で論じられたように、自動式の目の形状の分解度試験の技術による送信信号の回転／速度及び電圧レベルの操作を図解する単純化されたグラフである。電流及び／又はインピーダンスに対する補償値が増大するか、あるいは減少するかどうかによって、送信信号402の端は、押し出されるか、あるいは引っ込められ、最大電圧レベルは、上がるか、あるいは下がる。時間に渡って、これは、送信信号402の目404を垂直方向（電圧）及び水平方向（時間）の両方で低下させる。しかし、電流及び／又は抵抗の値が過剰に変わると、送信信号402は無効な領域406に入る点まで下げられる。この無効な領域は、受信器がシリアルデータを実際にサンプリングする（即ち、“0”から“1”を見分ける）ことが出来ない領域である。

ここで、図５Aを参照すると、図５Aは、自動式の目の形状の分解を有さない受信器に送られた送信テストパターン信号の図式的な表現である。図５Aで示されているように、送信器から受信器への送信信号は、ごく僅かのジッター504（約113ピコ秒）及びごく僅かの電圧振幅変化506を有する。従って、送信器からのテストパターン信号502は、有効サンプルデータの大きな目510を有する。サンプルデータの目510の外側の灰色部分は、受信器によってサンプリング可能ではない。この場合、自動式の目の形状の分解度試験の技術は、前で論じられたように、用いられないことが十分に理解されるべきである。

他方では、ここで、図５Bを見ると、図５Bは、前で論じられたように、自動式の目の形状の分解の技術を利用して下げられ、送信器によって受信器に送られた分解された送信テストパターン信号の図式的な表現である。該低下した送信テストパターン信号は、本発明の一つの実施例に従って、目の形状の低下テストパターン信号を形成する。この特定の場合において、図５Bの目の形状の低下テストパターンは、目の形状の分解テストパターン522を発生するために、電流補償値を送信電流源に動的に順序付けることによって、前で論じられたように生成される。

明白であるように、目の形状の低下テストパターン信号は、図５Aの標準的なテストパターン信号の約2倍のジッター524（約200ピコ秒）、及び、図５Aの標準的なテストパターン信号の約4倍の電圧振幅変化526を有する。従って、有効サンプルデータの目530は一層小さくなる。受信器に送られたこの目の形状の低下テストパターン信号を利用すると、受信器は、送信器から送信された（即ち、受信器が通す）シリアルデータを依然としてサンプリング可能である（“0”から“1”を見分けることが可能である）か否かを、あるいは、目の形状の低下テストパターン信号に伴うジッター及び電圧振幅変化のこの量が、受信器が送信されたデータをサンプリング出来ない（即ち、受信器が失敗する）程であるか否かを見るために試験されうる。これは、前で論じられたように、受信器からの受信テストパターン信号を、受信器がデータを実際に読み込み可能であるか否か（即ち、受信器が通すか、あるいは失敗するか）を決めるために送信器によって送られた低下した送信テストパターン信号を比較することによって、成し遂げられる。

シリアル受信器の自動式の目の形状の分解度試験に関して前述の技術で用いられうる幾つかの変形がある。しかし、まず第一に、注目すべきは、試験過程において、適切な電流補償値及び／又はインピーダンス補償値が電流及びインピーダンス補償値記憶装置内でプログラムされうるために、公称値が標準的な電流及び抵抗の補償レベルに使われることに対する一定の理解があることである。代わりの方法は、電流及び／又はインピーダンスの補正値を、補償値と同じく使用することである。補正値は、受信器の標準補償論理の標準補償値に、それらを無効にするのではなく、加えられうる。更に、前で論じられたように、電流及び／又はインピーダンスの補償値の如何なる組み合わせが使用されても良いことが十分に理解されるべきである。両方が同時に使用されうるか、あるいは一つのみが用いられうる。例えば、図５A及び５Bの例において、これらの例は、電流補償値の操作のみを図解する。更に、順序論理の更新速度は、様々な異なるジッター周波数を得るように変えられうることが十分に理解されるべきである。

図２に戻り、高速シリアル受信器の自動式の目の形状の分解度試験の技術を実施するために、標準的なループバックテストがシリアルインターフェース回路202で実行される。基本的に、送信マニピュレータ204の電流補償値記憶装置216及びインピーダンス補償値記憶装置218の夫々においてプログラムされた電流補償値及び／又はインピーダンス補償値によって決められた所定のテストパターンは、順序論理230内でプログラムされている予めプログラムされた順序付け速度と共に、送信を操作するために、送信器210の電流補償回路223及び／又はインピーダンス補償回路221に送信される。これに基づいて、送信器210は、受信器212に送られた目の形状の低下テストパターン信号を発生し、送信器の低下テストパターン信号236はまた、比較器234に送られる。比較器234はまた、受信器212からの受信テストパターン信号240を受信する。次に比較器は、受信器がシリアルデータを正確にサンプリング可能であるか否か（即ち、受信器がシリアルデータストリームで“1”と“0”の間で識別可能であるか否か）を決めるために、受信したテストパターン信号240を、当初送られた低下した送信テストパターン信号236と比較する。可能である場合、受信器212は送信する。可能でない場合、受信器212は失敗する。

これらの試験は、ジッター及び／又は電圧振幅変化が、受信器の失敗が検出されるまで、自動式の目の形状の分解度テストパターン信号を変化することによって許容しうる程度を決めるために設計検証で使用されうる。それはまた、大量生産の試験環境で、特定のジッター状態及び／又は電圧振幅変化が、前で論じられた自動式の目の形状の分解度試験の技術で折り返されることによって使用されうる。特定のジッター形跡及び／又は電圧振幅変化を満足できない受信器を有するシリアルインターフェースを有するチップは、自動式の目の形状の分解度試験に失敗し、次に選別して除かれうる。

この試験は、既知の手段を用いて達成されうる。例えば、シリアルインターフェース回路202は、大量生産環境又は設計検証試験の一部として、試験器252（例えば、ロードボード又はテスターカード）を用いて試験されうる。あるいは、シリアルインターフェース回路202は、処理装置及び入出力制御ハブ（ICH）を有するチップセットの制御下で、コンピュータシステムの一部として試験されうる。この場合、コンピュータシステム自体は、シリアルインターフェースが自動式の目の形状の分解度試験を通過するか、あるいは失敗するか否かを決定する。更に、低下した送信テストパターン信号及び受信器によって受信された受信テストパターン信号を比較する比較器のループバック試験用論理は、動的試験器206の一部である必要はなく、シリアルインターフェース回路202の他の構成要素によって、あるいは試験器252によって実行されても良いことが十分理解されるべきである。

前で論じられたように、ジッターに対する受信器の許容範囲を試験する今日の方法は、ジッター注入モデル（JIM）を用いて送信信号にジッターを入れることである。これら装置は、試験器（例えば、ロードボード）に設置され、それらが特定の量のジッターを供給するように変えられなければならない。自動式の目の形状の分解度試験の技術は、従来のJIM方法に関して幾つかの利点を提供する。特に、送信マニピュレータ204を使用する自動式の目の形状の分解度試験の技術は、如何なる外部の構成要素も必要とせず、試験器252（例えば、ロードボード又はテスターカード）の設計を単純化し、更に、試験器に必要とされる制御の量を最小限にする。これは、試験器252でのジッター注入モジュールの費用を抑えるだけではなく、試験器252が、ジッター注入モジュールを制御するのとは対照的に、チップを試験するための制限された試験器チャネルを使用することを可能にする。

更に、自動式の目の形状の分解度試験の技術は、送信マニピュレータ204を用いて、電流補償値記憶装置及び／若しくはインピーダンス補償値記憶装置夫々への電流補償値及び／若しくはインピーダンス補償値のプログラミングによる、並びに／又は、順序論理の更新速度の操作による様々な形成を可能にする。これは、電流ジッター注入モジュールが供給しない特徴である。更に、たとえそれらが供給したとしても、それらは、依然として、試験器からの制御をより一層必要とする。

更に、自動式の目の形状の分解度試験の技術は、シリアルインターフェース自体の一部である送信マニピュレータ204を用いて、インターフェース周波数を有するシリアルインターフェース製品として今後ますます重要になる。インターフェース周波数は、それら技術が現在行っているようにジッターに対して静的に試験する、現在の外部の試験装置の能力を凌ぐほどに、これまでますます高くなっている。送信マニピュレータ204は、動的な方法及びプログラム可能な方法でのジッター及び／又は電圧振幅変化の動的試験を可能にし、従って、試験目的のために、シリアルインターフェース製品の絶えず増大する速度で速度を保ちうる。

更に、本発明の特徴及び多様な機能の構成要素が特定の実施例で記述されている一方で、これら特徴及び機能性が、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア又はそれらの組み合わせで実施されうることが十分に理解されるべきである。
本発明の実施例が解説の実施例を参照して記述されている一方で、これらの記述は限定的な意義で解釈されることを意味しているわけではない。解説の実施例の様々な変更が、本発明の実施例が属する当業者にとって明白である本発明の他の実施例と同様に、本発明の精神及び適用範囲内にあると判断される。

高速のシリアルインターフェースを有するコンピュータシステム構成の一例の部分的なブロック図を示す。 本発明の一つの実施例に従って、高速シリアルインターフェース受信器の自動分解度試験の技術を実施するために利用されうる構造の一例を図解するブロックである。 本発明の一つの実施例に従って、送信マニピュレータ並びに送信器及び受信器との関係の更に詳細な例を示す配線図である。 本発明の一つの実施例に従って、自動分解度試験の技術による送信信号の回転／速度及び電圧レベルの操作を図解する単純化されたグラフである。 自動式の目の形状の分解を有さない受信器に送られた送信テストパターン信号の図式的な表現である。 本発明の一つの実施例に従って、自動式の目の形状の分解度試験の技術を利用して低下された、送信器によって受信器に送られた低下した送信テストパターン信号の図式的な表現であり、該低下した送信テストパターン信号は目の形状の低下したテストパターン信号を形成する。

Claims (29)

1. シリアルインターフェース回路の送信器に結合する送信マニピュレータを有し、
   前記送信器は、前記シリアルインターフェース回路の受信器に結合し、
   前記送信マニピュレータは、
   電流補償値又はインピーダンス補償値の一つを保存する記憶装置と、
   前記電流補償値又はインピーダンス補償値の前記一つを前記送信器に動的に順序付ける順序論理とを更に有し、
   前記電流補償値又はインピーダンス補償値の動的に順序付けられた一つに応答する前記送信器は、前記受信器を試験するために、該受信器に送信する低下テストパターン信号を発生させ、
   前記電流補償値は前記送信器の電流補償回路へ結合され、前記インピーダンス補償値は前記送信器のインピーダンス補償回路へ結合される、ことを特徴とする装置。
2. 前記低下テストパターン信号は、目の形状の低下テストパターン信号を形成することを特徴とする、請求項１記載の装置。
3. 前記記憶装置は、レジスタ配列を有することを特徴とする、請求項１記載の装置。
4. 前記記憶装置は、前記電流補償値を保存する電流補償値記憶装置と、前記インピーダンス補償値を保存するインピーダンス補償値記憶装置とを有することを特徴とする、請求項１記載の装置。
5. 前記順序論理は、前記電流補償値及び前記インピーダンス補償値を前記送信器に動的に順序付けるためであり、該動的に順序付けられた電流補償値及びインピーダンス補償値に応答する前記送信器は、前記受信器を試験するために、該受信器に送信する低下テストパターン信号を発生させることを特徴とする、請求項４記載の装置。
6. 前記低下テストパターン信号は、目の形状の低下テストパターン信号を形成することを特徴とする、請求項５記載の装置。
7. 前記電流補償値記憶装置及び前記インピーダンス補償値記憶装置は夫々、レジスタ配列を個々に有することを特徴とする、請求項５記載の装置。
8. 前記電流補償値は、前記送信器の電流補償回路に結合されることを特徴とする、請求項５記載の装置。
9. 前記インピーダンス補償値は、前記送信器のインピーダンス補償回路に結合されることを特徴とする、請求項５記載の装置。
10. 比較器を更に有し、該比較器は、前記受信器を試験するために、前記送信器によって前記受信器に送信された前記低下テストパターン信号を、前記受信器によって受信された受信テストパターン信号と比較することを特徴とする、請求項５記載の装置。
11. 電流補償値又はインピーダンス補償値の一つを保存する段階と、
    前記電流補償値又はインピーダンス補償値の前記一つをシリアルインターフェース回路の送信器に動的に順序付ける段階と、
    前記電流補償値又はインピーダンス補償値の前記動的に順序付けられた一つに基づき低下テストパターン信号を発生させる段階と、
    前記シリアルインターフェースの受信器を試験するために前記低下テストパターン信号を該受信器に送信する段階とを有し、
    前記電流補償値は前記送信器の電流補償回路へ結合され、前記インピーダンス補償値は前記送信器のインピーダンス補償回路へ結合される、ことを特徴とする方法。
12. 前記低下テストパターン信号は、目の形状の低下テストパターン信号を形成することを特徴とする、請求項１１記載の方法。
13. 前記電流補償値又はインピーダンス補償値の一つを保存する段階は、前記電流補償及び前記インピーダンス補償値の両方を保存する段階を有することを特徴とする、請求項１１記載の方法。
14. 前記電流補償値及び前記インピーダンス補償値の両方を、低下テストパターン信号を発生させるよう前記送信器に動的に順序付ける段階と、
    前記受信器を試験するために、前記低下テストパターン信号を前記受信器に送信する段階とを更に有することを特徴とする、請求項１３記載の方法。
15. 前記低下テストパターン信号は、目の形状の低下テストパターン信号を形成することを特徴とする、請求項１４記載の方法。
16. 前記受信器を試験するために、前記送信器によって前記受信器に送信された前記低下テストパターン信号を、前記受信器によって受信された受信テストパターン信号と比較する段階を更に有することを特徴とする、請求項１４記載の方法。
17. 送信器と、
    受信器と、
    前記受信器へ結合する前記送信器へ結合する送信マニピュレータとを有し、
    前記送信マニピュレータは、
    電流補償値又はインピーダンス補償値の一つを保存する記憶装置と、
    前記電流補償値又はインピーダンス補償値の前記一つを前記送信器に動的に順序付ける順序論理とを更に有し、
    前記電流補償値又はインピーダンス補償値の前記動的に順序付けられた一つに応答する前記送信器は、前記受信器を試験するために、該受信器に送信する低下テストパターン信号を発生させ、
    前記電流補償値は前記送信器の電流補償回路へ結合され、前記インピーダンス補償値は前記送信器のインピーダンス補償回路へ結合される、ことを特徴とするシリアルインターフェース回路。
18. 前記低下テストパターン信号は、目の形状の低下テストパターン信号を形成することを特徴とする、請求項１７記載のシリアルインターフェース回路。
19. 前記記憶装置は、レジスタ配列を有することを特徴とする、請求項１７記載のシリアルインターフェース回路。
20. 前記記憶装置は、前記電流補償値を保存する電流補償値記憶装置と、前記インピーダンス補償値を保存するインピーダンス補償値記憶装置とを有することを特徴とする、請求項１７記載のシリアルインターフェース回路。
21. 前記順序論理は、前記電流補償値及び前記インピーダンス補償値を前記送信器に動的に順序付けるためであり、該動的に順序付けられた電流及びインピーダンスの補償値に応答する前記送信器は、前記受信器を試験するために、該受信器に送信する低下テストパターン信号を発生させることを特徴とする、請求項２０記載のシリアルインターフェース回路。
22. 前記低下テストパターン信号は、目の形状の低下テストパターン信号を形成することを特徴とする、請求項２１記載のシリアルインターフェース回路。
23. 前記電流補償値記憶装置及び前記インピーダンス補償値記憶装置は夫々、レジスタ配列を個々に有することを特徴とする、請求項２１記載のシリアルインターフェース回路。
24. 前記電流補償値は、前記送信器の電流補償回路に結合されることを特徴とする、請求項２１記載のシリアルインターフェース回路。
25. 前記インピーダンス補償値は、前記送信器のインピーダンス補償回路に結合されることを特徴とする、請求項２１記載のシリアルインターフェース回路。
26. 比較器を更に有し、該比較器は、前記受信器を試験するために、前記送信器によって前記受信器に送信された前記低下テストパターン信号を、前記受信器によって受信された受信テストパターン信号と比較することを特徴とする、請求項２１記載のシリアルインターフェース回路。
27. コンピュータシステムのチップセットに結合される、請求項２１記載のシリアルインターフェース回路。
28. 前記チップセットは、メモリー制御ハブ（MCH）及び入出力制御ハブ（ICH）を有し、当該シリアルインターフェースは、前記ICHに結合されることを特徴とする請求項２７記載のシリアルインターフェース回路。
29. 前記チップセットは、フロントサイドバス（FSB）によって処理装置に結合されることを特徴とする、請求項２７記載のシリアルインターフェース回路。

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