KR20220083914A

KR20220083914A - 내부 루프백 테스트를 수행하는 송수신기 및 그것의 동작 방법

Info

Publication number: KR20220083914A
Application number: KR1020200173398A
Authority: KR
Inventors: 남윤근; 정윤웅; 신종신
Original assignee: 삼성전자주식회사
Priority date: 2020-12-11
Filing date: 2020-12-11
Publication date: 2022-06-21
Also published as: US11606113B2; US20220190869A1

Abstract

본 개시의 실시 예에 따른 송수신기는, 송신 병렬 데이터를 생성하도록 구성된 로직 회로, 송신 병렬 데이터를 송신 직렬 데이터로 변환하도록 구성된 직렬화기, 송신 직렬 데이터를 송신 패드들을 통해 출력하도록 구성된 드라이버, 수신 패드들을 통해 수신 직렬 데이터를 수신하도록 구성된 아날로그 회로, 수신 직렬 데이터를 수신 병렬 데이터로 변환하도록 구성된 역직렬화기, 제1 테스트 모드 신호에 응답하여 스위칭하도록 구성된 복수의 테스트 스위치들, 및 복수의 테스트 스위치들을 통해 아날로그 회로와 전기적으로 연결되어, 아날로그 회로로 송신 직렬 데이터에 대응되는 포스트 직렬 데이터를 출력하도록 구성된 테스트 회로를 포함한다.

Description

내부 루프백 테스트를 수행하는 송수신기 및 그것의 동작 방법{A TRANSCEIVER PERFORMING INTERNAL LOOPBACK TEST AND OPERATION METHOD THEREOF}

본 개시는 직렬 통신 인터페이스 회로를 테스트하기 위한 장치에 관한 것으로, 더욱 상세하게는 내부 루프백 테스트를 수행하는 송수신기 및 그것의 동작 방법에 관한 것이다.

전자 장치들은 채널(예를 들어, 신호 라인)을 통해 다른 전자 장치와 전기적인 신호를 송수신함으로써, 데이터를 교환한다. 이를 위해, 전자 장치들은 직렬 통신을 위한 인터페이스 회로를 포함한다. 인터페이스 회로의 테스트는 칩 외부의 송수신 패드를 포함하여 형성된 루프를 통해 테스트를 수행하는 외부 루프백 테스트(External Loopback Test)를 포함한다.

외부 루프백 테스트는 테스트 커버리지(test coverage)가 높다는 장점이 있다. 그러나, 최근에는 전자 장치들 사이의 통신 속도가 증가함에 따라, 외부 루프백 테스트의 경우 직렬 통신 인터페이스의 최고 통신 속도까지 커버하지 못할 수 있다. 따라서, 속도 제한이 없는 루프백 테스트를 수행하면서 테스트 커버리지(test coverage)를 높일 수 있는 장치 및 방법이 필요하다.

본 개시의 목적은 직렬 통신을 위한 고속 인터페이스 회로에서 향상된 테스트 커버리지의 내부 루프백 테스트를 수행하는 송수신기 및 그것의 동작 방법을 제공하는데 있다.

본 개시의 실시 예에 따른 하나의 칩(chip) 상에 구현되는 인터페이스 회로는, 송신 직렬 데이터를 하나의 칩의 외부로 출력하도록 구성된 송신 패드들, 하나의 칩의 외부로부터 수신 직렬 데이터를 수신하도록 구성된 수신 패드들, 및 정상 모드에서 송신 직렬 데이터를 생성하거나 수신 직렬 데이터를 처리하고, 및 테스트 모드에서 내부에 루프를 형성하여 송신 직렬 데이터를 기반으로 테스트 결과 데이터를 생성하도록 구성된 송수신 회로를 포함한다. 송수신 회로는 송신 병렬 데이터를 생성하도록 구성된 로직 회로, 송신 병렬 데이터를 송신 직렬 데이터로 변환하도록 구성된 직렬화기, 송신 직렬 데이터를 송신 패드들을 통해 출력하도록 구성된 드라이버, 수신 패드들을 통해 수신 직렬 데이터를 수신하도록 구성된 아날로그 회로, 수신 직렬 데이터를 수신 병렬 데이터로 변환하도록 구성된 역직렬화기, 및 테스트 모드에서, 아날로그 회로와 전기적으로 연결되어, 아날로그 회로로 송신 직렬 데이터에 대응되는 포스트 직렬 데이터를 출력하도록 구성된 테스트 회로를 포함한다.

본 개시의 실시 예에 따른 아날로그 회로 및 테스트 회로를 포함하는 송수신기의 동작 방법은, 테스트 모드 신호에 응답하여, 복수의 테스트 스위치들을 제어하는 단계, 송신 병렬 데이터를 생성하는 단계, 송신 병렬 데이터를 송신 직렬 데이터로 변환하는 단계, 송신 직렬 데이터에 대응되는 포스트 직렬 데이터를 생성하는 단계, 포스트 직렬 데이터를 포스트 병렬 데이터로 변환하는 단계, 및 포스트 병렬 데이터를 송신 병렬 데이터와 비교하여 테스트 결과 데이터를 생성하는 단계를 포함한다. 테스트 회로는 제1 전압 노드 및 제2 전압 노드 사이에 직렬 연결된 복수의 가변 저항들을 포함하는 저항 래더, 및 복수의 가변 저항들 사이의 서로 다른 노드들과 연결되는 제1 멀티플렉서 및 제2 멀티플렉서를 포함한다.

본 개시에 따르면, 송수신기는 테스트 회로를 포함함으로써, 아날로그 프론트 엔드까지 포함한 풀-패스(full-path) 테스트를 수행하고 내부 루프백 테스트의 테스트 커버리지를 향상시킬 수 있다. 테스트 회로는 수신기의 특정 노드에 연결됨으로써, 정상 동작(normal operation)에서 테스트 회로에 의한 영향을 최소화시킬 수 있다.

도 1은 본 개시에 따른 송수신 시스템을 예시적으로 보여주는 블록도이다.
도 2a 내지 도 2c는 본 개시에 따른 인터페이스 회로를 예시적으로 보여주는 블록도이다.
도 3a 내지 도 3c는 도 2a 내지 도 2c의 인터페이스 회로의 구체적인 실시 예를 보여주는 블록도들이다.
도 4a 및 도 4b는 도 3b의 테스트 회로의 동작 방법을 나타내는 도면들이다.
도 5는 본 개시에 따른 인터페이스 회로의 다른 실시 예이다.
도 6a 및 도 6b는 도 5의 매칭 회로 및 테스트 회로의 연결을 구체적으로 나타내는 도면들이다.
도 6a 및 도 6b는 도 4의 테스트 회로를 예시적으로 보여주는 블록도들이다.
도 7은 본 개시에 따른 인터페이스 회로의 다른 실시 예이다.
도 8은 도 7의 테스트 회로의 연결 관계를 예시적으로 보여주는 블록도이다.
도 9는 도 7의 테스트 회로의 연결 관계에 대한 다른 실시 예를 보여주는 블록도이다.
도 10은 본 개시의 일 실시 예에 따른 수신기의 동작 방법을 나타내는 순서도이다.
도 11은 본 개시의 실시 예에 따른 인터페이스 회로가 적용된 전자 장치를 나타내는 블록도이다.
도 12는 본 개시의 실시 예에 따른 인터페이스 회로가 적용된 SSD(solid state drive) 시스템을 나타내는 블록도이다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 개시에 따른 송수신 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 송수신 시스템(1)은 제1 장치(10) 및 제2 장치(20)를 포함할 수 있다.

실시 예에 따라, 제1 장치(10) 및 제2 장치(20) 각각은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태 또는 개인용 컴퓨터, 서버, 워크스테이션, 노트북 등과 같은 컴퓨팅 장치일 수 있다. 또는 제 제1 장치(10) 및 제2 장치(20) 각각은 하나의 사용자 장치에 포함된 다양한 하드웨어 구성들, 예를 들어, 프로세서, 메모리 장치, 저장 장치, 또는 제어 장치일 수 있다.

제1 장치(10) 및 제2 장치(20)는 통신 채널(CH)을 통해 신호들(SIG1, SIG2)을 주고 받을 수 있다. 제1 장치(10) 및 제2 장치(20) 각각은 신호들(SIG1, SIG2)을 송수신하기 위해 송신기 및 수신기를 포함할 수 있다. 예를 들어, 제1 장치(10)는 제1 송신기(110) 및 제1 수신기(120)를 포함할 수 있고, 제2 장치(20)는 제2 송신기(210) 및 제2 수신기(220)를 포함할 수 있다.

제1 송신기(110)는 제1 장치(10)에서 생성된 정보를 채널(CH)을 통해 제1 신호(SIG1)로서 제2 장치(20)로 전송할 수 있다. 제2 수신기(220)는 채널(CH)을 통해 제1 송신기(110)로부터 전송된 제1 신호(SIG1)를 수신할 수 있다. 제2 송신기(210)는 제2 장치(20)에서 생성된 정보를 채널(CH)을 통해 제2 신호(SIG2)로서 제1 장치(10)로 전송할 수 있다. 제1 수신기(120)는 채널(CH)을 통해 제2 송신기(210)로부터 전송된 제2 신호(SIG2)를 수신할 수 있다.

실시 예에 따라, 채널(CH)은 제1 장치(10) 및 제2 장치(20) 사이를 전기적으로 연결하는 신호 라인(즉, 유선 통신 채널)일 수 있거나 또는 무선 통신 채널일 수 있다. 즉, 송신기들(110, 210) 및 수신기들(120, 220) 각각은 전기 신호, 광 신호, 무선 신호 등과 같은 다양한 형태의 신호를 송수신할 수 있다. 이하에서, 설명의 편의를 위하여, 전송기들(110, 210) 및 수신기들(120, 220) 각각은 전기 신호를 기반으로 동작하는 것으로 가정한다.

실시 예에 따라, 제1 장치(10)에서, 제1 송신기(110) 및 제1 수신기(120)가 별도로 도시되고, 제2 장치(20)에서, 제2 송신기(210) 및 제2 수신기(220)가 별도로 도시되어 있으나, 각각은 제1 장치(10) 및 제2 장치(20) 각각에서, 하나의 송수신 회로로 구현될 수 있다.

실시 예에 따라, 제2 송신기(210)가 전송한 정보와 제1 수신기(120)가 수신한 정보가 서로 다를 수 있다. 이로 인하여, 제1 장치(10)에서 오류 또는 오 동작이 유발될 수 있다. 원인은 제2 신호(SIG2)가 채널(CH)을 경유하는 동안 잡음(noise)으로 인하여 신호의 왜곡이 발생한 것일 수도 있지만, 제1 수신기(120) 자체에 결함이 발생한 것일 수 있다.

수신기(120)는 테스트 회로(130)를 포함할 수 있다. 테스트 회로(130)는 내부 루프백 테스트(internal loopback test)를 진행하여 제1 수신기(120) 자체의 결함을 검출할 수 있다. 제1 수신기(120) 자체의 결함은 제1 수신기(120)에 포함된 역직렬화기 또는 아날로그 프론트 엔드 등에 장애가 발생하여 기능을 수행하지 못하는 것을 포함할 수 있다.

상술된 제1 송신기(110), 제1 수신기(120) 및 테스트 회로(130)의 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.

도 2a 내지 도 2c는 본 개시에 따른 인터페이스 회로를 예시적으로 보여주는 블록도이다. 도 2a 내지 도 2c를 참조하면, 인터페이스 회로(100)는 송신기(110), 수신기(120), 및 논리 회로(130)를 포함할 수 있다. 이하, 인터페이스 회로(100)는 송수신기로 명명될 수 있다. 수신기(120)는 테스트 회로(125)를 포함할 수 있다. 송신기(110), 수신기(120), 및 테스트 회로(125)는 도 1의 제1 송신기(110), 제1 수신기(120) 및 테스트 회로(130)에 대응될 수 있다.

인터페이스 회로(100)는 송신 패드(TX_PAD) 및 수신 패드(RX_PAD)와 전기적으로 연결될 수 있다. 인터페이스 회로(100)는 하나의 칩으로 구현될 수 있고, 송신 패드(TX_PAD) 및 수신 패드(RX_PAD)는 칩의 외부에 위치하여 데이터의 입출력 통로를 제공할 수 있다.

인터페이스 회로(100)는 정상 모드(normal mode) 또는 테스트 모드(test mode)에서 동작할 수 있다. 도 2a는 정상 모드에서 인터페이스 회로(100)의 데이터 흐름을 나타내는 도면이다. 도 2b는 제1 테스트 모드에서 인터페이스 회로(100)의 데이터 흐름을 나타내는 도면이다. 도 2c는 제2 테스트 모드에서 인터페이스 회로(100)의 데이터 흐름을 나타내는 도면이다.

도 2a를 참조하면, 정상 모드에서, 인터페이스 회로(100)는 외부 장치와 데이터를 송수신할 수 있다. 실시 예에 따라, 논리 회로(130)는 컨트롤러(미도시)의 송수신 제어 신호(CTRL1)에 응답하여 제1 병렬 데이터(PD1)를 생성할 수 있다. 제1 병렬 데이터(PD1)는 논리 회로(130)가 외부 장치로 전달하고자 하는 정보를 포함할 수 있다. 논리 회로(130)는 제1 병렬 데이터(PD1)를 송신기(110)에 전송할 수 있다.

송신기(110)는 제1 병렬 데이터(PD1)를 제1 직렬 데이터(SD1)로 변환할 수 있다. 송신기(110)는 제1 직렬 데이터(SD1)를 송신 패드(TX_PAD)를 통해 외부 장치로 전송할 수 있다. 제1 직렬 데이터(SD1)는 도 1의 제1 신호(SIG1)에 대응될 수 있다.

수신기(120)는 제2 직렬 데이터(SD2)를 수신 패드(RX_PAD)를 통해 외부 장치로부터 수신할 수 있다. 제2 직렬 데이터(SD2)는 도 2의 제2 신호(SIG2)에 대응될 수 있다. 수신기(120)는 제2 직렬 데이터(SD2)를 제2 병렬 데이터(PD2)로 변환하여 논리 회로(130)로 전송할 수 있다. 이 경우, 테스트 회로(125)는 비활성화 상태일 수 있다. 즉, 수신기(120) 내부에서, 제2 직렬 데이터(SD2)는 테스트 회로(125)를 거치지 않고 제2 병렬 데이터(PD3)로 변환될 수 있다.

논리 회로(130)는 컨트롤러(미도시)의 송수신 제어 신호(CTRL1)에 응답하여 제2 병렬 데이터(PD2)를 수신할 수 있다. 제2 병렬 데이터(PD2)는 외부 장치가 논리 회로(130)로 전달하고자 하는 정보를 포함할 수 있다. 논리 회로(130)는 제2 병렬 데이터(PD2)를 처리하기 위해, CPU(central processing unit), ISP(image signal processing unit), DSP(digital signal processing unit), GPU(graphics processing unit), VPU(vision processing unit), 및 NPU(neural processing unit) 중 적어도 하나를 포함할 수 있다.

도 2b를 참조하면, 제1 테스트 모드에서, 인터페이스 회로(100)는 내부 루프백 테스트를 수행할 수 있다. 제1 테스트 모드에서, 인터페이스 회로(100)는 수신기(120)의 모든 구성을 통과하는 내부 루프를 형성하여 내부 루프백 테스트를 수행할 수 있다. 제1 테스트 모드에서 수행되는 내부 루프백 테스트는 풀-패스(full-path) 테스트로 명명될 수 있다.

실시 예에 따라, 논리 회로(130)는 컨트롤러(미도시)의 테스트 제어 신호(CTRL2)에 응답하여 제1 테스트 데이터(TD1)를 생성할 수 있다. 제1 테스트 데이터(TD1)는 병렬 데이터의 형태일 수 있다. 논리 회로(130)는 제1 테스트 데이터(TD1)를 송신기(110)로 전송할 수 있다.

송신기(110)는 제1 테스트 데이터(TD1)를 직렬 데이터의 형태인 제2 테스트 데이터(TD2)로 변환할 수 있다. 송신기(110)는 제2 테스트 데이터(TD2)를 수신기(120)로 전송할 수 있다. 이 때, 제2 테스트 데이터(TD2)는 송신 패드(TX_PAD)를 통과하지 않을 수 있다.

테스트 회로(125)는 제2 테스트 데이터(TD2)를 송신기(110)로부터 직접 수신할 수 있다. 테스트 회로(125)는 제2 테스트 데이터(TD2)에 대응하는 직렬 데이터를 생성할 수 있다. 이를 위해, 테스트 회로(125)는 저항 래더 및 멀티플렉서를 포함할 수 있다. 테스트 회로(125)의 구체적인 구성은 도 4a에서 후술된다.

수신기(120)는 테스트 회로(125)에서 생성된 직렬 데이터를 제3 테스트 데이터(TD3)로 변환할 수 있다. 제3 테스트 데이터(TD3)는 병렬 데이터의 형태일 수 있다. 수신기(120)는 제3 테스트 데이터(TD3)를 논리 회로(130)로 전송할 수 있다.

논리 회로(130)는 제1 테스트 데이터(TD1) 및 제3 테스트 데이터(TD3)를 비교하여 테스트 결과 신호를 생성할 수 있다. 논리 회로(130)는 제1 테스트 데이터(TD1) 및 제3 테스트 데이터(TD3)의 차이 값이 기준 오차 범위를 초과한다면, 인터페이스 회로(100) 내에 결함이 발생하였다는 정보를 포함하는 테스트 결과 신호를 생성할 수 있다.

인터페이스 회로(100) 내의 결함은 수신기(120)의 결함을 의미할 수 있다. 송신기(110) 및 논리 회로(130)의 결함은 다른 방법을 통해 검출할 수 있다. 예를 들어, 논리 회로(130)에서 생성된 제1 테스트 데이터(TD1)가 송신기(110)를 통해 출력될 때 송신 패드(TX_PAD)를 통해 프로빙하면, 송신기(110) 및 논리 회로(130)의 정상 동작 여부를 판단할 수 있다. 그러므로, 본 개시에 따른 실시 예들에서, 송신기(110) 및 논리 회로(130)는 정상적으로 동작하는 것으로 가정하고, 테스트 회로(125)는 수신기(120)의 결함을 검출하는데 사용될 수 있다.

도 2c를 참조하면, 제2 테스트 모드에서, 인터페이스 회로(100)는 내부 루프백 테스트를 수행할 수 있다. 제2 테스트 모드에서, 인터페이스 회로(100)는 수신기(120)의 일부 구성을 통과하는 내부 루프를 형성하여 내부 루프백 테스트를 수행할 수 있다. 제2 테스트 모드에서 수행되는 내부 루프백 테스트는 파트-패스(part-path) 테스트로 명명될 수 있다.

실시 예에 따라, 논리 회로(130)는 컨트롤러(미도시)의 테스트 제어 신호(CTRL3)에 응답하여 제1 테스트 데이터(TD1)를 생성할 수 있다. 송신기(110)는 제1 테스트 데이터(TD1)를 제2 테스트 데이터(TD2)로 변환하여 수신기(120)에 전송할 수 있다.

수신기(120)는 제2 테스트 데이터(TD2)를 송신기(110)로부터 직접 수신하여 제3 테스트 데이터(TD3)로 변환할 수 있다. 이 경우, 테스트 회로(125)는 비활성화 상태일 수 있다. 즉, 수신기(120) 내부에서, 제2 테스트 데이터(TD2)는 테스트 회로(125)를 거치지 않고 제3 테스트 데이터(TD3)로 변환될 수 있다.

테스트 회로(125)를 거치지 않는 것을 제외하고, 구체적인 제2 테스트 모드에서의 데이터 흐름은 도 2b에서 설명한 제1 테스트 모드에서의 데이터 흐름과 유사하므로, 상세한 설명은 생략된다.

도 3a 내지 도 3c는 도 2a 내지 도 2c의 인터페이스 회로의 구체적인 실시 예를 보여주는 블록도들이다. 도 2a 내지 도 2c 및 도 3a 내지 도 3c를 참조하면, 인터페이스 회로(100)는 송신기(110), 수신기(120), 및 논리 회로(130)를 포함할 수 있다. 실시 예에 따라, 인터페이스 회로(100)는 차동 송신 패드(TXP, TXN) 및 차동 수신 패드(RXP, RXN)와 연결될 수 있다. 송신기(110)는 차동 송신 패드(TXP, TXN)로 차동 신호를 출력할 수 있고, 수신기(120)는 차동 수신 패드(RXP, RXN)로부터 차동 신호를 수신할 수 있다.

도 2a 및 도 3a를 참조하면, 송신기(110)는 직렬화기(111) 및 드라이버(112)를 포함할 수 있다. 정상 모드에서, 직렬화기(111)는 논리 회로(130)로부터 병렬 형식의 데이터를 수신하여 직렬 형식의 송신 데이터(TX_D)로 변환할 수 있다. 송신 데이터(TX_D)는 도 2a의 제1 직렬 데이터(SD1)를 포함할 수 있다. 직렬화기(111)는 송신 데이터(TX_D)를 드라이버(112)로 전송할 수 있다. 드라이버(112)는 송신 데이터(TX_D)를 차동 신호의 제1 송신 데이터(TX_D1) 및 제2 송신 데이터(TX_D2)로 변환하여 차동 송신 패드(TXP, TXN)를 통해 출력할 수 있다.

수신기(120)는 역직렬화기(121), 멀티플렉서(122), 아날로그 프론트 엔드(123), 및 테스트 회로(125)를 포함할 수 있다. 정상 모드에서, 테스트 회로(125)는 비활성화 상태일 수 있다. 아날로그 프론트 엔드(123)는 차동 수신 패드(RXP, RXN)를 통해 차동 신호의 제1 수신 데이터(RX_D1) 및 제2 수신 데이터(RX_D2)를 수신할 수 있다. 아날로그 프론트 엔드(123)는 제1 수신 데이터(RX_D1) 및 제2 수신 데이터(RX_D2)를 증폭하고 파형을 조정하여 수신 데이터(RX_D)를 생성할 수 있다. 수신 데이터(RX_D)는 도 2a의 제2 직렬 데이터(SD2)를 포함할 수 있다.

멀티플렉서(122)는 송신 데이터(TX_D) 및 수신 데이터(RX_D)를 수신하고, 정상 모드에서, 수신 데이터(RX_D)를 출력할 수 있다. 역직렬화기(121)는 멀티플렉서(122)로부터 출력된 수신 데이터(RX_D)를 병렬 형식의 데이터로 변환하여 논리 회로(130)에 제공할 수 있다. 논리 회로(130)는 병렬 형식의 데이터를 처리하여 외부 장치가 전달하고자 하는 정보를 추출할 수 있다.

도 3b 및 도 3c는 도 3a와 구성이 유사하나 데이터의 흐름은 다를 수 있다.

도 2b 및 도 3b를 참조하면, 제1 테스트 모드에서, 직렬화기(111)는 논리 회로(130)로부터 병렬 형식의 데이터를 수신하여 직렬 형식의 송신 데이터(TX_D)로 변환할 수 있다. 송신 데이터(TX_D)는 도 2b의 제2 테스트 데이터(TD2)를 포함할 수 있다. 직렬화기(111)는 송신 데이터(TX_D)를 테스트 회로(125)로 전송할 수 있다.

제1 테스트 모드에서, 테스트 회로(125)는 직렬화기(111)로부터 송신 데이터(TX_D) 및 송신 데이터(TX_D)의 반전 데이터(TX_DB)를 수신할 수 있다. 즉, 테스트 회로(125)는 차동 신호의 형태로 송신 데이터(TX_D) 및 반전 데이터(TX_DB)를 수신할 수 있다.

테스트 회로(125)는 송신 데이터(TX_D) 및 반전 데이터(TX_DB)를 기반으로, 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 생성할 수 있다. 제1 포스트 데이터(TX_DP1)는 정상 모드에서의 제1 수신 데이터(RX_D1)에 대응될 수 있다. 제2 포스트 데이터(TX_DP2)는 정상 모드에서의 제2 수신 데이터(RX_D2)에 대응될 수 있다. 테스트 회로(125)는 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 아날로그 프론트 엔드(123)에 제공할 수 있다.

아날로그 프론트 엔드(123)는 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 기반으로 수신 데이터(RX_D)를 생성하여 멀티 플렉서(122)에 제공할 수 있다. 멀티 플렉서(122)는 제1 테스트 모드에서, 수신 데이터(RX_D)를 역직렬화기(121)에 출력할 수 있다. 역직렬화기(121)는 수신 데이터(RX_D)를 병렬 형식의 데이터로 변환하여 논리 회로(130)에 제공할 수 있다.

도 2c 및 도 3c를 참조하면, 제2 테스트 모드에서, 직렬화기(111)는 논리 회로(130)로부터 병렬 형식의 데이터를 수신하여 직렬 형식의 송신 데이터(TX_D)로 변환할 수 있다. 송신 데이터(TX_D)는 도 2c의 제2 테스트 데이터(TD2)를 포함할 수 있다. 직렬화기(111)는 송신 데이터(TX_D)를 수신기(120)로 전송할 수 있다.

제2 테스트 모드에서, 테스트 회로(125) 및 아날로그 프론트 엔드(123)는 비활성화 상태일 수 있다. 멀티플렉서(122)는 직렬화기(111)로부터 송신 데이터(TX_D)를 수신하여 역직렬화기(121)에 출력할 수 있다. 이 경우, 멀티플렉서(122)는 논리 회로(130)로부터 제2 테스트 모드 활성화 신호를 수신할 수 있다. 즉, 멀티플렉서(122)는 제2 테스트 모드 활성화 신호에 응답하여 송신 데이터(TX_D)를 출력할 수 있다. 역직렬화기(121)는 송신 데이터(TX_D)를 병렬 형식의 데이터로 변환하여 논리 회로(130)에 제공할 수 있다.

도 4a 및 도 4b는 도 3b의 테스트 회로의 동작 방법을 나타내는 도면들이다. 도 3b, 도 4a 및 도 4b를 참조하면, 테스트 회로(125)는 제1 멀티플렉서(MUX1), 제2 멀티플렉서(MUX2) 및 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)을 포함하는 저항 래더를 포함할 수 있다.

제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)의 저항 값들은 같거나 다를 수 있다. 설명의 편의를 위해, 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4) 각각의 저항 값들은 동일한 것으로 가정한다. 이하 도 4a 및 도 4b에서, 제1 멀티플렉서(MUX1), 제2 멀티플렉서(MUX2) 및 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)의 연결 관계 및 동작 방법은 설명의 편의를 위해 하나의 예로 설명하지만, 본 개시의 테스트 회로가 이에 한정되는 것은 아니다.

제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)은 직렬로 연결될 수 있다. 전원 전압(Va)은 제1 가변 저항(VR1)으로 입력되어, 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)에 균등하게 분배될 수 있다. 예를 들어, 전원 전압(Va)이 400mV이면, 전원 전압(Va)은 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4) 각각에 100mV씩 분배될 수 있다.

제1 멀티플렉서(MUX1) 및 제2 멀티플렉서(MUX2) 각각은 저항 래더의 서로 다른 노드들에 연결될 수 있다. 저항 래더는 제1 가변 저항(VR1)과 제2 가변 저항(VR2) 사이의 제1 노드(n1), 제2 가변 저항(VR2)과 제3 가변 저항(VR3) 사이의 제2 노드(n3), 및 제3 가변 저항(VR3)과 제4 가변 저항(VR4) 사이의 제3 노드(n3)를 포함할 수 있다.

예를 들어, 제1 멀티플렉서(MUX1) 및 제2 멀티플렉서(MUX2) 각각은 제1 노드(n1) 및 제3 노드(n3)에 연결될 수 있다. 제1 멀티플렉서(MUX1) 및 제2 멀티플렉서(MUX2) 각각은 제1 노드(n1) 및 제3 노드(n3)로부터 서로 다른 레벨의 전압들을 수신할 수 있다.

제1 멀티플렉서(MUX1)는 송신 데이터(TX_D)를 더 수신할 수 있다. 제1 멀티플렉서(MUX1)는 송신 데이터(TX_D)를 기반으로 서로 다른 레벨의 전압들 중 어느 하나의 레벨의 전압을 출력할 수 있다. 제2 멀티플렉서(MUX2)는 송신 데이터(TX_D)의 반전 데이터(TX_DB)를 더 수신할 수 있다. 제2 멀티플렉서(MUX2)는 반전 데이터(TX_DB)를 기반으로 서로 다른 레벨의 전압들 중 어느 하나의 레벨의 전압을 출력할 수 있다.

예를 들어, 제1 노드(n1)의 전위는 300mV이고, 제3 노드(n3)의 전위는 100mV일 수 있다. 송신 데이터(TX_D)가 1일 때, 제1 멀티플렉서(MUX1)는 제1 노드(n1)와 연결되어 300mV를 출력할 수 있다. 이 때, 반전 데이터(TX_DB)는 0이고, 제2 멀티플렉서(MUX2)는 제3 노드(n3)와 연결되어 100mV를 출력할 수 있다. 반대로, 송신 데이터(TX_D)가 0일 때, 제1 멀티플렉서(MUX1)는 제3 노드(n3)와 연결되어 100mV를 출력할 수 있다. 이 때, 반전 데이터(TX_DB)는 1이고, 제2 멀티플렉서(MUX2)는 제1 노드(n1)와 연결되어 300mV를 출력할 수 있다.

송신 데이터(TX_D)가 특정 주기로 1와 0이 반복되면, 제1 멀티플렉서(MUX1)는 제1 노드(n1)와 제3 노드(n3)를 특정 주기로 교차하여 연결시키면서 300mV와 100mV를 교대로 출력할 수 있다. 또한, 제2 멀티플렉서(MUX2)는 제3 노드(n3)와 제1 노드(n1)를 특정 주기로 교차하여 연결시키면서 100mV와 300mV를 교대로 출력할 수 있다.

즉, 제1 멀티플렉서(MUX1)의 출력인 제1 포스트 데이터(TX_DP1) 및 제2 멀티플렉서(MUX2)의 출력인 제2 포스트 데이터(TX_DP2)는 상보적인 데이터를 출력하는 차동 신호를 형성할 수 있다. 결과적으로, 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)는 송신 데이터(TX_D) 및 반전 데이터(TX_DB)와 위상은 같고, 전압 레벨은 같거나 다를 수 있다. 전압 레벨은 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)의 전압 값들을 조정하면서 변경될 수 있다.

도 4a 및 도 4b에 따른 테스트 회로(125)의 동작은 후술한 테스트 회로들의 동작들에도 적용될 수 있다.

도 5는 본 개시에 따른 인터페이스 회로의 다른 실시 예이다. 도 3b 및 도 5를 참조하면, 인터페이스 회로(200)는 직렬화기(211), 드라이버(212), 역직렬화기(221), 멀티플렉서(222), 아날로그 프론트 엔드(223), 매칭 회로(224), 테스트 회로(225), 및 논리 회로(230)를 포함할 수 있다. 직렬화기(211), 드라이버(212), 역직렬화기(221), 멀티플렉서(222), 아날로그 프론트 엔드(223), 테스트 회로(225), 및 논리 회로(230)는 도 3b의 직렬화기(111), 드라이버(112), 역직렬화기(121), 멀티플렉서(122), 아날로그 프론트 엔드(123), 테스트 회로(125), 및 논리 회로(130)와 유사하므로, 이에 대한 상세한 설명은 생략된다.

도 3b와 비교하면, 수신기(220)는 임피던스 매칭을 위한 매칭 회로(224)를 더 포함할 수 있다. 매칭 회로(224)는 아날로그 프론트 엔드(223)와 연결되어 수신단의 임피던스 차이를 보정할 수 있다. 매칭 회로(224)는 저항, 인덕터, 및 커패시터 등의 적어도 하나 이상의 수동 소자를 포함할 수 있다. 수동 소자는 병렬 및/또는 직렬로 접속될 수 있다.

테스트 회로(225)는 매칭 회로(224)와 연결될 수 있다. 예를 들어, 테스트 회로(225)는 매칭 회로(224)의 종단 저항과 연결될 수 있다. 테스트 회로(225)가 종단 저항과 연결되면, 테스트 회로(225)를 비활성화하는 정상 모드에서 테스트 회로(225)에 의한 영향을 최소화할 수 있다. 즉, 테스트 회로(225) 추가에 의한 수신기의 로드 변경을 최소화할 수 있다.

도 6a 및 도 6b는 도 5의 매칭 회로 및 테스트 회로의 연결을 구체적으로 나타내는 도면들이다. 도 5 및 도 6a를 참조하면, 매칭 회로(224a)는 제1 저항(R1), 제2 저항(R2), 제1 스위치(SW1), 제2 스위치(SW2), 및 커패시터(C)를 포함할 수 있다.

제1 저항(R1)은 아날로그 프론트 엔드(223a)의 입력단과 연결될 수 있다. 제1 저항(R1)의 일단은 아날로그 프론트 엔드(223a)에 연결되고, 제1 저항(R1)의 타단은 제1 스위치(SW1)에 연결될 수 있다. 커패시터(C)의 일단은 제1 스위치(SW1)에 연결되고, 커패시터(C)의 타단은 접지될 수 있다.

제1 저항(R1)은 임피던스 매칭을 위한 종단 저항이고, 정상 모드에서 제1 수신 데이터(RX_D1)를 왜곡 없이 수신하기 위해 제1 스위치(SW1)는 턴-온(turn-on)될 수 있다. 제1 테스트 모드에서 제1 스위치(SW1)는 턴-오프(turn-off)될 수 있다.

제2 저항(R2)의 일단은 아날로그 프론트 엔드(223a)의 반전 입력단에 연결되고, 제2 저항(R2)의 타단은 제2 스위치(SW2)에 연결될 수 있다. 커패시터(C)의 일단은 제2 스위치(SW1)에 연결되고, 커패시터(C)의 타단은 접지될 수 있다. 즉, 커패시터(C)를 기준으로 제1 스위치(SW1) 및 제2 스위치(SW2)는 병렬로 접속될 수 있다.

제2 저항(R2)은 임피던스 매칭을 위한 종단 저항이고, 정상 모드에서 제2 수신 데이터(RX_D2)를 왜곡 없이 수신하기 위해 제2 스위치(SW2)는 턴-온될 수 있다. 제1 테스트 모드에서 제2 스위치(SW2)는 턴-오프될 수 있다.

테스트 회로(225a)는 매칭 회로(224a)와 연결될 수 있다. 예를 들어, 테스트 회로(225a)는 제1 저항(R1)의 타단 및 제2 저항(R2)의 타단에 연결될 수 있다. 테스트 회로(225a)가 제1 저항(R1) 또는 제2 저항(R2)에 연결되면, 정상 동작에서의 테스트 회로(225a)에 의한 영향을 최소화시킬 수 있다.

테스트 회로(225a)는 복수의 가변 저항들(VR1, VR2, VR3, VR4)을 포함하는 저항 래더 및 복수의 멀티플렉서들(MUX1, MUX2)을 포함할 수 있다. 예를 들어, 저항 래더는 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)을 포함하고, 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)은 전원 전압 공급단과 접지 사이에 직렬로 연결될 수 있다. 저항 래더에는 전원 전압 공급단을 통해 전원 전압(Va)이 공급되고, 전원 전압(Va)은 제1 내지 제4 가변 저항들(VR1, VR2, VR3, VR4)의 저항비에 따라 분배될 수 있다. 테스트 회로(225a)의 구체적인 구성 및 동작은 도 4a 및 도 4b와 유사하므로 이에 대한 설명은 생략된다.

제1 멀티플렉서(MUX1)는 저항 래더의 복수의 노드들로부터 서로 다른 레벨의 전압들을 수신하고, 및 송신기(210)로부터 송신 데이터(TX_D)를 수신할 수 있다. 제1 멀티플렉서(MUX1)는 송신 데이터(TX_D)에 응답하여 서로 다른 레벨의 전압들 중 어느 하나의 레벨의 전압을 출력할 수 있다. 제2 멀티플렉서(MUX2)는 저항 래더의 복수의 노드들로부터 서로 다른 레벨의 전압들을 수신하고, 및 송신기(210)로부터 송신 데이터(TX_D)의 반전 데이터(TX_DB)를 수신할 수 있다. 제2 멀티플렉서(MUX2)는 반전 데이터(TX_DB)에 응답하여 서로 다른 레벨의 전압들 중 어느 하나의 레벨의 전압을 출력할 수 있다.

제1 테스트 스위치(TSW1)는 제1 저항(R1)과 제1 스위치(SW1) 사이의 노드 및 제1 멀티플렉서(MUX1)의 출력단 사이에 연결될 수 있다. 제1 테스트 스위치(TSW1)는 제1 테스트 모드로의 진입 신호에 응답하여 동작할 수 있다. 예를 들어, 제1 테스트 스위치(TSW1)는 제1 테스트 모드로의 진입 신호에 응답하여 턴-온될 수 있다. 제1 테스트 모드에서, 제1 포스트 데이터(TX_DP1)는 제1 수신 데이터(RX_D1)을 대체하여 아날로그 프론트 엔드(223a)의 입력단으로 입력될 수 있다.

제2 테스트 스위치(TSW2)는 제2 저항(R2)과 제2 스위치(SW2) 사이의 노드 및 제2 멀티플렉서(MUX2)의 출력단 사이에 연결될 수 있다. 제2 테스트 스위치(TSW2)는 제1 테스트 모드로의 진입 신호에 응답하여 동작할 수 있다. 예를 들어, 제1 테스트 스위치(TSW1)는 제1 테스트 모드로의 진입 신호에 응답하여 턴-온될 수 있다. 제1 테스트 모드에서, 제2 포스트 데이터(TX_DP2)는 제2 수신 데이터(RX_D2)을 대체하여 아날로그 프론트 엔드(223a)의 반전 입력단으로 입력될 수 있다.

도 6a 및 도 6b를 참조하면, 매칭 회로(224b)는 제1 저항(R1), 제2 저항(R2), 제1 스위치(SW1), 제2 스위치(SW2), 및 커패시터(C)를 포함할 수 있다. 테스트 회로(225b)는 복수의 가변 저항들(VR1, VR2, VR3, VR4)을 포함하는 저항 래더 및 복수의 멀티플렉서들(MUX1, MUX2)을 포함할 수 있다. 매칭 회로(224b) 및 테스트 회로(225b)의 구성은 도 6a의 매칭 회로(224a) 및 테스트 회로(224b)의 구성과 유사하므로, 상세한 설명은 생략된다.

테스트 회로(224b)는 제3 테스트 스위치(TSW3)를 통해 매칭 회로(224a)와 더 연결될 수 있다. 예를 들어, 제3 테스트 스위치(TSW3)는 제1 스위치(SW1)와 제2 스위치(SW2) 사이의 노드 및 저항 래더의 제2 노드 사이에 연결될 수 있다. 제2 노드는 제2 가변 저항(VR2) 및 제3 가변 저항(VR3) 사이의 노드일 수 있다. 즉, 커패시터(C)는 제3 테스트 스위치(TSW3)를 통해 제2 노드와 연결될 수 있다.

제3 테스트 스위치(TSW3)는 제1 테스트 모드로의 진입 신호에 응답하여 동작할 수 있다. 예를 들어, 제3 테스트 스위치(TSW3)는 제1 테스트 모드로의 진입 신호에 응답하여 턴-온될 수있다. 제3 테스트 스위치(TSW3)가 턴-온되면, 커패시터(C)가 제2 노드의 제2 레벨 전압을 일정하게 유지시킬 수 있다. 따라서, 제1 멀티플렉서(MUX1) 또는 제2 멀티플렉서(MUX2)가 제1 노드의 제1 레벨 전압 및 제3 노드의 제3 레벨 전압을 교대로 출력할 때, 제1 레벨 전압 및 제3 레벨 전압의 흔들림은 줄어들 수 있다.

도 7은 본 개시에 따른 인터페이스 회로의 다른 실시 예이다. 도 5 및 도 7을 참조하면, 인터페이스 회로(300)는 직렬화기(311), 드라이버(312), 역직렬화기(321), 멀티플렉서(322), 아날로그 프론트 엔드(323), 매칭 회로(324), 테스트 회로(325), 및 논리 회로(330)를 포함할 수 있다. 직렬화기(311), 드라이버(312), 역직렬화기(321), 멀티플렉서(322), 아날로그 프론트 엔드(323), 매칭 회로(324), 테스트 회로(325), 및 논리 회로(330)는 도 5의 직렬화기(211), 드라이버(212), 역직렬화기(221), 멀티플렉서(222), 아날로그 프론트 엔드(223), 매칭 회로(224), 테스트 회로(225), 및 논리 회로(230)와 유사하므로, 이에 대한 상세한 설명은 생략된다.

도 5와 비교하면, 테스트 회로(325)는 아날로그 프론트 엔드(323)와 직접적으로 연결될 수 있다. 테스트 회로(325)는 송신 데이터(TX_D) 및 반전 데이터(TX_DB)를 기반으로 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 출력할 수 있다. 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)는 매칭 회로(324)를 거치지 않고 아날로그 프론트 엔드(323)에 입력될 수 있다. 아날로그 프론트 엔드(323)는 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 기반으로 수신 데이터(RX_D)를 생산할 수 있다. 이 경우, 매칭 회로(324)는 비활성화 상태일 수 있다.

테스트 회로(325)는 아날로그 프론트 엔드(323)의 구체적인 연결 관계는 도 8 및 도 9에서 후술된다.

실시 예에 따라, 테스트 회로(325)는 송신 데이터(TX_D) 및 반전 데이터(TX_DB) 대신에 제1 송신 데이터(TX_D1) 및 제2 송신 데이터(TX_D2)를 수신할 수 있다. 테스트 회로(325)는 제1 송신 데이터(TX_D1) 및 제2 송신 데이터(TX_D2)를 기반으로 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 출력할 수 있다. 아날로그 프론트 엔드(323)는 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 기반으로 수신 데이터(RX_D)를 생산할 수 있다.

제1 송신 데이터(TX_D1) 및 제2 송신 데이터(TX_D2)는 드라이버(312)를 통해 생성되는 점에서 송신 데이터(TX_D) 및 반전 데이터(TX_DB)와 차이점이 있다. 그러므로, 테스트 회로(325)가 제1 송신 데이터(TX_D1) 및 제2 송신 데이터(TX_D2)를 기반으로 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 출력하면, 인터페이스 회로(300)는 드라이버(312)를 포함한 내부 루프백 테스트를 진행함으로써, 테스트 커버리지를 높일 수 있다.

도 8은 도 7의 테스트 회로의 연결 관계를 예시적으로 보여주는 블록도이다. 도 4a, 도 6a, 도 7 및 도 8을 참조하면, 테스트 회로(325)는 매칭 회로(324)를 거치지 않고 아날로그 프론트 엔드(323)와 연결될 수 있다.

매칭 회로(324)는 제1 저항(R1), 제2 저항(R2), 제1 스위치(SW1), 제2 스위치(SW2), 및 커패시터(C)를 포함할 수 있다. 테스트 회로(325)는 복수의 가변 저항들(VR1, VR2, VR3, VR4)을 포함하는 저항 래더 및 복수의 멀티플렉서들(MUX1, MUX2)을 포함할 수 있다. 매칭 회로(324) 및 테스트 회로(325)의 구성은 도 6a의 매칭 회로(224a) 및 도 4a의 테스트 회로(125)의 구성과 유사하므로, 이에 대한 상세한 설명은 생략된다.

아날로그 프론트 엔드(323)는 제1 패시브 이퀄라이저(323-1), 제2 패시브 이퀄라이저(323-2), 액티브 이퀄라이저(323-3), 제3 스위치(SW3), 및 제4 스위치(SW4)를 포함할 수 있다.

제1 패시브 이퀄라이저(323-1) 및 제2 패시브 이퀄라이저(323-2) 각각은 채널 또는 고속직렬링크(High Speed Serial Link)에서의 왜곡된 신호를 복원하기 위한 구성으로, 저항, 인턱터 등의 수동 소자로 구성될 수 있다. 즉, 제1 패시브 이퀄라이저(323-1) 및 제2 패시브 이퀄라이저(323-2) 각각은 아날로그 프론트 엔드(323)의 입력단을 통해 수신되는 신호의 주파수 감쇄 등을 보상할 수 있다.

액티브 이퀄라이저(323-3)는 패시브 이퀄라이저와 유사하게 채널에 의한 신호의 왜곡을 보상할 수 있다. 액티브 이퀄라이저(323-3)는 증폭기와 같은 능동 소자를 포함할 수 있다. 액티브 이퀄라이저(323-3)는 수신된 차동 신호를 가변 이득으로 증폭하고 고주파수 감쇄 등을 보상할 수 있다.

제1 패시브 이퀄라이저(323-1)는 액티브 이퀄라이저(323-3)의 입력단과 제3 스위치(SW3)를 통해 연결될 수 있다. 제1 테스트 모드에서 제3 스위치(SW3)는 턴-오프될 수 있다. 제2 패시브 이퀄라이저(323-2)는 액티브 이퀄라이저(323-3)의 반전 입력단과 제4 스위치(SW4)를 통해 연결될 수 있다. 제1 테스트 모드에서 제4 스위치(SW4)는 턴-오프될 수 있다.

테스트 회로(325)는 액티브 이퀄라이저(323-3)와 연결될 수 있다. 예를 들어, 제1 멀티플렉서(MUX1)는 액티브 이퀄라이저(323-3)의 입력단과 연결될 수 있다. 제1 멀티플렉서(MUX1)는 제1 포스트 데이터(TX_DP1)를 액티브 이퀄라이저(323-3)로 출력할 수 있다. 제1 멀티플렉서(MUX1)는 제1 테스트 스위치(TSW1)를 통해 액티브 이퀄라이저(323-3)와 연결될 수 있다. 제1 테스트 스위치(TSW1)는 제1 테스트 모드로의 진입 신호에 응답하여 턴-온되고, 제1 포스트 데이터(TX_DP1)는 액티브 이퀄라이저(323-3)로 입력될 수 있다.

제2 멀티플렉서(MUX2)는 액티브 이퀄라이저(323-3)의 반전 입력단과 연결될 수 있다. 제2 멀티플렉서(MUX2)는 제2 포스트 데이터(TX_DP2)를 액티브 이퀄라이저(323-3)로 출력할 수 있다. 제2 멀티플렉서(MUX2)는 제2 테스트 스위치(TSW2)를 통해 액티브 이퀄라이저(323-3)와 연결될 수 있다. 제2 테스트 스위치(TSW2)는 제1 테스트 모드로의 진입 신호에 응답하여 턴-온되고, 제2 포스트 데이터(TX_DP2)는 액티브 이퀄라이저(323-3)로 입력될 수 있다.

액티브 이퀄라이저(323-3)는 직렬 데이터 형식의 제1 포스트 데이터(TX_DP1) 및 제2 포스트 데이터(TX_DP2)를 기반으로 가변 이득 증폭 및 주파수 감쇄 보상하여 수신 데이터(RX_D)를 출력할 수 있다.

도 9는 도 7의 테스트 회로의 연결 관계에 대한 다른 실시 예를 보여주는 블록도이다. 도 7 내지 도 9를 참조하면, 테스트 회로(325)는 매칭 회로(324)를 거치지 않고 아날로그 프론트 엔드(323)와 연결될 수 있다.

아날로그 프론트 엔드(323a)는 제1 패시브 이퀄라이저(323a-1), 제2 패시브 이퀄라이저(323a-2), 액티브 이퀄라이저(323a-3), 제3 스위치(SW3), 및 제4 스위치(SW4)를 포함할 수 있다. 제1 패시브 이퀄라이저(323a-1), 제2 패시브 이퀄라이저(323a-2), 액티브 이퀄라이저(323a-3), 제3 스위치(SW3), 및 제4 스위치(SW4)는 도 8의 제1 패시브 이퀄라이저(323-1), 제2 패시브 이퀄라이저(323-2), 액티브 이퀄라이저(323-3), 제3 스위치(SW3), 및 제4 스위치(SW4)와 유사하므로, 상세한 설명은 생략된다.

테스트 회로(325)는 액티브 이퀄라이저(323a-3)의 입력단과 제1 테스트 스위치(TSW1), 제2 테스트 스위치(TSW2), 제3 멀티플렉서(MUX3), 및 제4 멀티플렉서(MUX4)를 통해 연결될 수 있다.

제3 멀티플렉서(MUX3)는 제1 포스트 데이터(TX_DP1) 및 공통 모드 전압(Voltage Common Mode, VCM)을 수신할 수 있다. 공통 모드 전압(VCM)은 정상 모드에서 CTLE(continuous time linear equalizer, 연속 시간 선형 등화기)의 오프셋 캘리브레이션(offset calibration)을 위해 사용될 수 있다. 제3 멀티플렉서(MUX3)는 제1 테스트 모드 활성화 신호에 응답하여 제1 포스트 데이터(TX_DP1)를 출력할 수 있다.

액티브 이퀄라이저(323a-3)는 CTLE를 포함할 수 있다. CTLE는 채널에 의한 신호의 고주파수 감쇄에 의한 신호 왜곡을 정정하도록 구성된다. CTLE는 수신기 내의 컴포넌트(예를 들어, 트랜지스터) 미스매칭 등에 의해 발생되는 오프셋 전압을 소거하기 위해 오프셋 캘리브레이션을 수행할 수 있다.

제1 테스트 스위치(TSW1)는 제1 테스트 모드로의 진입 신호에 응답하여 턴-온될 수 있다. 테스트 회로(325)로부터 출력된 제1 포스트 데이터(TX_DP1)는 제3 멀티플렉서(MUX3) 및 제1 테스트 스위치(TSW1)를 통해 액티브 이퀄라이저(323a-3)의 입력단에 입력될 수 있다.

제4 멀티플렉서(MUX4)는 제2 포스트 데이터(TX_DP2) 및 공통 모드 전압(VCM)을 수신할 수 있다. 제4 멀티플렉서(MUX4)는 제1 테스트 모드 활성화 신호에 응답하여 제2 포스트 데이터(TX_DP2)를 출력할 수 있다. 제2 테스트 스위치(TSW2)는 제1 테스트 모드로의 진입 신호에 응답하여 턴-온될 수 있다. 테스트 회로(325)로부터 출력된 제2 포스트 데이터(TX_DP2)는 제4 멀티플렉서(MUX4) 및 제2 테스트 스위치(TSW2)를 통해 액티브 이퀄라이저(323a-3)의 반전 입력단에 입력될 수 있다.

실시 예에 따라, 제1 테스트 스위치(TSW1) 및 제2 테스트 스위치(TSW2)는 정상 모드에서 오프셋 캘리브레이션을 위한 공통 모드 전압(VCM)을 인가할 때 턴-온될 수 있다. 테스트 회로(325)는 오프셋 캘리브레이션을 위해 필요한 제1 테스트 스위치(TSW1) 및 제2 테스트 스위치(TSW2)와 연결됨으로써, 회로 구성의 추가를 최소화시키고 로드 추가에 의한 정상 모드에서의 영향을 줄일 수 있다.

도 10은 본 개시의 일 실시 예에 따른 수신기의 동작 방법을 나타내는 순서도이다. 도 3b 및 도 10을 참조하면, 수신기(120)는 제1 테스트 모드에서 수신기(120)의 모든 구성을 통과하는 내부 루프를 형성하는 풀-패스 테스트를 수행할 수 있다.

S10 단계에서, 수신기(120)는 제1 테스트 모드로의 진입 신호를 수신할 수 있다. 제1 테스트 모드는 풀-패스(full-path) 테스트 모드일 수 있다. 예를 들어, 수신기(120)는 논리 회로(130)로부터 제1 테스트 모드로의 진입 신호를 수신할 수 있다. S20 단계에서, 수신기(120)는 제2 테스트 모드를 비활성화시킬 수 있다. 제2 테스트 모드는 파트-패스(part-path) 테스트 모드일 수 있다. 예를 들어, 논리 회로(130)는 제1 테스트 모드로의 진입 신호를 생성함과 함께, 제2 테스트 모드의 비활성화 신호를 생성할 수 있다.

S30 단계에서, 수신기(120)는 제1 테스트 모드로의 진입 신호에 응답하여, 복수의 스위치들을 제어할 수 있다. 실시 예에 따라, 수신기(120)는 도 5a 및 도 5b의 제1 스위치(SW1) 및 제2 스위치(SW2)를 턴-오프하고, 제1 테스트 스위치(TSW1), 제2 테스트 스위치(TSW2), 및 제3 테스트 스위치(TSW3)를 턴-온할 수 있다. 실시 예에 따라, 수신기(120)는 도 7의 제1 내지 제4 스위치(SW1, SW2, SW3, SW4)를 턴-오프하고, 제1 테스트 스위치(TSW1) 및 제2 테스트 스위치(TSW2)를 턴-온할 수 있다. 실시 예에 따라, 수신기(120)는 도 8의 제3 스위치(SW3) 및 제4 스위치(SW4)를 턴-오프하고, 제5 스위치(SW5) 및 제6 스위치(SW6)를 턴-온할 수 있다.

S40 단계에서, 수신기(120)는 송신기(110)로부터 제1 직렬 데이터를 수신할 수 있다. 예를 들어, 테스트 회로(125)는 송신기(110)로부터 제1 직렬 데이터를 수신할 수 있다. 제1 직렬 데이터는 송신기(110)가 전달하고자 하는 정보를 포함하는 송신 데이터(TX_D)일 수 있다. 송신 데이터(TX_D)는 도 2b의 제2 테스트 데이터(TD2)를 포함할 수 있다.

S50 단계에서, 수신기(120)는 저항 분배에 따른 전원 전압(Va)을 분배할 수 있다. 예를 들어, 테스트 회로(125)는 복수의 저항들로 구성된 저항 래더를 포함하고, 저항 래더로 입력된 전원 전압(Va)은 복수의 저항들의 저항 값들에 따라 분배될 수 있다. 테스트 회로(125)는 저항 래더의 서로 다른 노드들로부터 서로 다른 레벨의 전압들을 출력할 수 있다.

S60 단계에서, 수신기(120)는 제1 직렬 데이터에 대응되는 제2 직렬 데이터를 생성할 수 있다. 예를 들어, 테스트 회로(125)는 제1 직렬 데이터를 수신하고, 제1 직렬 데이터의 특성에 대응되는 제2 직렬 데이터를 생성하여 아날로그 프론트 엔드(123)로 출력할 수 있다. 제2 직렬 데이터는 차동 신호의 제1 포스트 데이터(TX_PD1) 및 제2 포스트 데이터(TX_PD2)일 수 있다.

S70 단계에서, 수신기(120)는 제2 직렬 데이터를 이퀄라이징할 수 있다. 예를 들어, 아날로그 프론트 엔드(123)는 테스트 회로(125)로부터 수신된 제2 직렬 데이터에 대해 이득 증폭 또는 주파수 감쇄 보정을 수행할 수 있다. 아날로그 프론트 엔드(123)는 보정된 제2 직렬 데이터를 멀티플렉서(122)를 통해 역직렬화기(121)에 제공할 수 있다.

S80 단계에서, 수신기(120)는 보정된 제2 직렬 데이터를 제2 병렬 데이터로 변환할 수 있다. 제2 병렬 데이터는 도 2b의 제3 테스트 데이터(TD3)에 대응될 수 있다. S90 단계에서, 수신기(120)는 제2 병렬 데이터를 논리 회로(130)에 제공할 수 있다. 논리 회로(130)는 제2 병렬 데이터를 처리하여 수신기(120)에 결함이 존재하는지 여부에 대한 테스트 결과 신호를 생성할 수 있다.

도 11은 본 개시의 실시 예에 따른 인터페이스 회로가 적용된 전자 장치를 나타내는 블록도이다. 도 11을 참조하면, 전자 장치(1000)는 인터페이스 회로(1100) 및 컨트롤러(1200)를 포함할 수 있다. 전자 장치(1000)는 UFS(Universal Flash Storage), SSD (Solid State Drive)와 같은 데이터 저장 장치일 수도 있고, AP(Application Processor), CPU(Central Processing Unit)와 같은 반도체 장치일 수도 있다.

인터페이스 회로(1100)는 송신기(1110), 수신기(1120) 및 논리 회로(1130)를 포함할 수 있다. 수신기(1120)는 풀-패스 테스트를 위한 테스트 회로(1125)를 포함할 수 있다. 송신기(1110), 수신기(1120), 테스트 회로(1125) 및 논리 회로(1130)는 도 2b의 송신기(110), 수신기(120), 테스트 회로(125) 및 논리 회로(130)와 유사하므로 이에 대한 상세한 설명은 생략된다.

인터페이스 회로(1100)는 차동 신호의 송신 데이터를 출력하기 위한 차동 송신 패드(TXP, TXN)와 전기적으로 연결될 수 있다. 인터페이스 회로(1100)는 차동 신호의 수신 데이터를 수신하기 위한 차동 수신 패드(RXP, RXN)와 전기적으로 연결될 수 있다. 차동 송신 패드(TXP, TXN) 및 차동 수신 패드(RXP, RXN)는 전자 장치(1000) 내부에 존재할 수 있다. 실시 예에 따라, 차동 송신 패드(TXP, TXN) 및 차동 수신 패드(RXP, RXN)는 전자 장치(1000) 외부에 노출될 수 있다.

컨트롤러(1200)는 인터페이스 회로(1100)의 내부 루프백 테스트를 위해 인터페이스 회로(1100)와 신호를 주고받을 수 있다. 예를 들어, 컨트롤러(1200)는 풀-패스 테스트를 위한 제1 테스트 모드로의 진입 신호를 인터페이스 회로(1100)에 제공할 수 있다. 또는, 컨트롤러(1200)는 파트-패스 테스트를 위한 제2 테스트 모드로의 진입 신호를 인터페이스 회로(1100)에 제공할 수 있다. 인터페이스 회로(1100)는 제1 테스트 모드 또는 제2 테스트 모드에서 테스트의 결과를 나타내는 테스트 결과 신호를 컨트롤러(1200)에 제공할 수 있다.

도 12는 본 개시의 실시 예에 따른 인터페이스 회로가 적용된 SSD(solid state drive) 시스템을 나타내는 블록도이다. 도 12를 참조하면, SSD 시스템(2000)은 호스트(2100) 및 스토리지 장치(2200)를 포함할 수 있다. 예를 들어, SSD 시스템(2000)은 개인용 컴퓨터, 노트북, 랩탑, 서버, 워크스테이션, 태블릿 PC, 스마트폰, 디지털 카메라, 블랙박스 등과 같이 다양한 정보를 처리하도록 구성된 컴퓨팅 시스템일 수 있다.

호스트(2100)는 SSD 시스템(2000)의 제반 동작을 제어할 수 있다. 예를 들어, 호스트(2100)는 스토리지 장치(2200)에 데이터를 저장하거나 또는 스토리지 장치(2200)에 저장된 데이터를 읽을 수 있다. 스토리지 장치(2200)는 신호 커넥터(2201)를 통해 호스트(2100)와 신호(SIG)를 전달할 수 있고, 전원 커넥터(2202)를 통해 전원(PWR)을 수신할 수 있다. 스토리지 장치(2200)는 SSD(Solid State Drive) 컨트롤러(2210), 복수의 불휘발성 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함할 수 있다.

SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 불휘발성 메모리들(2221~222n)을 제어할 수 있다. 복수의 불휘발성 메모리들(2221~222n)은 SSD 컨트롤러(2210)의 제어에 따라 동작할 수 있다.

실시 예에 따라, SSD 컨트롤러(2210)는 데이터 송수신을 위한 인터페이스 회로(2215)를 포함할 수 있고, 인터페이스 회로(2215)는 전술한 인터페이스 회로들 중 어느 하나일 수 있다. 예를 들어, 인터페이스 회로(2215)는 제1 테스트 모드에서 내부 루프백 테스트를 수행할 수 있는 테스트 회로를 포함할 수 있다. 예를 들면, 인터페이스 회로(2215)는, UFS, SATA, SATAe, SCSI, SAS, PCIe, NVMe, AHCI 등과 같은 통신 인터페이스를 제공할 수 있다.

보조 전원 장치(2230)는 전원 커넥터(2202)를 통해 호스트(2100)와 연결될 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 수신하고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, 스토리지 장치(2200)의 전원을 제공할 수 있다. 버퍼 메모리(2240)는 스토리지 장치(2200)의 버퍼 메모리로서 사용될 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함될 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 인터페이스 회로
110: 송신기
120: 수신기
125: 테스트 회로
130: 논리 회로

Claims

송신 병렬 데이터를 생성하도록 구성된 로직 회로;
상기 송신 병렬 데이터를 송신 직렬 데이터로 변환하도록 구성된 직렬화기;
상기 송신 직렬 데이터를 송신 패드들을 통해 출력하도록 구성된 드라이버;
수신 패드들을 통해 수신 직렬 데이터를 수신하도록 구성된 아날로그 회로;
상기 수신 직렬 데이터를 수신 병렬 데이터로 변환하도록 구성된 역직렬화기;
제1 테스트 모드 신호에 응답하여 스위칭하도록 구성된 복수의 테스트 스위치들; 및
상기 복수의 테스트 스위치들을 통해 상기 아날로그 회로와 전기적으로 연결되어, 상기 아날로그 회로로 상기 송신 직렬 데이터에 대응되는 포스트 직렬 데이터를 출력하도록 구성된 테스트 회로를 포함하는 송수신기.
제1 항에 있어서,
상기 테스트 회로는:
제1 전압 노드 및 제2 전압 노드 사이에 직렬 연결된 복수의 가변 저항들을 포함하는 저항 래더; 및
상기 복수의 가변 저항들 사이의 서로 다른 노드들과 연결되는 복수의 멀티플렉서들을 포함하는 송수신기.
제2 항에 있어서,
상기 복수의 멀티플렉서들은:
상기 송신 직렬 데이터를 수신하고, 상기 송신 직렬 데이터에 응답하여 제1 포스트 데이터를 출력하도록 구성된 제1 멀티플렉서; 및
상기 송신 직렬 데이터의 반전 데이터를 수신하고, 상기 반전 데이터에 응답하여 제2 포스트 데이터를 출력하도록 구성된 제2 멀티플렉서를 포함하는 송수신기.
제3 항에 있어서,
상기 제1 포스트 데이터는 상기 서로 다른 노드들 중 제1 노드의 제1 전압 및 상기 제1 노드와 다른 제2 노드의 제2 전압이 교번적으로 출력되는 데이터이고,
상기 제2 포스트 데이터는 상기 제2 노드의 상기 제2 전압 및 상기 제1 노드의 상기 제1 전압이 교번적으로 출력되는 데이터인 송수신기.
제4 항에 있어서,
상기 제1 포스트 데이터의 위상은 상기 송신 직렬 데이터의 위상에 대응되고, 상기 제2 포스트 데이터의 위상은 상기 반전 데이터의 위상에 대응되는 송수신기.
제4 항에 있어서,
상기 아날로그 회로의 입력단과 연결된 제1 종단 저항;
상기 제1 종단 저항의 말단에 연결된 제1 스위치;
상기 아날로그 회로의 반전 입력단과 연결된 제2 종단 저항;
상기 제2 종단 저항의 말단 및 상기 제1 스위치 사이에 연결된 제2 스위치; 및
상기 제1 스위치 및 상기 제2 스위치 사이의 노드에 연결된 커패시터를 포함하는 임피던스 매칭 회로를 더 포함하는 송수신기.
제6 항에 있어서,
상기 복수의 테스트 스위치들은:
상기 제1 멀티플렉서의 출력단 및 상기 제1 종단 저항의 말단 사이에 연결되는 제1 테스트 스위치; 및
상기 제2 멀티플렉서의 출력단 및 상기 제2 종단 저항의 말단 사이에 연결되는 제2 테스트 스위치를 포함하고,
상기 제1 테스트 스위치 및 상기 제2 테스트 스위치는 상기 제1 테스트 모드 신호에 응답하여 턴-온(turn-on)되는 송수신기.
제4 항에 있어서,
상기 아날로그 회로는:
상기 수신 직렬 데이터의 신호 왜곡을 보상하도록 구성된 액티브 이퀄라이저;
수동 소자로 구성된 제1 패시브 이퀄라이저 및 제2 패시브 이퀄라이저;
상기 액티브 이퀄라이저의 입력단 및 상기 제1 패시브 이퀄라이저 사이에 연결된 제3 스위치; 및
상기 액티브 이퀄라이저의 반전 입력단 및 상기 제2 패시브 이퀄라이저 사이에 연결된 제4 스위치를 포함하는 송수신기.
제8 항에 있어서,
상기 복수의 테스트 스위치들은:
상기 제1 멀티플렉서의 출력단 및 상기 액티브 이퀄라이저의 입력단 사이에 연결되는 제4 테스트 스위치; 및
상기 제2 멀티플렉서의 출력단 및 상기 액티브 이퀄라이저의 반전 입력단 사이에 연결되는 제5 테스트 스위치를 포함하고,
상기 제4 테스트 스위치 및 상기 제5 테스트 스위치는 상기 제1 테스트 모드 신호에 응답하여 턴-온(turn-on)되는 송수신기.
하나의 칩(chip) 상에 구현되는 인터페이스 회로에 있어서,
송신 직렬 데이터를 상기 하나의 칩의 외부로 출력하도록 구성된 송신 패드들;
상기 하나의 칩의 외부로부터 수신 직렬 데이터를 수신하도록 구성된 수신 패드들; 및
정상 모드에서 상기 송신 직렬 데이터를 생성하거나 상기 수신 직렬 데이터를 처리하고, 및 테스트 모드에서 내부에 루프를 형성하여 상기 송신 직렬 데이터를 기반으로 테스트 결과 데이터를 생성하도록 구성된 송수신 회로를 포함하고,
상기 송수신 회로는:
송신 병렬 데이터를 생성하도록 구성된 로직 회로;
상기 송신 병렬 데이터를 상기 송신 직렬 데이터로 변환하도록 구성된 직렬화기;
상기 송신 직렬 데이터를 상기 송신 패드들을 통해 출력하도록 구성된 드라이버;
상기 수신 패드들을 통해 상기 수신 직렬 데이터를 수신하도록 구성된 아날로그 회로;
상기 수신 직렬 데이터를 수신 병렬 데이터로 변환하도록 구성된 역직렬화기; 및
상기 테스트 모드에서, 상기 아날로그 회로와 전기적으로 연결되어, 상기 아날로그 회로로 상기 송신 직렬 데이터에 대응되는 포스트 직렬 데이터를 출력하도록 구성된 테스트 회로를 포함하는 인터페이스 회로.