JP3537290B2 - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路Info
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- clock signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、伝送されてきたシ
リアルデータに対するインタフェース処理を行うシリア
ルインタフェース回路に関し、例えば、ディジタル伝送
装置やディジタル交換装置などの監視制御盤と被監視制
御盤との間のシリアルデータ伝送に適用し得るものであ
る。
リアルデータに対するインタフェース処理を行うシリア
ルインタフェース回路に関し、例えば、ディジタル伝送
装置やディジタル交換装置などの監視制御盤と被監視制
御盤との間のシリアルデータ伝送に適用し得るものであ
る。
【０００２】
【従来の技術】例えば、ディジタル伝送装置は、図２に
示すように、通信チャネルのデータ伝送処理に供する複
数のデータ入出力盤（例えば回線トランク）１−１〜１
−Ｎと、各データ入出力盤１−ｎ（ｎは１〜Ｎ）の状態
を監視したり制御したりする監視制御盤２とを有する。
示すように、通信チャネルのデータ伝送処理に供する複
数のデータ入出力盤（例えば回線トランク）１−１〜１
−Ｎと、各データ入出力盤１−ｎ（ｎは１〜Ｎ）の状態
を監視したり制御したりする監視制御盤２とを有する。
【０００３】各データ入出力盤１−ｎや、監視制御盤２
はそれぞれ、プリント配線基板やトランクなどのユニッ
トとして構成されており、監視制御盤２と各データ入出
力盤１−ｎとの監視データや制御データ（以下、監視制
御データと呼ぶ）の授受は、監視制御盤２の起動によ
り、シリアルデータ伝送方式に従って行われる。
はそれぞれ、プリント配線基板やトランクなどのユニッ
トとして構成されており、監視制御盤２と各データ入出
力盤１−ｎとの監視データや制御データ（以下、監視制
御データと呼ぶ）の授受は、監視制御盤２の起動によ
り、シリアルデータ伝送方式に従って行われる。
【０００４】従来においては、監視制御盤２と各データ
入出力盤１−ｎとの間はそれぞれ、クロック信号、授受
データ及びスキャン信号用の３本の信号線によって接続
されており、いわゆる３線インタフェース方式によって
監視制御データのシリアルデータ伝送を行っていた。監
視制御盤２と各データ入出力盤１−ｎとの接続は、図２
に示すように、監視制御盤２を中心とした１対Ｎのスタ
ー状結線になっていた。
入出力盤１−ｎとの間はそれぞれ、クロック信号、授受
データ及びスキャン信号用の３本の信号線によって接続
されており、いわゆる３線インタフェース方式によって
監視制御データのシリアルデータ伝送を行っていた。監
視制御盤２と各データ入出力盤１−ｎとの接続は、図２
に示すように、監視制御盤２を中心とした１対Ｎのスタ
ー状結線になっていた。
【０００５】ここで、クロック信号用の信号線には、監
視制御盤２からデータ入出力盤１−ｎへ供給されるクロ
ック信号を伝送するものである。また、監視制御データ
用の信号線は、監視制御盤２とデータ入出力盤１−ｎと
の監視制御データの双方向のシリアル伝送に用いられる
ものである。スキャン信号用の信号線は、監視制御デー
タの１回の通信期間の間だけ有意な論理レベル（例えば
Ｈレベル）をとるスキャン信号を、監視制御盤２からデ
ータ入出力盤１−ｎに伝送するものである。
視制御盤２からデータ入出力盤１−ｎへ供給されるクロ
ック信号を伝送するものである。また、監視制御データ
用の信号線は、監視制御盤２とデータ入出力盤１−ｎと
の監視制御データの双方向のシリアル伝送に用いられる
ものである。スキャン信号用の信号線は、監視制御デー
タの１回の通信期間の間だけ有意な論理レベル（例えば
Ｈレベル）をとるスキャン信号を、監視制御盤２からデ
ータ入出力盤１−ｎに伝送するものである。
【０００６】監視制御データの１回の通信期間は、当然
にクロック信号に同期しており、図３に示すように、デ
ータ入出力盤１−ｎ内部での監視制御対象回路を規定し
たり伝送方向を規定したりする制御アドレスを表す３２
ビットの期間（３２クロック周期；以下同様）と、制御
アドレスに係る奇数／偶数パリティの１ビットの期間
と、待機期間である８ビットの期間と、監視制御データ
を示す３２ビットの期間と、監視制御データに係る奇数
／偶数パリティの１ビットの期間との計７４ビット期間
（７４クロック周期）から構成されている。
にクロック信号に同期しており、図３に示すように、デ
ータ入出力盤１−ｎ内部での監視制御対象回路を規定し
たり伝送方向を規定したりする制御アドレスを表す３２
ビットの期間（３２クロック周期；以下同様）と、制御
アドレスに係る奇数／偶数パリティの１ビットの期間
と、待機期間である８ビットの期間と、監視制御データ
を示す３２ビットの期間と、監視制御データに係る奇数
／偶数パリティの１ビットの期間との計７４ビット期間
（７４クロック周期）から構成されている。
【０００７】上述したスキャン信号は、この７４ビット
期間の間だけ有意な論理レベル（例えばＨレベル）をと
る。
期間の間だけ有意な論理レベル（例えばＨレベル）をと
る。
【０００８】制御アドレス、及び、制御アドレスに係る
奇数／偶数パリティは、常に、監視制御盤２からデータ
入出力盤１−ｎに伝送されるものである。これに対し
て、監視制御データ、及び、監視制御データに係る奇数
／偶数パリティは、制御アドレス内の伝送方向を示す情
報に従って、監視制御盤２からデータ入出力盤１−ｎ
に、又は、データ入出力盤１−ｎから監視制御盤２に伝
送されるものである。監視制御データを、データ入出力
盤１−ｎから監視制御盤２に伝送する場合には、データ
入出力盤１−ｎの内部において、制御アドレス、及び、
制御アドレスに係る奇数／偶数パリティの受信状態か
ら、監視制御データ、及び、監視制御データに係る奇数
／偶数パリティの送信状態に切り替えることを要し、そ
のため、上述した待機期間が設けられている。
奇数／偶数パリティは、常に、監視制御盤２からデータ
入出力盤１−ｎに伝送されるものである。これに対し
て、監視制御データ、及び、監視制御データに係る奇数
／偶数パリティは、制御アドレス内の伝送方向を示す情
報に従って、監視制御盤２からデータ入出力盤１−ｎ
に、又は、データ入出力盤１−ｎから監視制御盤２に伝
送されるものである。監視制御データを、データ入出力
盤１−ｎから監視制御盤２に伝送する場合には、データ
入出力盤１−ｎの内部において、制御アドレス、及び、
制御アドレスに係る奇数／偶数パリティの受信状態か
ら、監視制御データ、及び、監視制御データに係る奇数
／偶数パリティの送信状態に切り替えることを要し、そ
のため、上述した待機期間が設けられている。
【０００９】データ入出力盤１−ｎにおける従来のシリ
アルインタフェース回路においては、スキャン信号によ
って、通信期間を確認しながら、クロック信号に同期し
て、制御アドレスなどの受信や、監視制御データなどの
受信又は送信を行っていた。
アルインタフェース回路においては、スキャン信号によ
って、通信期間を確認しながら、クロック信号に同期し
て、制御アドレスなどの受信や、監視制御データなどの
受信又は送信を行っていた。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
３線インタフェース方式に従った監視制御盤２とデータ
入出力盤１−ｎとのシリアルデータ伝送においては、１
個のデータ入出力盤１−ｎに対してそれぞれ、３本の信
号線を必要としており、多数のデータ入出力盤と接続す
る場合には配線数が多くなっていた。実際上、データ入
出力盤間での配線もあり、ディジタル伝送装置における
配線数は多大である。
３線インタフェース方式に従った監視制御盤２とデータ
入出力盤１−ｎとのシリアルデータ伝送においては、１
個のデータ入出力盤１−ｎに対してそれぞれ、３本の信
号線を必要としており、多数のデータ入出力盤と接続す
る場合には配線数が多くなっていた。実際上、データ入
出力盤間での配線もあり、ディジタル伝送装置における
配線数は多大である。
【００１１】このように配線数が多いと、近接配線され
る信号線も多くなってクロストークの恐れが高まると共
に、配線を実行しないデータ入出力盤間を設けたりし、
監視制御盤２とデータ入出力盤１−ｎとのシリアルデー
タ伝送に供する信号以外の信号伝送に影響を与えてい
た。また、配線数が多いので、保守作業の効率を下げる
こともあった。
る信号線も多くなってクロストークの恐れが高まると共
に、配線を実行しないデータ入出力盤間を設けたりし、
監視制御盤２とデータ入出力盤１−ｎとのシリアルデー
タ伝送に供する信号以外の信号伝送に影響を与えてい
た。また、配線数が多いので、保守作業の効率を下げる
こともあった。
【００１２】そこで、監視制御盤２とデータ入出力盤１
−ｎとのシリアルデータ伝送を、２本の信号線以下で行
うことも考えられる。この場合、監視制御盤２のシリア
ルインタフェース回路及びデータ入出力盤１−ｎのシリ
アルインタフェース回路やそのデータ構成などを、従来
のものから大きく変更しなくてはならない。監視制御盤
２は、ディジタル伝送装置の全体の制御を司るものであ
るので、その変更は慎重ではなければならない。
−ｎとのシリアルデータ伝送を、２本の信号線以下で行
うことも考えられる。この場合、監視制御盤２のシリア
ルインタフェース回路及びデータ入出力盤１−ｎのシリ
アルインタフェース回路やそのデータ構成などを、従来
のものから大きく変更しなくてはならない。監視制御盤
２は、ディジタル伝送装置の全体の制御を司るものであ
るので、その変更は慎重ではなければならない。
【００１３】そのため、監視制御盤２側をほとんど変更
することなく、配線数の削減に応じられるシリアルイン
タフェース回路が求められている。このような要求は、
ディジタル伝送装置だけでなく、３線インタフェース方
式によるシリアルデータ伝送を採用している多くの装置
についても求められている。
することなく、配線数の削減に応じられるシリアルイン
タフェース回路が求められている。このような要求は、
ディジタル伝送装置だけでなく、３線インタフェース方
式によるシリアルデータ伝送を採用している多くの装置
についても求められている。
【００１４】
【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、対向するシリアルインタフェース
回路と、データ信号線及びスキャン信号線とで接続され
ており、１回の通信期間の少なくとも開始時点を表すス
キャン信号と、少なくとも通信期間の前半期間において
データとが、対向するシリアルインタフェース回路から
与えられるシリアルインタフェース回路において、以下
の手段を有することを特徴とする。
め、第１の本発明は、対向するシリアルインタフェース
回路と、データ信号線及びスキャン信号線とで接続され
ており、１回の通信期間の少なくとも開始時点を表すス
キャン信号と、少なくとも通信期間の前半期間において
データとが、対向するシリアルインタフェース回路から
与えられるシリアルインタフェース回路において、以下
の手段を有することを特徴とする。
【００１５】すなわち、（１）対向するシリアルインタ
フェース回路がデータ送信時に同期送信動作させるため
のクロック信号の周波数のＮ倍の周波数を有する高速ク
ロック信号を発振するクロック発振手段と、（２）対向
するシリアルインタフェース回路から与えられたスキャ
ン信号の通信期間の開始時点を基準位相として、クロッ
ク発振手段からの高速クロック信号を１／Ｎ分周するク
ロック分周手段と、（３）このクロック分周手段からの
分周クロック信号に基づいて、データ信号線を介したデ
ータの授受を行うデータ通信手段とを有することを特徴
とする。
フェース回路がデータ送信時に同期送信動作させるため
のクロック信号の周波数のＮ倍の周波数を有する高速ク
ロック信号を発振するクロック発振手段と、（２）対向
するシリアルインタフェース回路から与えられたスキャ
ン信号の通信期間の開始時点を基準位相として、クロッ
ク発振手段からの高速クロック信号を１／Ｎ分周するク
ロック分周手段と、（３）このクロック分周手段からの
分周クロック信号に基づいて、データ信号線を介したデ
ータの授受を行うデータ通信手段とを有することを特徴
とする。
【００１６】また、第２の本発明は、対向するシリアル
インタフェース回路が接続可能なデータ信号線、クロッ
ク信号線及びスキャン信号線のうちの、データ信号線及
びクロック信号線とで対向するシリアルインタフェース
回路に接続されており、１回の通信期間の開始複数ビッ
ト期間では、クロック信号と、同期パターンでなるデー
タとが対向するシリアルインタフェース回路から与えら
れるシリアルインタフェース回路において、以下の手段
を有することなどを特徴とする。
インタフェース回路が接続可能なデータ信号線、クロッ
ク信号線及びスキャン信号線のうちの、データ信号線及
びクロック信号線とで対向するシリアルインタフェース
回路に接続されており、１回の通信期間の開始複数ビッ
ト期間では、クロック信号と、同期パターンでなるデー
タとが対向するシリアルインタフェース回路から与えら
れるシリアルインタフェース回路において、以下の手段
を有することなどを特徴とする。
【００１７】すなわち、（０）１回の通信時間は、前半
の期間が、データ本体の通信方向やデータ本体の通信に
供する装置部分を規定するアドレスの受信期間に設定さ
れ、後半の期間がデータ本体の受信又は送信の期間に設
定されており、アドレスの開始複数ビット期間が同期パ
ターンに変更されていると共に、（１）対向するシリア
ルインタフェース回路から与えられたクロック信号に基
づいて、データ信号線からのシリアルデータを少なくと
も同期パターン数分だけラッチするシフトレジスタ手段
と、（２）このシフトレジスタ手段にラッチされている
同期パターン数分のビットパターンが、同期パターンに
一致しているかを確認する照合手段と、（３）この照合
手段が同期パターンとの一致を検出したときに、通信期
間であることを認識し、対向するシリアルインタフェー
ス回路から与えられたクロック信号に基づいて、データ
信号線を介して受信したアドレスを解釈するアドレス解
釈手段と、（４）アドレスの解釈結果に応じ、しかも、
対向するシリアルインタフェース回路から与えられたク
ロック信号に基づいて、データ信号線を介したデータ本
体を受信し、又は、データ信号線へデータ本体を送信す
るデータ通信手段とを有することを特徴とする。
の期間が、データ本体の通信方向やデータ本体の通信に
供する装置部分を規定するアドレスの受信期間に設定さ
れ、後半の期間がデータ本体の受信又は送信の期間に設
定されており、アドレスの開始複数ビット期間が同期パ
ターンに変更されていると共に、（１）対向するシリア
ルインタフェース回路から与えられたクロック信号に基
づいて、データ信号線からのシリアルデータを少なくと
も同期パターン数分だけラッチするシフトレジスタ手段
と、（２）このシフトレジスタ手段にラッチされている
同期パターン数分のビットパターンが、同期パターンに
一致しているかを確認する照合手段と、（３）この照合
手段が同期パターンとの一致を検出したときに、通信期
間であることを認識し、対向するシリアルインタフェー
ス回路から与えられたクロック信号に基づいて、データ
信号線を介して受信したアドレスを解釈するアドレス解
釈手段と、（４）アドレスの解釈結果に応じ、しかも、
対向するシリアルインタフェース回路から与えられたク
ロック信号に基づいて、データ信号線を介したデータ本
体を受信し、又は、データ信号線へデータ本体を送信す
るデータ通信手段とを有することを特徴とする。
【００１８】さらに、第３の本発明は、対向するシリア
ルインタフェース回路が接続可能なデータ信号線、クロ
ック信号線及びスキャン信号線のうちの、データ信号線
で対向するシリアルインタフェース回路に接続されてお
り、１回の通信期間の開始複数ビット期間では同期パタ
ーンでなるデータが対向するシリアルインタフェース回
路から与えられるシリアルインタフェース回路におい
て、以下の手段を有することなどを特徴とする。
ルインタフェース回路が接続可能なデータ信号線、クロ
ック信号線及びスキャン信号線のうちの、データ信号線
で対向するシリアルインタフェース回路に接続されてお
り、１回の通信期間の開始複数ビット期間では同期パタ
ーンでなるデータが対向するシリアルインタフェース回
路から与えられるシリアルインタフェース回路におい
て、以下の手段を有することなどを特徴とする。
【００１９】すなわち、（０）１回の通信時間は、前半
の期間が、データ本体の通信方向やデータ本体の通信に
供する装置部分を規定するアドレスの受信期間に設定さ
れ、後半の期間がデータ本体の受信又は送信の期間に設
定されており、アドレスの開始複数ビット期間が同期パ
ターンに変更されていると共に、（１）対向するシリア
ルインタフェース回路がデータ送信時に同期送信動作さ
せるために利用しているクロック信号の周波数のＮ倍の
周波数を有する高速クロック信号を発振するクロック発
振手段と、（２）少なくとも同期パターン数のＮ倍分の
段数を有し、クロック発振手段が発振した高速クロック
信号に基づいて、データ信号線からのシリアルデータを
ラッチするシフトレジスタ手段と、（３）このシフトレ
ジスタ手段にラッチされている同期パターン数のＮ倍分
のビットパターンが、同期パターンの各ビットをＮ回ず
つ繰り返したパターンに一致しているかを確認する照合
手段と、（４）この照合手段が両パターンの一致を検出
した時点を基準位相として、クロック発振手段からの高
速クロック信号を１／Ｎ分周するクロック分周手段と、
（５）このクロック分周手段からの分周クロック信号に
基づいて、データ信号線を介して受信したアドレスを解
釈するアドレス解釈手段と、（６）アドレスの解釈結果
に応じ、しかも、クロック分周手段からの分周クロック
信号に基づいて、データ信号線を介したデータ本体を受
信し、又は、データ信号線へデータ本体を送信するデー
タ通信手段とを有することを特徴とする。
の期間が、データ本体の通信方向やデータ本体の通信に
供する装置部分を規定するアドレスの受信期間に設定さ
れ、後半の期間がデータ本体の受信又は送信の期間に設
定されており、アドレスの開始複数ビット期間が同期パ
ターンに変更されていると共に、（１）対向するシリア
ルインタフェース回路がデータ送信時に同期送信動作さ
せるために利用しているクロック信号の周波数のＮ倍の
周波数を有する高速クロック信号を発振するクロック発
振手段と、（２）少なくとも同期パターン数のＮ倍分の
段数を有し、クロック発振手段が発振した高速クロック
信号に基づいて、データ信号線からのシリアルデータを
ラッチするシフトレジスタ手段と、（３）このシフトレ
ジスタ手段にラッチされている同期パターン数のＮ倍分
のビットパターンが、同期パターンの各ビットをＮ回ず
つ繰り返したパターンに一致しているかを確認する照合
手段と、（４）この照合手段が両パターンの一致を検出
した時点を基準位相として、クロック発振手段からの高
速クロック信号を１／Ｎ分周するクロック分周手段と、
（５）このクロック分周手段からの分周クロック信号に
基づいて、データ信号線を介して受信したアドレスを解
釈するアドレス解釈手段と、（６）アドレスの解釈結果
に応じ、しかも、クロック分周手段からの分周クロック
信号に基づいて、データ信号線を介したデータ本体を受
信し、又は、データ信号線へデータ本体を送信するデー
タ通信手段とを有することを特徴とする。
【００２０】
（Ａ）第１の実施形態
以下、本発明のシリアルインタフェース回路を、ディジ
タル伝送装置に適用した第１の実施形態を、図面を参照
しながら詳述する。
タル伝送装置に適用した第１の実施形態を、図面を参照
しながら詳述する。
【００２１】第１の実施形態のディジタル伝送装置も、
図示は省略するが、複数のデータ入出力盤と、各データ
入出力盤の状態を監視したり制御したりする監視制御盤
とからなる（上述した図２参照）。以下では、データ入
出力盤及び監視制御盤について、上述した図２で用いた
符号を付与して説明を行う。
図示は省略するが、複数のデータ入出力盤と、各データ
入出力盤の状態を監視したり制御したりする監視制御盤
とからなる（上述した図２参照）。以下では、データ入
出力盤及び監視制御盤について、上述した図２で用いた
符号を付与して説明を行う。
【００２２】第１の実施形態のディジタル伝送装置にお
いても、監視制御盤２は、上述した３線インタフェース
方式に従って、データ入出力盤１−ｎに対するシリアル
データ伝送処理を行うものである。
いても、監視制御盤２は、上述した３線インタフェース
方式に従って、データ入出力盤１−ｎに対するシリアル
データ伝送処理を行うものである。
【００２３】しかしながら、この第１の実施形態におい
ては、監視制御盤２とデータ入出力盤１−ｎとの間は、
図示は省略するが、スキャン信号線とデータ信号線との
２本の信号線とで接続されている。
ては、監視制御盤２とデータ入出力盤１−ｎとの間は、
図示は省略するが、スキャン信号線とデータ信号線との
２本の信号線とで接続されている。
【００２４】以上のように、監視制御盤２が３線インタ
フェース方式に従って動作し、かつ、監視制御盤２との
間がスキャン信号線とデータ信号線との２本の信号線と
で接続されていても、監視制御盤２との監視制御データ
を授受できるように、第１の実施形態のデータ入出力盤
１−ｎは、図１に示すシリアルインタフェース回路を備
えている。
フェース方式に従って動作し、かつ、監視制御盤２との
間がスキャン信号線とデータ信号線との２本の信号線と
で接続されていても、監視制御盤２との監視制御データ
を授受できるように、第１の実施形態のデータ入出力盤
１−ｎは、図１に示すシリアルインタフェース回路を備
えている。
【００２５】図１において、このシリアルインタフェー
ス回路は、データ信号線接続端子１０Ｄ、スキャン信号
線接続端子１０Ｓ、データレシーバ１１Ｒ、データドラ
イバ１１Ｄ、スキャン信号レシーバ１２、クロック発振
回路１３、クロック分周回路１４及びデータ送受信部１
５を有する。
ス回路は、データ信号線接続端子１０Ｄ、スキャン信号
線接続端子１０Ｓ、データレシーバ１１Ｒ、データドラ
イバ１１Ｄ、スキャン信号レシーバ１２、クロック発振
回路１３、クロック分周回路１４及びデータ送受信部１
５を有する。
【００２６】データレシーバ１１Ｒは、データ信号線接
続端子１０Ｄを介して接続されているデータ信号線から
の到来データを内部に取り込んでデータ送受信部１５に
与えるものであり、データドライバ１１Ｄは、データ送
受信部１５から出力されたデータの送信時にデータ信号
線接続端子１０Ｄを介して接続されているデータ信号線
を駆動するものである。これらデータレシーバ１１Ｒ及
びデータドライバ１１Ｄは、データ送受信部１５からの
伝送方向制御信号により、択一的に動作するものであ
り、送受信を実行していない待機状態では、データレシ
ーバ１１Ｒが動作できるようになされている。
続端子１０Ｄを介して接続されているデータ信号線から
の到来データを内部に取り込んでデータ送受信部１５に
与えるものであり、データドライバ１１Ｄは、データ送
受信部１５から出力されたデータの送信時にデータ信号
線接続端子１０Ｄを介して接続されているデータ信号線
を駆動するものである。これらデータレシーバ１１Ｒ及
びデータドライバ１１Ｄは、データ送受信部１５からの
伝送方向制御信号により、択一的に動作するものであ
り、送受信を実行していない待機状態では、データレシ
ーバ１１Ｒが動作できるようになされている。
【００２７】スキャン信号レシーバ１２は、スキャン信
号線接続端子１０Ｓを介して接続されているスキャン信
号線からのスキャン信号を内部に取り込んでクロック分
周回路１４及びデータ送受信部１５に与えるものであ
る。
号線接続端子１０Ｓを介して接続されているスキャン信
号線からのスキャン信号を内部に取り込んでクロック分
周回路１４及びデータ送受信部１５に与えるものであ
る。
【００２８】クロック発振回路１３は、監視制御盤２に
おけるクロック信号の周波数の８倍の周波数を有する８
倍クロック信号を発振するものであり、生成した８倍ク
ロック信号をクロック分周回路１４に与えるものであ
る。このクロック発振回路１３によって生成される８倍
クロック信号は、当然に、監視制御盤２におけるクロッ
ク信号と非同期なものである。
おけるクロック信号の周波数の８倍の周波数を有する８
倍クロック信号を発振するものであり、生成した８倍ク
ロック信号をクロック分周回路１４に与えるものであ
る。このクロック発振回路１３によって生成される８倍
クロック信号は、当然に、監視制御盤２におけるクロッ
ク信号と非同期なものである。
【００２９】クロック分周回路１４は、スキャン信号レ
シーバ１２からのスキャン信号の有意論理レベル（例え
ばＨレベル）への変化エッジを位相基準として、クロッ
ク発振回路１３から与えられた８倍クロック信号を１／
８分周し、分周によって得られたクロック信号をデータ
送受信部１５に与えるものである。クロック分周回路１
４から出力されたクロック信号は、監視制御盤２におけ
るクロック信号とは同期していないが、周波数は同じで
ある。仮に、監視制御盤２からクロック信号が伝送され
てきたとした場合において、その受信クロック信号と、
クロック分周回路１４から出力されたクロック信号との
位相差は１／８クロック周期程度である。
シーバ１２からのスキャン信号の有意論理レベル（例え
ばＨレベル）への変化エッジを位相基準として、クロッ
ク発振回路１３から与えられた８倍クロック信号を１／
８分周し、分周によって得られたクロック信号をデータ
送受信部１５に与えるものである。クロック分周回路１
４から出力されたクロック信号は、監視制御盤２におけ
るクロック信号とは同期していないが、周波数は同じで
ある。仮に、監視制御盤２からクロック信号が伝送され
てきたとした場合において、その受信クロック信号と、
クロック分周回路１４から出力されたクロック信号との
位相差は１／８クロック周期程度である。
【００３０】データ送受信部１５は、クロック分周回路
１４から出力されたクロック信号を、あたかも監視制御
盤２から送信されてきたクロック信号と同様に取り扱っ
て、監視制御盤２との監視制御データとの送受信を行
う。
１４から出力されたクロック信号を、あたかも監視制御
盤２から送信されてきたクロック信号と同様に取り扱っ
て、監視制御盤２との監視制御データとの送受信を行
う。
【００３１】すなわち、データ送受信部１５は、クロッ
ク分周回路１４から出力されたクロック信号に基づいて
取り込んだスキャン信号レシーバ１２からのスキャン信
号の有意論理レベルへの変化によって通信開始を認識
し、クロック分周回路１４から出力されたクロック信号
に同期して、データレシーバ１１Ｒから制御アドレス及
びその奇数／偶数パリティを受信し、誤りがないことを
確認した制御アドレスに基づいて、監視制御データの伝
送方向や、監視制御データの受信先又は送信元になる当
該データ入出力盤１−ｎにおける図示しない回路部分
（以下、監視制御データ処理部と呼ぶ）を認識する。
ク分周回路１４から出力されたクロック信号に基づいて
取り込んだスキャン信号レシーバ１２からのスキャン信
号の有意論理レベルへの変化によって通信開始を認識
し、クロック分周回路１４から出力されたクロック信号
に同期して、データレシーバ１１Ｒから制御アドレス及
びその奇数／偶数パリティを受信し、誤りがないことを
確認した制御アドレスに基づいて、監視制御データの伝
送方向や、監視制御データの受信先又は送信元になる当
該データ入出力盤１−ｎにおける図示しない回路部分
（以下、監視制御データ処理部と呼ぶ）を認識する。
【００３２】そして、監視制御データの伝送方向が監視
制御盤２から当該データ入出力盤１−ｎへの場合には、
データレシーバ１１Ｒの有効動作状態を変えることな
く、クロック分周回路１４から出力されたクロック信号
に同期して、データレシーバ１１Ｒから監視制御データ
及びその奇数／偶数パリティを受信し、誤りがないこと
を確認した監視制御データを図示しない監視制御データ
処理部に与える。
制御盤２から当該データ入出力盤１−ｎへの場合には、
データレシーバ１１Ｒの有効動作状態を変えることな
く、クロック分周回路１４から出力されたクロック信号
に同期して、データレシーバ１１Ｒから監視制御データ
及びその奇数／偶数パリティを受信し、誤りがないこと
を確認した監視制御データを図示しない監視制御データ
処理部に与える。
【００３３】一方、監視制御データの伝送方向が当該デ
ータ入出力盤１−ｎから監視制御盤２への場合には、デ
ータドライバ１１Ｄを有効動作状態に変更し、図示しな
い監視制御データ処理部から出力された監視制御データ
及びその奇数／偶数パリティを、クロック分周回路１４
から出力されたクロック信号に同期して、データドライ
バ１１Ｄ及びデータ信号線接続端子１０Ｄを介して、デ
ータ信号線に送出する。
ータ入出力盤１−ｎから監視制御盤２への場合には、デ
ータドライバ１１Ｄを有効動作状態に変更し、図示しな
い監視制御データ処理部から出力された監視制御データ
及びその奇数／偶数パリティを、クロック分周回路１４
から出力されたクロック信号に同期して、データドライ
バ１１Ｄ及びデータ信号線接続端子１０Ｄを介して、デ
ータ信号線に送出する。
【００３４】図４は、クロック信号線を、監視制御盤２
及びデータ入出力盤１−ｎ間で接続しなくても、監視制
御盤２及びデータ入出力盤１−ｎ間で、監視制御データ
を授受できることを説明するためのタイミングチャート
である。
及びデータ入出力盤１−ｎ間で接続しなくても、監視制
御盤２及びデータ入出力盤１−ｎ間で、監視制御データ
を授受できることを説明するためのタイミングチャート
である。
【００３５】監視制御盤２において、通信開始時には、
図４（Ｂ）に示す内部クロック信号（その立上りエッ
ジ）に同期して、図４（Ａ）に示す制御アドレスを送出
し始めると共に、図４（Ｃ）に示すスキャン信号を有意
論理レベル（Ｈレベル）に変化させる（丸１）。このう
ちの制御アドレス及びスキャン信号だけがデータ入出力
盤１−ｎに伝送され、クロック信号はデータ入出力盤１
−ｎに伝送されない。
図４（Ｂ）に示す内部クロック信号（その立上りエッ
ジ）に同期して、図４（Ａ）に示す制御アドレスを送出
し始めると共に、図４（Ｃ）に示すスキャン信号を有意
論理レベル（Ｈレベル）に変化させる（丸１）。このう
ちの制御アドレス及びスキャン信号だけがデータ入出力
盤１−ｎに伝送され、クロック信号はデータ入出力盤１
−ｎに伝送されない。
【００３６】データ入出力盤１−ｎにおいて、クロック
発振回路１３からは、図４（Ｂ）に示すクロック信号と
は非同期な図４（Ｄ）に示す８倍クロック信号が出力さ
れている。クロック分周回路１４は、図４（Ｃ）に示す
スキャン信号の有意論理レベル（Ｈレベル）への変化を
位相基準として、図４（Ｄ）に示す８倍クロック信号を
１／８分周して、図４（Ｅ）に示すクロック信号を生成
する（）。
発振回路１３からは、図４（Ｂ）に示すクロック信号と
は非同期な図４（Ｄ）に示す８倍クロック信号が出力さ
れている。クロック分周回路１４は、図４（Ｃ）に示す
スキャン信号の有意論理レベル（Ｈレベル）への変化を
位相基準として、図４（Ｄ）に示す８倍クロック信号を
１／８分周して、図４（Ｅ）に示すクロック信号を生成
する（）。
【００３７】データ送受信部１５においては、図４
（Ｅ）に示すクロック信号（その立下りエッジ）を基準
として、監視制御盤２から与えられた図４（Ａ）に示す
制御アドレスなどの各ビットを取り込む（）。
（Ｅ）に示すクロック信号（その立下りエッジ）を基準
として、監視制御盤２から与えられた図４（Ａ）に示す
制御アドレスなどの各ビットを取り込む（）。
【００３８】このようにして、図４（Ｅ）に示すクロッ
ク信号を基準に図４（Ａ）に示す制御アドレスなどの各
ビットを取り込んでも、図４（Ｂ）に示すクロック信号
と図４（Ｅ）に示すクロック信号との位相差はごく僅か
（１／８クロック周期程度）であるので、監視制御盤２
から到来する制御アドレス、監視制御データに対するセ
ットアップタイムやホールドタイムは保証される。
ク信号を基準に図４（Ａ）に示す制御アドレスなどの各
ビットを取り込んでも、図４（Ｂ）に示すクロック信号
と図４（Ｅ）に示すクロック信号との位相差はごく僅か
（１／８クロック周期程度）であるので、監視制御盤２
から到来する制御アドレス、監視制御データに対するセ
ットアップタイムやホールドタイムは保証される。
【００３９】また、データ入出力盤１−ｎから監視制御
データを監視制御盤２に送信する場合には、データ入出
力盤１−ｎにおいて、図４（Ｅ）に示すクロック信号に
基づいて送信動作が行われ、監視制御盤２において、図
４（Ｂ）に示すクロック信号に基づいて受信動作が行わ
れるが、この場合にも、図４（Ｂ）に示すクロック信号
と図４（Ｅ）に示すクロック信号との位相差はごく僅か
（１／８クロック周期程度）であるので、監視制御盤２
における監視制御データに対するセットアップタイムや
ホールドタイムは保証される。
データを監視制御盤２に送信する場合には、データ入出
力盤１−ｎにおいて、図４（Ｅ）に示すクロック信号に
基づいて送信動作が行われ、監視制御盤２において、図
４（Ｂ）に示すクロック信号に基づいて受信動作が行わ
れるが、この場合にも、図４（Ｂ）に示すクロック信号
と図４（Ｅ）に示すクロック信号との位相差はごく僅か
（１／８クロック周期程度）であるので、監視制御盤２
における監視制御データに対するセットアップタイムや
ホールドタイムは保証される。
【００４０】以上のように、第１の実施形態のディジタ
ル伝送装置によれば、監視制御盤２が３線インタフェー
ス方式によるシリアルデータ伝送動作を行っても、クロ
ック信号線を、監視制御盤２及びデータ入出力盤１−ｎ
間で接続することなく、監視制御盤２及びデータ入出力
盤１−ｎ間で監視制御データを授受できる。すなわち、
監視制御盤２及び１個のデータ入出力盤１−ｎ間を、デ
ータ信号線及びスキャン信号線だけで接続すれば良く、
ディジタル伝送装置全体の配線数をデータ入出力盤の数
だけ従来より少なくすることができ、多大な配線数のた
めに生じていた従来の課題を減少させることができる。
ル伝送装置によれば、監視制御盤２が３線インタフェー
ス方式によるシリアルデータ伝送動作を行っても、クロ
ック信号線を、監視制御盤２及びデータ入出力盤１−ｎ
間で接続することなく、監視制御盤２及びデータ入出力
盤１−ｎ間で監視制御データを授受できる。すなわち、
監視制御盤２及び１個のデータ入出力盤１−ｎ間を、デ
ータ信号線及びスキャン信号線だけで接続すれば良く、
ディジタル伝送装置全体の配線数をデータ入出力盤の数
だけ従来より少なくすることができ、多大な配線数のた
めに生じていた従来の課題を減少させることができる。
【００４１】（Ｂ）第２の実施形態
次に、本発明のシリアルインタフェース回路を、ディジ
タル伝送装置に適用した第２の実施形態を、図面を参照
しながら詳述する。
タル伝送装置に適用した第２の実施形態を、図面を参照
しながら詳述する。
【００４２】第２の実施形態のディジタル伝送装置も、
図示は省略するが、複数のデータ入出力盤と、各データ
入出力盤の状態を監視したり制御したりする監視制御盤
とからなる（上述した図２参照）。以下では、データ入
出力盤及び監視制御盤について、上述した図２で用いた
符号を付与して説明を行う。
図示は省略するが、複数のデータ入出力盤と、各データ
入出力盤の状態を監視したり制御したりする監視制御盤
とからなる（上述した図２参照）。以下では、データ入
出力盤及び監視制御盤について、上述した図２で用いた
符号を付与して説明を行う。
【００４３】第２の実施形態のディジタル伝送装置にお
いても、監視制御盤２は、上述した３線インタフェース
方式に従って、データ入出力盤１−ｎに対するシリアル
データ伝送処理を行うものである。なお、第２の実施形
態の監視制御盤２は、制御アドレスの最初の４ビットに
同期パターンを挿入する。例えば、同期パターンの挿入
動作は、送信データ（制御アドレスや監視制御データな
ど）を作成するソフトウェア的な処理で行うことがで
き、このようにしても、監視制御盤２のハードウェア構
成は、従来とほぼ同様である。
いても、監視制御盤２は、上述した３線インタフェース
方式に従って、データ入出力盤１−ｎに対するシリアル
データ伝送処理を行うものである。なお、第２の実施形
態の監視制御盤２は、制御アドレスの最初の４ビットに
同期パターンを挿入する。例えば、同期パターンの挿入
動作は、送信データ（制御アドレスや監視制御データな
ど）を作成するソフトウェア的な処理で行うことがで
き、このようにしても、監視制御盤２のハードウェア構
成は、従来とほぼ同様である。
【００４４】この第２の実施形態においては、監視制御
盤２とデータ入出力盤１−ｎとの間は、図示は省略する
が、クロック信号線とデータ信号線との２本の信号線と
で接続されている。
盤２とデータ入出力盤１−ｎとの間は、図示は省略する
が、クロック信号線とデータ信号線との２本の信号線と
で接続されている。
【００４５】以上のように、監視制御盤２が３線インタ
フェース方式に従って動作し、かつ、監視制御盤２との
間がクロック信号線とデータ信号線との２本の信号線と
で接続されていても、監視制御盤２との監視制御データ
を授受できるように、第２の実施形態のデータ入出力盤
１−ｎは、図５に示すシリアルインタフェース回路を備
えている。
フェース方式に従って動作し、かつ、監視制御盤２との
間がクロック信号線とデータ信号線との２本の信号線と
で接続されていても、監視制御盤２との監視制御データ
を授受できるように、第２の実施形態のデータ入出力盤
１−ｎは、図５に示すシリアルインタフェース回路を備
えている。
【００４６】図５において、このシリアルインタフェー
ス回路は、データ信号線接続端子２０Ｄ、クロック信号
線接続端子２０Ｃ、データレシーバ２１Ｒ、データドラ
イバ２１Ｄ、クロック信号レシーバ２２、受信シフトレ
ジスタ２３、同期パターン記憶部２４、照合部２５、カ
ウンタ２６、データ送受信部２７及び送信シフトレジス
タ２８を有する。
ス回路は、データ信号線接続端子２０Ｄ、クロック信号
線接続端子２０Ｃ、データレシーバ２１Ｒ、データドラ
イバ２１Ｄ、クロック信号レシーバ２２、受信シフトレ
ジスタ２３、同期パターン記憶部２４、照合部２５、カ
ウンタ２６、データ送受信部２７及び送信シフトレジス
タ２８を有する。
【００４７】データレシーバ２１Ｒは、データ信号線接
続端子２０Ｄを介して接続されているデータ信号線から
の到来データを内部に取り込んで受信シフトレジスタ２
３に与えるものであり、データドライバ２１Ｄは、送信
シフトレジスタ２３から出力されたデータの送信時にデ
ータ信号線接続端子１０Ｄを介して接続されているデー
タ信号線を駆動するものである。これらデータレシーバ
２１Ｒ及びデータドライバ２１Ｄは、データ送受信部２
７からの伝送方向制御信号により、択一的に動作するも
のであり、送受信を実行していない待機状態では、デー
タレシーバ２１Ｒが動作できるようになされている。
続端子２０Ｄを介して接続されているデータ信号線から
の到来データを内部に取り込んで受信シフトレジスタ２
３に与えるものであり、データドライバ２１Ｄは、送信
シフトレジスタ２３から出力されたデータの送信時にデ
ータ信号線接続端子１０Ｄを介して接続されているデー
タ信号線を駆動するものである。これらデータレシーバ
２１Ｒ及びデータドライバ２１Ｄは、データ送受信部２
７からの伝送方向制御信号により、択一的に動作するも
のであり、送受信を実行していない待機状態では、デー
タレシーバ２１Ｒが動作できるようになされている。
【００４８】クロック信号レシーバ２２は、クロック信
号線接続端子２０Ｃを介して接続されているクロック信
号線からのクロック信号を内部に取り込んで、受信シフ
トレジスタ２３、照合部２５、カウンタ２６、データ送
受信部２７及び送信シフトレジスタ２８に与えるもので
ある。
号線接続端子２０Ｃを介して接続されているクロック信
号線からのクロック信号を内部に取り込んで、受信シフ
トレジスタ２３、照合部２５、カウンタ２６、データ送
受信部２７及び送信シフトレジスタ２８に与えるもので
ある。
【００４９】受信シフトレジスタ２３は、データレシー
バ２１Ｒを取り込んだデータ（制御アドレスや、監視制
御データ）を、クロック信号レシーバ２２からのクロッ
ク信号に基づいて、シフト動作するものである。
バ２１Ｒを取り込んだデータ（制御アドレスや、監視制
御データ）を、クロック信号レシーバ２２からのクロッ
ク信号に基づいて、シフト動作するものである。
【００５０】この受信シフトレジスタ２３の段数は、制
御アドレス及びその奇数／偶数パリティ、又は、監視制
御盤２から到来する監視制御データ及びその奇数／偶数
パリティを考慮して３３段に選定されている。受信シフ
トレジスタ２３に、制御アドレス及びその奇数／偶数パ
リティ、又は、監視制御盤２から到来する監視制御デー
タ及びその奇数／偶数パリティの計３３ビットがラッチ
されたときには、データ送受信部２７によって、その３
３ビットが並列に取り込まれるようになされている。
御アドレス及びその奇数／偶数パリティ、又は、監視制
御盤２から到来する監視制御データ及びその奇数／偶数
パリティを考慮して３３段に選定されている。受信シフ
トレジスタ２３に、制御アドレス及びその奇数／偶数パ
リティ、又は、監視制御盤２から到来する監視制御デー
タ及びその奇数／偶数パリティの計３３ビットがラッチ
されたときには、データ送受信部２７によって、その３
３ビットが並列に取り込まれるようになされている。
【００５１】受信シフトレジスタ２３の入力側の４段に
ラッチされた４ビットは、常時（クロック信号で定まる
各時刻において）、照合部２５に与えられるようになさ
れている。
ラッチされた４ビットは、常時（クロック信号で定まる
各時刻において）、照合部２５に与えられるようになさ
れている。
【００５２】同期パターン記憶部２４は、監視制御盤２
が通信の最初に送信する４ビットの同期パターンを記憶
しており、その４ビットの同期パターンをパラレルにし
かも常時照合部２５に与えるものである。
が通信の最初に送信する４ビットの同期パターンを記憶
しており、その４ビットの同期パターンをパラレルにし
かも常時照合部２５に与えるものである。
【００５３】照合部２５は、受信シフトレジスタ２３の
入力側の４段にラッチされた４ビットと、同期パターン
記憶部２４に記憶されている４ビットの同期パターンと
を、クロック信号レシーバ２２からクロック信号が与え
られる毎に照合し、一致しているときに、一致信号をカ
ウンタ２６に与えるものである。
入力側の４段にラッチされた４ビットと、同期パターン
記憶部２４に記憶されている４ビットの同期パターンと
を、クロック信号レシーバ２２からクロック信号が与え
られる毎に照合し、一致しているときに、一致信号をカ
ウンタ２６に与えるものである。
【００５４】カウンタ２６は、一致信号が照合部２５か
ら与えられたときに値「５」をプリセットし、クロック
信号レシーバ２２からのクロック信号に基づいて、計数
動作するものである。カウンタ２６のカウント値は、１
回の通信期間における何ビット目の期間かを表している
ものであり、データ送受信部２７に与えられる。
ら与えられたときに値「５」をプリセットし、クロック
信号レシーバ２２からのクロック信号に基づいて、計数
動作するものである。カウンタ２６のカウント値は、１
回の通信期間における何ビット目の期間かを表している
ものであり、データ送受信部２７に与えられる。
【００５５】なお、第１の実施形態においても、１回の
通信期間における何ビット目の期間かを計数するカウン
タは設けられているが、上述した第１の実施形態に係る
図１上では、データ送受信部１５が内蔵しているとして
表記している。
通信期間における何ビット目の期間かを計数するカウン
タは設けられているが、上述した第１の実施形態に係る
図１上では、データ送受信部１５が内蔵しているとして
表記している。
【００５６】データ送受信部２７は、クロック信号レシ
ーバ２２からのクロック信号に基づいて、監視制御盤２
との監視制御データとの送受信を行うものである。
ーバ２２からのクロック信号に基づいて、監視制御盤２
との監視制御データとの送受信を行うものである。
【００５７】データ送受信部２７は、カウンタ２６のカ
ウント値が「５」になったことで、通信開始を認識し、
カウンタ２６のカウント値が「３３」になったときに、
受信シフトレジスタ２３にラッチされている制御アドレ
ス及びその奇数／偶数パリティの３３ビットをパラレル
に取り込み、誤りがないことを確認した制御アドレスに
基づいて、監視制御データの伝送方向や、監視制御デー
タの受信先又は送信元になる当該データ入出力盤１−ｎ
における図示しない回路部分（以下、監視制御データ処
理部と呼ぶ）を認識する。
ウント値が「５」になったことで、通信開始を認識し、
カウンタ２６のカウント値が「３３」になったときに、
受信シフトレジスタ２３にラッチされている制御アドレ
ス及びその奇数／偶数パリティの３３ビットをパラレル
に取り込み、誤りがないことを確認した制御アドレスに
基づいて、監視制御データの伝送方向や、監視制御デー
タの受信先又は送信元になる当該データ入出力盤１−ｎ
における図示しない回路部分（以下、監視制御データ処
理部と呼ぶ）を認識する。
【００５８】そして、データ送受信部２７は、監視制御
データの伝送方向が監視制御盤２から当該データ入出力
盤１−ｎへの場合には、データレシーバ２１Ｒの有効動
作状態を変えることなく、受信シフトレジスタ２３にシ
フト動作を実行させ、カウンタ２６のカウント値が「７
５」になったときに、クロック信号レシーバ２２から出
力されたクロック信号に同期して、受信シフトレジスタ
２３にラッチされている監視制御データ及びその奇数／
偶数パリティの３３ビットをパラレルに取り込み、誤り
がないことを確認した監視制御データを図示しない監視
制御データ処理部に与える。
データの伝送方向が監視制御盤２から当該データ入出力
盤１−ｎへの場合には、データレシーバ２１Ｒの有効動
作状態を変えることなく、受信シフトレジスタ２３にシ
フト動作を実行させ、カウンタ２６のカウント値が「７
５」になったときに、クロック信号レシーバ２２から出
力されたクロック信号に同期して、受信シフトレジスタ
２３にラッチされている監視制御データ及びその奇数／
偶数パリティの３３ビットをパラレルに取り込み、誤り
がないことを確認した監視制御データを図示しない監視
制御データ処理部に与える。
【００５９】一方、データ送受信部２７は、監視制御デ
ータの伝送方向が当該データ入出力盤１−ｎから監視制
御盤２への場合には、カウンタ２６のカウント値が「４
１」になる前に、データドライバ２１Ｄを有効動作状態
に変更し、カウンタ２６のカウント値が「４１」のとき
に、図示しない監視制御データ処理部から出力された監
視制御データ及びその奇数／偶数パリティの計３３ビッ
トのパラレルデータを、送信シフトレジスタ２８にセッ
トさせる。
ータの伝送方向が当該データ入出力盤１−ｎから監視制
御盤２への場合には、カウンタ２６のカウント値が「４
１」になる前に、データドライバ２１Ｄを有効動作状態
に変更し、カウンタ２６のカウント値が「４１」のとき
に、図示しない監視制御データ処理部から出力された監
視制御データ及びその奇数／偶数パリティの計３３ビッ
トのパラレルデータを、送信シフトレジスタ２８にセッ
トさせる。
【００６０】送信シフトレジスタ２８は、このようにし
てパラレルにセットされた監視制御データ及びその奇数
／偶数パリティを、クロック信号レシーバ２２から出力
されたクロック信号に同期して、データドライバ２１Ｄ
及びデータ信号線接続端子２０Ｄを介して、データ信号
線にシリアルに送出する。このシリアル送出期間は、カ
ウンタ２６のカウント値が「４２」から「７４」まで変
化している３３ビット期間である。
てパラレルにセットされた監視制御データ及びその奇数
／偶数パリティを、クロック信号レシーバ２２から出力
されたクロック信号に同期して、データドライバ２１Ｄ
及びデータ信号線接続端子２０Ｄを介して、データ信号
線にシリアルに送出する。このシリアル送出期間は、カ
ウンタ２６のカウント値が「４２」から「７４」まで変
化している３３ビット期間である。
【００６１】データ送受信部２７は、カウンタ２６のカ
ウント値が「７５」になったときに、カウンタ２６をリ
セットさせると共に、データレシーバ２１Ｒを有効動作
状態に復帰させて次の通信に備える。
ウント値が「７５」になったときに、カウンタ２６をリ
セットさせると共に、データレシーバ２１Ｒを有効動作
状態に復帰させて次の通信に備える。
【００６２】なお、データ送受信部２７は、パラレル入
力された３２ビットの制御アドレスを、８クロック周期
の期間以内で解析する必要があるので、図示は省略する
が、監視制御盤２からのクロック信号に同期したしかも
それより高速なクロック信号に基づいて、動作すること
を要する。
力された３２ビットの制御アドレスを、８クロック周期
の期間以内で解析する必要があるので、図示は省略する
が、監視制御盤２からのクロック信号に同期したしかも
それより高速なクロック信号に基づいて、動作すること
を要する。
【００６３】図６は、スキャン信号線を、監視制御盤２
及びデータ入出力盤１−ｎ間で接続しなくても、データ
入出力盤１−ｎが通信開始を認識できて、監視制御盤２
及びデータ入出力盤１−ｎ間で、監視制御データを授受
できることを説明するためのタイミングチャートであ
る。なお、図６において、各ビットＤ３１〜Ｄ０は、制
御アドレスを表しており、そのうちの４ビットＤ３１〜
Ｄ２８は同期パターンである。
及びデータ入出力盤１−ｎ間で接続しなくても、データ
入出力盤１−ｎが通信開始を認識できて、監視制御盤２
及びデータ入出力盤１−ｎ間で、監視制御データを授受
できることを説明するためのタイミングチャートであ
る。なお、図６において、各ビットＤ３１〜Ｄ０は、制
御アドレスを表しており、そのうちの４ビットＤ３１〜
Ｄ２８は同期パターンである。
【００６４】監視制御盤２において、通信開始時には、
図６（Ｂ）に示す内部クロック信号（その立上りエッ
ジ）に同期して、図６（Ａ）に示す制御アドレスを送出
し始めると共に、図６（Ｃ）に示すスキャン信号を有意
論理レベル（Ｈレベル）に変化させる（丸１）。このう
ちの制御アドレス及びクロック信号だけがデータ入出力
盤１−ｎに伝送され、スキャン信号はデータ入出力盤１
−ｎに伝送されない。
図６（Ｂ）に示す内部クロック信号（その立上りエッ
ジ）に同期して、図６（Ａ）に示す制御アドレスを送出
し始めると共に、図６（Ｃ）に示すスキャン信号を有意
論理レベル（Ｈレベル）に変化させる（丸１）。このう
ちの制御アドレス及びクロック信号だけがデータ入出力
盤１−ｎに伝送され、スキャン信号はデータ入出力盤１
−ｎに伝送されない。
【００６５】データ入出力盤１−ｎにおいて、受信シフ
トレジスタ２３は、図６（Ｂ）に示すクロック信号（そ
の立下りエッジ）に同期して、新たなビットデータを内
部に取り込むと共に、１段先へのシフト動作を実行す
る。制御アドレスの第１のビットデータＤ３１が到来し
ているときには、受信シフトレジスタ２３の第１段に
は、図６（Ｄ０）に示すように、そのビットデータＤ３
１がラッチされる（）。
トレジスタ２３は、図６（Ｂ）に示すクロック信号（そ
の立下りエッジ）に同期して、新たなビットデータを内
部に取り込むと共に、１段先へのシフト動作を実行す
る。制御アドレスの第１のビットデータＤ３１が到来し
ているときには、受信シフトレジスタ２３の第１段に
は、図６（Ｄ０）に示すように、そのビットデータＤ３
１がラッチされる（）。
【００６６】受信シフトレジスタ２３の第１段及び第２
段に、図６（Ｄ０）及び（Ｄ１）に示すように、同期パ
ターンを構成する２個のビットデータＤ３１及びＤ３０
がラッチされている状態で、照合部２５が同期パターン
記憶部２４に格納されている同期パターンと照合しても
一致結果は得られない（）。
段に、図６（Ｄ０）及び（Ｄ１）に示すように、同期パ
ターンを構成する２個のビットデータＤ３１及びＤ３０
がラッチされている状態で、照合部２５が同期パターン
記憶部２４に格納されている同期パターンと照合しても
一致結果は得られない（）。
【００６７】その後、監視制御盤２から同期パターンを
構成する４ビットデータＤ３１〜Ｄ２８が到来し、受信
シフトレジスタ２３の第１段〜第４段に、図６（Ｄ０）
及び（Ｄ３）に示すように、同期パターンを構成する４
個のビットデータＤ３１〜Ｄ２８がラッチされたときに
は、照合部２５によって、同期パターン記憶部２４に格
納されている同期パターンと一致したという結果が得ら
れ、上述したようにして、データ送受信部２７が通信開
始を認識して上述した一連の通信処理を行う（）。
構成する４ビットデータＤ３１〜Ｄ２８が到来し、受信
シフトレジスタ２３の第１段〜第４段に、図６（Ｄ０）
及び（Ｄ３）に示すように、同期パターンを構成する４
個のビットデータＤ３１〜Ｄ２８がラッチされたときに
は、照合部２５によって、同期パターン記憶部２４に格
納されている同期パターンと一致したという結果が得ら
れ、上述したようにして、データ送受信部２７が通信開
始を認識して上述した一連の通信処理を行う（）。
【００６８】一致という照合結果が得られた以降は、図
６（Ｄ４）や（Ｄ５）に示すように、受信シフトレジス
タ２３の上位側の段には、意味のある受信ビットデータ
がラッチされていく（）。
６（Ｄ４）や（Ｄ５）に示すように、受信シフトレジス
タ２３の上位側の段には、意味のある受信ビットデータ
がラッチされていく（）。
【００６９】以上のように、第２の実施形態のディジタ
ル伝送装置によれば、監視制御盤２が３線インタフェー
ス方式によるシリアルデータ伝送動作を行っても、スキ
ャン信号線を監視制御盤２及びデータ入出力盤１−ｎ間
で接続することなく、データ入出力盤１−ｎが通信開始
を認識することができて、監視制御盤２及びデータ入出
力盤１−ｎ間で監視制御データを授受できる。
ル伝送装置によれば、監視制御盤２が３線インタフェー
ス方式によるシリアルデータ伝送動作を行っても、スキ
ャン信号線を監視制御盤２及びデータ入出力盤１−ｎ間
で接続することなく、データ入出力盤１−ｎが通信開始
を認識することができて、監視制御盤２及びデータ入出
力盤１−ｎ間で監視制御データを授受できる。
【００７０】すなわち、監視制御盤２及び１個のデータ
入出力盤１−ｎ間を、データ信号線及びクロック信号線
だけで接続すれば良く、ディジタル伝送装置全体の配線
数をデータ入出力盤の数だけ従来より少なくすることが
でき、多大な配線数のために生じていた従来の課題を減
少させることができる。
入出力盤１−ｎ間を、データ信号線及びクロック信号線
だけで接続すれば良く、ディジタル伝送装置全体の配線
数をデータ入出力盤の数だけ従来より少なくすることが
でき、多大な配線数のために生じていた従来の課題を減
少させることができる。
【００７１】（Ｃ）第３の実施形態
次に、本発明のシリアルインタフェース回路を、ディジ
タル伝送装置に適用した第３の実施形態を、図面を参照
しながら詳述する。
タル伝送装置に適用した第３の実施形態を、図面を参照
しながら詳述する。
【００７２】第３の実施形態のディジタル伝送装置も、
図示は省略するが、複数のデータ入出力盤と、各データ
入出力盤の状態を監視したり制御したりする監視制御盤
とからなる（上述した図２参照）。以下では、データ入
出力盤及び監視制御盤について、上述した図２で用いた
符号を付与して説明を行う。
図示は省略するが、複数のデータ入出力盤と、各データ
入出力盤の状態を監視したり制御したりする監視制御盤
とからなる（上述した図２参照）。以下では、データ入
出力盤及び監視制御盤について、上述した図２で用いた
符号を付与して説明を行う。
【００７３】第３の実施形態のディジタル伝送装置にお
いても、監視制御盤２は、上述した３線インタフェース
方式に従って、データ入出力盤１−ｎに対するシリアル
データ伝送処理を行うものである。なお、第３の実施形
態の監視制御盤２は、第２の実施形態と同様に、制御ア
ドレスの最初の４ビットに同期パターンを挿入して伝送
する。
いても、監視制御盤２は、上述した３線インタフェース
方式に従って、データ入出力盤１−ｎに対するシリアル
データ伝送処理を行うものである。なお、第３の実施形
態の監視制御盤２は、第２の実施形態と同様に、制御ア
ドレスの最初の４ビットに同期パターンを挿入して伝送
する。
【００７４】この第３の実施形態においては、監視制御
盤２とデータ入出力盤１−ｎとの間は、図示は省略する
が、データ信号線の１本の信号線とで接続されている。
盤２とデータ入出力盤１−ｎとの間は、図示は省略する
が、データ信号線の１本の信号線とで接続されている。
【００７５】以上のように、監視制御盤２が３線インタ
フェース方式に従って動作し、かつ、監視制御盤２との
間がデータ信号線だけで接続されていても、監視制御盤
２との監視制御データを授受できるように、第３の実施
形態のデータ入出力盤１−ｎは、図７に示すシリアルイ
ンタフェース回路を備えている。
フェース方式に従って動作し、かつ、監視制御盤２との
間がデータ信号線だけで接続されていても、監視制御盤
２との監視制御データを授受できるように、第３の実施
形態のデータ入出力盤１−ｎは、図７に示すシリアルイ
ンタフェース回路を備えている。
【００７６】図７において、このシリアルインタフェー
ス回路は、データ信号線接続端子３０、データレシーバ
３１Ｒ、データドライバ３１Ｄ、クロック発振回路３
２、シフトレジスタ３３、同期パターン記憶部３４、照
合部３５、クロック分周回路３６及びデータ送受信部３
７を有する。
ス回路は、データ信号線接続端子３０、データレシーバ
３１Ｒ、データドライバ３１Ｄ、クロック発振回路３
２、シフトレジスタ３３、同期パターン記憶部３４、照
合部３５、クロック分周回路３６及びデータ送受信部３
７を有する。
【００７７】データレシーバ３１Ｒは、データ信号線接
続端子３０を介して接続されているデータ信号線からの
到来データを内部に取り込んでシフトレジスタ３３及び
データ送受信部３７に与えるものであり、データドライ
バ３１Ｄは、データ送受信部３７から出力されたデータ
の送信時にデータ信号線接続端子３０を介して接続され
ているデータ信号線を駆動するものである。これらデー
タレシーバ３１Ｒ及びデータドライバ３１Ｄは、データ
送受信部３７からの伝送方向制御信号により、択一的に
動作するものであり、送受信を実行していない待機状態
では、データレシーバ３１Ｒが動作できるようになされ
ている。
続端子３０を介して接続されているデータ信号線からの
到来データを内部に取り込んでシフトレジスタ３３及び
データ送受信部３７に与えるものであり、データドライ
バ３１Ｄは、データ送受信部３７から出力されたデータ
の送信時にデータ信号線接続端子３０を介して接続され
ているデータ信号線を駆動するものである。これらデー
タレシーバ３１Ｒ及びデータドライバ３１Ｄは、データ
送受信部３７からの伝送方向制御信号により、択一的に
動作するものであり、送受信を実行していない待機状態
では、データレシーバ３１Ｒが動作できるようになされ
ている。
【００７８】クロック発振回路３２は、監視制御盤２に
おけるクロック信号の周波数の８倍の周波数を有する８
倍クロック信号を発振するものであり、生成した８倍ク
ロック信号をシフトレジスタ３３、照合部３５及びクロ
ック分周回路３６に与えるものである。このクロック発
振回路３２によって生成される８倍クロック信号は、当
然に、監視制御盤２におけるクロック信号と非同期なも
のである。
おけるクロック信号の周波数の８倍の周波数を有する８
倍クロック信号を発振するものであり、生成した８倍ク
ロック信号をシフトレジスタ３３、照合部３５及びクロ
ック分周回路３６に与えるものである。このクロック発
振回路３２によって生成される８倍クロック信号は、当
然に、監視制御盤２におけるクロック信号と非同期なも
のである。
【００７９】シフトレジスタ３３は、データレシーバ３
１Ｒからのデータを、クロック発振回路３２によって生
成された８倍クロック信号に基づいて、内部に取り込ん
でシフト動作するものである。このシフトレジスタ３３
の段数は、３２段に選定されている。シフトレジスタ３
３にラッチされた３２ビットは、パラレルに照合部３４
に与えられるようになされている。
１Ｒからのデータを、クロック発振回路３２によって生
成された８倍クロック信号に基づいて、内部に取り込ん
でシフト動作するものである。このシフトレジスタ３３
の段数は、３２段に選定されている。シフトレジスタ３
３にラッチされた３２ビットは、パラレルに照合部３４
に与えられるようになされている。
【００８０】シフトレジスタ３３が８倍クロック信号に
基づいて動作しているので、ラッチされている３２ビッ
トが、監視制御盤２が通信の最初に送信する４ビットの
同期パターンの各ビットを８回ずつ繰り返したパターン
になるタイミングがある。このタイミングは、監視制御
盤２が同期パターンを出力し終えた時点から１／８クロ
ック周期程度ずれている。
基づいて動作しているので、ラッチされている３２ビッ
トが、監視制御盤２が通信の最初に送信する４ビットの
同期パターンの各ビットを８回ずつ繰り返したパターン
になるタイミングがある。このタイミングは、監視制御
盤２が同期パターンを出力し終えた時点から１／８クロ
ック周期程度ずれている。
【００８１】同期パターン記憶部３４は、監視制御盤２
が通信の最初に送信する４ビットの同期パターンの各ビ
ットを８回ずつ繰り返したパターンを、照合用の同期パ
ターンとして記憶しており、その３２ビットの同期パタ
ーンをパラレルにしかも常時照合部３５に与えるもので
ある。
が通信の最初に送信する４ビットの同期パターンの各ビ
ットを８回ずつ繰り返したパターンを、照合用の同期パ
ターンとして記憶しており、その３２ビットの同期パタ
ーンをパラレルにしかも常時照合部３５に与えるもので
ある。
【００８２】照合部３５は、クロック発振回路３２によ
って生成された８倍クロック信号が与えられる毎に、シ
フトレジスタ３２にラッチされている３２ビットのパタ
ーンと、同期パターン記憶部３４に記憶されている３２
ビットの同期パターンとを照合し、一致しているとき
に、一致信号をクロック分周回路３６及びデータ送受信
部３７に与える。なお、照合部３５は、データ送受信部
３７から通信期間の終了が指示されるまでは、一致信号
の有意論理レベルを保持するものである。
って生成された８倍クロック信号が与えられる毎に、シ
フトレジスタ３２にラッチされている３２ビットのパタ
ーンと、同期パターン記憶部３４に記憶されている３２
ビットの同期パターンとを照合し、一致しているとき
に、一致信号をクロック分周回路３６及びデータ送受信
部３７に与える。なお、照合部３５は、データ送受信部
３７から通信期間の終了が指示されるまでは、一致信号
の有意論理レベルを保持するものである。
【００８３】クロック分周回路３６は、照合部３５から
の一致信号が与えられたタイミング（一致信号の有意論
理レベルへの変化エッジ）を位相基準として、クロック
発振回路３２から与えられた８倍クロック信号を１／８
分周し、分周によって得られたクロック信号をデータ送
受信部３７に与える。
の一致信号が与えられたタイミング（一致信号の有意論
理レベルへの変化エッジ）を位相基準として、クロック
発振回路３２から与えられた８倍クロック信号を１／８
分周し、分周によって得られたクロック信号をデータ送
受信部３７に与える。
【００８４】クロック分周回路３６から出力されたクロ
ック信号は、監視制御盤２におけるクロック信号とは同
期していないが、周波数は同じである。仮に、監視制御
盤２からクロック信号が伝送されてきたとした場合にお
いて、その受信クロック信号と、クロック分周回路３６
から出力されたクロック信号との位相差は１／８クロッ
ク周期程度である。
ック信号は、監視制御盤２におけるクロック信号とは同
期していないが、周波数は同じである。仮に、監視制御
盤２からクロック信号が伝送されてきたとした場合にお
いて、その受信クロック信号と、クロック分周回路３６
から出力されたクロック信号との位相差は１／８クロッ
ク周期程度である。
【００８５】データ送受信部３７は、照合部３５からの
一致信号をあたかも監視制御盤２から送信されてきたス
キャン信号が４クロック周期だけ遅延されたものと同様
に取り扱って、また、クロック分周回路３６から出力さ
れたクロック信号を、あたかも監視制御盤２から送信さ
れてきたクロック信号と同様に取り扱って、監視制御盤
２との監視制御データ本体の送受信を行う。
一致信号をあたかも監視制御盤２から送信されてきたス
キャン信号が４クロック周期だけ遅延されたものと同様
に取り扱って、また、クロック分周回路３６から出力さ
れたクロック信号を、あたかも監視制御盤２から送信さ
れてきたクロック信号と同様に取り扱って、監視制御盤
２との監視制御データ本体の送受信を行う。
【００８６】すなわち、データ送受信部３７は、一致信
号の有意論理レベルへの変化によって通信開始を認識し
（正確には、通信開始時点から４クロック周期遅れてい
ることを認識し）、クロック分周回路３６から出力され
たクロック信号に同期して、データレシーバ３１Ｒから
制御アドレス及びその奇数／偶数パリティを受信し、誤
りがないことを確認した制御アドレスに基づいて、監視
制御データの伝送方向や、監視制御データの受信先又は
送信元になる当該データ入出力盤１−ｎにおける図示し
ない回路部分（以下、監視制御データ処理部と呼ぶ）を
認識する。
号の有意論理レベルへの変化によって通信開始を認識し
（正確には、通信開始時点から４クロック周期遅れてい
ることを認識し）、クロック分周回路３６から出力され
たクロック信号に同期して、データレシーバ３１Ｒから
制御アドレス及びその奇数／偶数パリティを受信し、誤
りがないことを確認した制御アドレスに基づいて、監視
制御データの伝送方向や、監視制御データの受信先又は
送信元になる当該データ入出力盤１−ｎにおける図示し
ない回路部分（以下、監視制御データ処理部と呼ぶ）を
認識する。
【００８７】なお、この第３の実施形態の場合、制御ア
ドレス３２ビット中の最初の４ビットの同期パターン
は、データ送受信部３７が取り込むことができないが、
同期パターンは、同期処理にのみ意味を有するものであ
るので、データ送受信部３７が取り込むことができない
ことが問題となることはない。
ドレス３２ビット中の最初の４ビットの同期パターン
は、データ送受信部３７が取り込むことができないが、
同期パターンは、同期処理にのみ意味を有するものであ
るので、データ送受信部３７が取り込むことができない
ことが問題となることはない。
【００８８】そして、データ送受信部３７は、監視制御
データの伝送方向が監視制御盤２から当該データ入出力
盤１−ｎへの場合には、データレシーバ３１Ｒの有効動
作状態を変えることなく、クロック分周回路３６から出
力されたクロック信号に同期して、データレシーバ３１
Ｒから監視制御データ及びその奇数／偶数パリティを受
信し、誤りがないことを確認した監視制御データを図示
しない監視制御データ処理部に与える。
データの伝送方向が監視制御盤２から当該データ入出力
盤１−ｎへの場合には、データレシーバ３１Ｒの有効動
作状態を変えることなく、クロック分周回路３６から出
力されたクロック信号に同期して、データレシーバ３１
Ｒから監視制御データ及びその奇数／偶数パリティを受
信し、誤りがないことを確認した監視制御データを図示
しない監視制御データ処理部に与える。
【００８９】一方、データ送受信部３７は、監視制御デ
ータの伝送方向が当該データ入出力盤１−ｎから監視制
御盤２への場合には、データドライバ３１Ｄを有効動作
状態に変更し、図示しない監視制御データ処理部から出
力された監視制御データ及びその奇数／偶数パリティ
を、クロック分周回路３６から出力されたクロック信号
に同期して、データドライバ３１Ｄ及びデータ信号線接
続端子３０を介して、データ信号線に送出する。
ータの伝送方向が当該データ入出力盤１−ｎから監視制
御盤２への場合には、データドライバ３１Ｄを有効動作
状態に変更し、図示しない監視制御データ処理部から出
力された監視制御データ及びその奇数／偶数パリティ
を、クロック分周回路３６から出力されたクロック信号
に同期して、データドライバ３１Ｄ及びデータ信号線接
続端子３０を介して、データ信号線に送出する。
【００９０】なお、データ送受信部３７は、タイマとし
てのカウンタを内蔵しており、通信期間における各ビッ
ト期間を確認して動作している。
てのカウンタを内蔵しており、通信期間における各ビッ
ト期間を確認して動作している。
【００９１】ここで、８倍クロック信号に基づいて、到
来データをシフトレジスタ３３に取り込んで、内部記憶
している同期パターンと照合することは、通信開始を認
識できるようにしたためであり、用いるクロック速度は
異なるが、その目的としている所は第２の実施形態と同
様である。８倍クロック信号に基づいて、照合している
ため、一致信号が出力されるタイミングは、第２の実施
形態と異なるが、一致信号が生じさせる際の各部タイミ
ングチャートは、上述した図６に類似しているので、そ
の図示及び説明は省略する。
来データをシフトレジスタ３３に取り込んで、内部記憶
している同期パターンと照合することは、通信開始を認
識できるようにしたためであり、用いるクロック速度は
異なるが、その目的としている所は第２の実施形態と同
様である。８倍クロック信号に基づいて、照合している
ため、一致信号が出力されるタイミングは、第２の実施
形態と異なるが、一致信号が生じさせる際の各部タイミ
ングチャートは、上述した図６に類似しているので、そ
の図示及び説明は省略する。
【００９２】また、８倍クロック信号に基づいて、同期
パターン照合動作を行い、一致信号を形成させるように
しているので、一致信号が有利論理レベルに変化する位
相は、監視制御盤２におけるクロック信号と１／８クロ
ック周期程度異なっている。これをスキャン信号とみな
して、８倍クロック信号を分周しており、分周によって
得られるクロック信号と、監視制御盤２におけるクロッ
ク信号との位相関係は、上述した第１の実施形態に係る
図４とほぼ同様であり、そのため、これらの位相関係を
明らかにするタイミングチャートの図示及びその説明は
省略する。
パターン照合動作を行い、一致信号を形成させるように
しているので、一致信号が有利論理レベルに変化する位
相は、監視制御盤２におけるクロック信号と１／８クロ
ック周期程度異なっている。これをスキャン信号とみな
して、８倍クロック信号を分周しており、分周によって
得られるクロック信号と、監視制御盤２におけるクロッ
ク信号との位相関係は、上述した第１の実施形態に係る
図４とほぼ同様であり、そのため、これらの位相関係を
明らかにするタイミングチャートの図示及びその説明は
省略する。
【００９３】以上のように、この第３の実施形態におい
ては、監視制御盤２とデータ入出力盤１−ｎとがデータ
信号線だけで接続されていても、データ入出力盤１−ｎ
において、通信開始を認識でき、また、監視制御盤２の
クロック信号とはごく僅かにしか位相がずれていないク
ロック信号に基づいて、受信、送信を行うことができ
る。すなわち、データ入出力盤１−ｎにおいて、監視制
御盤２から到来する制御アドレス、監視制御データに対
するセットアップタイムやホールドタイムが保証され
る。また、データ入出力盤１−ｎから監視制御データを
監視制御盤２に送信する場合においても、監視制御盤２
における監視制御データに対するセットアップタイムや
ホールドタイムは保証される。
ては、監視制御盤２とデータ入出力盤１−ｎとがデータ
信号線だけで接続されていても、データ入出力盤１−ｎ
において、通信開始を認識でき、また、監視制御盤２の
クロック信号とはごく僅かにしか位相がずれていないク
ロック信号に基づいて、受信、送信を行うことができ
る。すなわち、データ入出力盤１−ｎにおいて、監視制
御盤２から到来する制御アドレス、監視制御データに対
するセットアップタイムやホールドタイムが保証され
る。また、データ入出力盤１−ｎから監視制御データを
監視制御盤２に送信する場合においても、監視制御盤２
における監視制御データに対するセットアップタイムや
ホールドタイムは保証される。
【００９４】以上のように、第３の実施形態のディジタ
ル伝送装置によれば、監視制御盤２が３線インタフェー
ス方式によるシリアルデータ伝送動作を行っても、クロ
ック信号線及びスキャン信号線を、監視制御盤２及びデ
ータ入出力盤１−ｎ間で接続することなく、監視制御盤
２及びデータ入出力盤１−ｎ間で監視制御データを授受
できる。
ル伝送装置によれば、監視制御盤２が３線インタフェー
ス方式によるシリアルデータ伝送動作を行っても、クロ
ック信号線及びスキャン信号線を、監視制御盤２及びデ
ータ入出力盤１−ｎ間で接続することなく、監視制御盤
２及びデータ入出力盤１−ｎ間で監視制御データを授受
できる。
【００９５】すなわち、監視制御盤２及び１個のデータ
入出力盤１−ｎ間を、データ信号線だけで接続すれば良
く、ディジタル伝送装置全体の配線数をデータ入出力盤
の数の２倍だけ従来より少なくすることができ、多大な
配線数のために生じていた従来の課題を大幅に減少させ
ることができる。
入出力盤１−ｎ間を、データ信号線だけで接続すれば良
く、ディジタル伝送装置全体の配線数をデータ入出力盤
の数の２倍だけ従来より少なくすることができ、多大な
配線数のために生じていた従来の課題を大幅に減少させ
ることができる。
【００９６】（Ｄ）他の実施形態
上記第１及び第３の実施形態においては、監視制御盤に
おけるクロック信号の周波数の８倍の周波数を有する８
倍クロック信号を利用するものを示したが、分周処理し
た後のクロック信号と監視制御盤におけるクロック信号
との位相差が小さくなる点を確保できるならば、他の周
波数のクロック信号をデータ入出力盤で用いるようにし
ても良い。
おけるクロック信号の周波数の８倍の周波数を有する８
倍クロック信号を利用するものを示したが、分周処理し
た後のクロック信号と監視制御盤におけるクロック信号
との位相差が小さくなる点を確保できるならば、他の周
波数のクロック信号をデータ入出力盤で用いるようにし
ても良い。
【００９７】上記第２及び第３の実施形態においては、
同期パターンが４ビットでなるのものを示したが、これ
以外のビット数でなる同期パターンを適用するようにし
ても良い。
同期パターンが４ビットでなるのものを示したが、これ
以外のビット数でなる同期パターンを適用するようにし
ても良い。
【００９８】上記各実施形態においては、双方向の通信
に対応できるシリアルインタフェース回路を示したが、
片方向に対応できるシリアルインタフェース回路に本発
明を適用することもできる。さらに、１回の通信期間の
構成は、上述した図３に示すものに限定されない。さら
にまた、上記各実施形態においては、監視制御盤と、複
数のデータ入出力盤との１対Ｎ通信に本発明を適用した
ものを示したが、１対１通信に本発明を適用することも
できる。
に対応できるシリアルインタフェース回路を示したが、
片方向に対応できるシリアルインタフェース回路に本発
明を適用することもできる。さらに、１回の通信期間の
構成は、上述した図３に示すものに限定されない。さら
にまた、上記各実施形態においては、監視制御盤と、複
数のデータ入出力盤との１対Ｎ通信に本発明を適用した
ものを示したが、１対１通信に本発明を適用することも
できる。
【００９９】また、上記各実施形態においては、本発明
をディジタル伝送装置に適用したものを示したが、同様
なシリアルインタフェース方式を採用している他の装置
に本発明を適用することができる。
をディジタル伝送装置に適用したものを示したが、同様
なシリアルインタフェース方式を採用している他の装置
に本発明を適用することができる。
【０１００】
【発明の効果】以上のように、第１の本発明によれば、
対向するシリアルインタフェース回路とデータ信号線及
びスキャン信号線とで接続されていれば、対向するシリ
アルインタフェース回路とシリアルデータ通信を行うこ
とができ、配線数を従来より少なくすることができる。
対向するシリアルインタフェース回路とデータ信号線及
びスキャン信号線とで接続されていれば、対向するシリ
アルインタフェース回路とシリアルデータ通信を行うこ
とができ、配線数を従来より少なくすることができる。
【０１０１】また、第２の本発明によれば、対向するシ
リアルインタフェース回路とデータ信号線及びクロック
信号線とで接続されていれば、対向するシリアルインタ
フェース回路とシリアルデータ通信を行うことができ、
配線数を従来より少なくすることができる。
リアルインタフェース回路とデータ信号線及びクロック
信号線とで接続されていれば、対向するシリアルインタ
フェース回路とシリアルデータ通信を行うことができ、
配線数を従来より少なくすることができる。
【０１０２】さらに、第３の本発明によれば、対向する
シリアルインタフェース回路とデータ信号線で接続され
ていれば、対向するシリアルインタフェース回路とシリ
アルデータ通信を行うことができ、配線数を従来より少
なくすることができる。
シリアルインタフェース回路とデータ信号線で接続され
ていれば、対向するシリアルインタフェース回路とシリ
アルデータ通信を行うことができ、配線数を従来より少
なくすることができる。
【図１】第１の実施形態の構成を示すブロック図であ
る。
る。
【図２】従来のディジタル伝送装置の監視制御盤及びデ
ータ入出力盤の接続態様を示す説明図である。
ータ入出力盤の接続態様を示す説明図である。
【図３】１回の通信期間の構成を示す説明図である。
【図４】第１の実施形態の各部タイミングチャートであ
る。
る。
【図５】第２の実施形態の構成を示すブロック図であ
る。
る。
【図６】第２の実施形態の各部タイミングチャートであ
る。
る。
【図７】第３の実施形態の構成を示すブロック図であ
る。
る。
２…監視制御盤、１−１〜１−ｎ…データ入出力盤、１
３…クロック発振回路、１４…クロック分周回路、１５
…データ送受信部、２３…受信シフトレジスタ、２４…
同期パターン記憶部、２５…照合部、２６…カウンタ、
２７…データ送受信部、２８…送信シフトレジスタ、３
２…クロック発振回路、３３…シフトレジスタ、３４…
同期パターン記憶部、３５…照合部、３６…クロック分
周回路、３７…データ送受信部。
３…クロック発振回路、１４…クロック分周回路、１５
…データ送受信部、２３…受信シフトレジスタ、２４…
同期パターン記憶部、２５…照合部、２６…カウンタ、
２７…データ送受信部、２８…送信シフトレジスタ、３
２…クロック発振回路、３３…シフトレジスタ、３４…
同期パターン記憶部、３５…照合部、３６…クロック分
周回路、３７…データ送受信部。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/24
H04L 7/00
H04L 12/26
H04L 25/38
Claims (3)
- 【請求項１】 対向するシリアルインタフェース回路
と、データ信号線及びスキャン信号線とで接続されてお
り、１回の通信期間の少なくとも開始時点を表すスキャ
ン信号と、少なくとも通信期間の前半期間においてデー
タが、対向するシリアルインタフェース回路から与えら
れるシリアルインタフェース回路において、 対向するシリアルインタフェース回路がデータ送信時に
同期送信動作させるためのクロック信号の周波数のＮ倍
の周波数を有する高速クロック信号を発振するクロック
発振手段と、 対向するシリアルインタフェース回路から与えられたス
キャン信号の通信期間の開始時点を基準位相として、上
記クロック発振手段からの高速クロック信号を１／Ｎ分
周するクロック分周手段と、 このクロック分周手段からの分周クロック信号に基づい
て、上記データ信号線を介したデータの授受を行うデー
タ通信手段とを有することを特徴とするシリアルインタ
フェース回路。 - 【請求項２】 対向するシリアルインタフェース回路が
接続可能なデータ信号線、クロック信号線及びスキャン
信号線のうちの、データ信号線及びクロック信号線とで
対向するシリアルインタフェース回路に接続されてお
り、１回の通信期間の開始複数ビット期間では、クロッ
ク信号と、同期パターンでなるデータとが対向するシリ
アルインタフェース回路から与えられるシリアルインタ
フェース回路において、上記１回の通信時間は、前半の期間が、データ本体の通
信方向やデータ本体の通信に供する装置部分を規定する
アドレスの受信期間に設定され、後半の期間がデータ本
体の受信又は送信の期間に設定されており、上記アドレ
スの開始複数ビット期間が同期パターンに変更されてい
ると共に、 対向するシリアルインタフェース回路から与えられたク
ロック信号に基づいて、データ信号線からのシリアルデ
ータを少なくとも同期パターン数分だけラッチするシフ
トレジスタ手段と、 このシフトレジスタ手段にラッチされている同期パター
ン数分のビットパターンが、同期パターンに一致してい
るかを確認する照合手段と、 この照合手段が同期パターンとの一致を検出したとき
に、通信期間であることを認識し、対向するシリアルイ
ンタフェース回路から与えられたクロック信号に基づい
て、上記データ信号線を介して受信したアドレスを解釈
するアドレス解釈手段と、 アドレスの解釈結果に応じ、しかも、対向するシリアル
インタフェース回路から与えられたクロック信号に基づ
いて、上記データ信号線を介したデータ本体を受信し、
又は、上記データ信号線へデータ本体を送信する データ
通信手段とを有することを特徴とするシリアルインタフ
ェース回路。 - 【請求項３】 対向するシリアルインタフェース回路が
接続可能なデータ信号線、クロック信号線及びスキャン
信号線のうちの、データ信号線で対向するシリアルイン
タフェース回路に接続されており、１回の通信期間の開
始複数ビット期間では同期パターンでなるデータが対向
するシリアルインタフェース回路から与えられるシリア
ルインタフェース回路において、上記１回の通信時間は、前半の期間が、データ本体の通
信方向やデータ本体の通信に供する装置部分を規定する
アドレスの受信期間に設定され、後半の期間がデータ本
体の受信又は送信の期間に設定されており、上記アドレ
スの開始複数ビット期間が同期パターンに変更されてい
ると共に、 対向するシリアルインタフェース回路がデータ送信時に
同期送信動作させるために利用しているクロック信号の
周波数のＮ倍の周波数を有する高速クロック信号を発振
するクロック発振手段と、少なくとも同期パターン数のＮ倍分の段数を有し、上記
クロック発振手段が発振した高速クロック信号に基づい
て、データ信号線からのシリアルデータをラッチするシ
フトレジスタ手段と、 このシフトレジスタ手段にラッチされている同期パター
ン数のＮ倍分のビットパターンが、同期パターンの各ビ
ットをＮ回ずつ繰り返したパターンに一致しているかを
確認する照合手段と、 この照合手段が両パターンの一致を検出した時点を基準
位相として、上記クロック発振手段からの高速クロック
信号を１／Ｎ分周するクロック分周手段と、 このクロック分周手段からの分周クロック信号に基づい
て、上記データ信号線を介して受信したアドレスを解釈
するアドレス解釈手段と、 アドレスの解釈結果に応じ、しかも、上記クロック分周
手段からの分周クロック信号に基づいて、上記データ信
号線を介したデータ本体を受信し、又は、上記データ信
号線へデータ本体を送信する データ通信手段とを有する
ことを特徴とするシリアルインタフェース回路。
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