KR20240057400A - 디스플레이 드라이버와 확산-스펙트럼 비디오 전송의 통합 - Google Patents

디스플레이 드라이버와 확산-스펙트럼 비디오 전송의 통합 Download PDF

Info

Publication number
KR20240057400A
KR20240057400A KR1020247004598A KR20247004598A KR20240057400A KR 20240057400 A KR20240057400 A KR 20240057400A KR 1020247004598 A KR1020247004598 A KR 1020247004598A KR 20247004598 A KR20247004598 A KR 20247004598A KR 20240057400 A KR20240057400 A KR 20240057400A
Authority
KR
South Korea
Prior art keywords
analog
output
samples
input
source driver
Prior art date
Application number
KR1020247004598A
Other languages
English (en)
Inventor
알렉스 헨젠
토드 락오프
Original Assignee
하이파이 유에스에이 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하이파이 유에스에이 인크. filed Critical 하이파이 유에스에이 인크.
Publication of KR20240057400A publication Critical patent/KR20240057400A/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1407—General aspects irrespective of display type, e.g. determination of decimal point position, display with fixed or driving decimal point, suppression of non-significant zeros
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0278—Details of driving circuits arranged to drive both scan and data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2350/00—Solving problems of bandwidth in display systems
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/08—Power processing, i.e. workload management for processors involved in display operations, such as CPUs or GPUs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/14—Use of low voltage differential signaling [LVDS] for display data communication
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/20—Details of the management of multiple sources of image data

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

비디오 디스플레이가 게이트 드라이버 및 소스 드라이버가 있는 디스플레이 패널을 포함한다. 상기 소스 드라이버 각각은 전송 매체를 통해 비디오 스트림을 나타내는 이산 시간 연속 진폭 신호를 수신하고 복조를 사용해 신호를 디코딩하여 소스 드라이버의 출력 상에 출력되기 위한 복수의 샘플을 생성하도록 배열된다. 상기 소스 드라이버 중 적어도 하나는 상기 신호로부터 게이트 드라이버 타이밍 제어 신호를 추출하고, 상기 게이트 드라이버에 게이트 드라이버 제어 신호를 출력하여, 상기 소스 드라이버의 출력과 상기 게이트 드라이버를 동기화하도록 배열됨으로써, 비디오 스트림은 디스플레이 유닛의 디스플레이 패널 상에서 디스플레이된다.

Description

디스플레이 드라이버와 확산-스펙트럼 비디오 전송의 통합
관련 출원에 대한 상호 참조
이 출원은 그 전체가 본 명세서에 참조로서 포함되는 2021년 09월 03일에 출원된 미국 가특허 출원 번호 63/240,630 (파일 번호 HYFYP009P1), 2021년11월16일에 출원된 번호 63/280,017 (파일 번호 HYFYP009P2), 2022년 03월07일에 출원된 번호 63/317,336 (파일 번호 HYFYP014P), 및 2022년 05월 26일에 출원된 번호 63/346,064 (파일 번호 HYFYP014P2)의 우선권을 주장한다.
본 출원은 또한 2018년03월19일에 출원된 미국 출원 번호 15/925,123 (파일 번호 HYFYP001), 2019년09월17일에 출원된 미국 출원 번호 16/494,901 (파일 번호 HYFYP002), 2022년08월02일에 출원된 미국 출원 번호 17/879,499 (파일 번호 HYFYP003), 2022년03월04일에 출원된 미국 출원 번호 17/686,790 (파일 번호 HYFYP004AX1), 2022년08월15일에 출원된 미국 출원 번호 17/887,849 (파일 번호 HYFYP006), 2022년06월28일에 출원된 미국 출원 번호 17/851,821 (파일 번호 HYFYP007), 2022년08월16일에 출원된 미국 출원 번호 63/398,460 (파일 번호 HYFYP008P), 및 2022년07월21일에 출원된 미국 출원 번호 63/391,226 (파일 번호 HYFYP013P3)를 참조로서 포함한다.
발명의 분야
본 발명은 일반적으로 디스플레이 유닛의 디스플레이 패널에 비디오를 디스플레이하는 것에 관한 것이다. 더 구체적으로, 본 발명은 디스플레이될 아날로그 신호를 디코딩하는 소스 드라이버에 관한 것이다.
이미지 센서, 디스플레이 패널, 및 비디오 프로세서는 더 큰 형식, 더 높은 색상 심도, 더 높은 프레임 속도, 및 더 높은 해상도를 달성하기 위해 지속적으로 경쟁하고 있다. 로컬-사이트 비디오 전송은 처리량을 제한하고 성능을 저하시키는 동시에 더 많은 비용과 전력을 소비하는 성능 확장 병목 현상을 포함한다. 이들 병목 현상을 제거하면 이점을 얻을 수 있다.
예를 들어, 디스플레이 해상도를 증가시킴에 따라, 비디오 소스로부터 디스플레이 스크린으로 전송되는 비디오 정보의 데이터 속도는 십여년 전 풀 HD의 경우 3Gbps에서 새로운 8K 스크린의 경우 160Gbps로 기하급수적으로 증가하고 있다. 일반적으로, 4K 디스플레이 해상도를 갖는 디스플레이는 60Hz에서 약 18Gbps의 대역폭이 필요하고 120Hz에서는 36Gbps가 필요하다. 그리고 8K 디스플레이는 60Hz에서 72Gbps, 120Hz에서 144Gbps를 필요로 한다.
지금까지, 데이터는 신호 쌍당 16Gbps의 비트 전송률을 사용하고 필요한 총 비트 전송률을 달성하기 위해 쌍을 병렬화하는 다양한 저전압 차동 시그널링(LVDS) 데이터 전송 방식을 사용하여 디지털적으로 전송된다. 5ns/m의 배선 지연으로 인해, 디지털 연결의 모든 비트의 파장은 12mm이며, 이는 이러한 연결 유형의 한계에 가깝고 유용한 데이터를 얻으려면 광범위한 데이터 동기화가 필요하다. 그런 다음 이 디지털 정보는 디스플레이의 소스 드라이버에서 초고속 디지털-아날로그(D/A) 변환을 사용하여 그때 그때 아날로그 픽셀 정보로 변환될 필요가 있다.
오늘날, D-A 변환기는 8비트를 사용하지만, 곧 D-A 변환은 10비트 또는 심지어 12비트가 필요할 수 있으며, 그러면 충분히 빠른 데이터 속도로 정확하게 변환하는 것이 매우 어려워질 것이다. 따라서 디스플레이는 매우 짧은 시간 내에 D-A 변환을 수행해야 하며, 변환에 사용할 수 있는 시간도 점점 짧아져 D-A 변환의 안정화도 문제가 되고 있다.
따라서, 디스플레이의 소스 드라이버에서 D-A 변환의 필요성을 제거하고, 대역폭을 늘리며, 디스플레이 유닛 외부 또는 그 내부에서 생성된 아날로그 비디오 신호를 활용하기 위한 새로운 장치 및 기술이 필요하다.
전술한 바를 달성하기 위해, 그리고 본 발명의 목적에 따라, 아날로그 신호를 디스플레이 패널에 의해 기대되는 전압으로 디코딩하는 디스플레이 유닛 내 디스플레이 패널의 소스 드라이버(source driver)가 개시된다.
비디오 신호는 밝기(brightness) 값의 리스트이다. 고정 비트 폭(즉, 디지털) 밝기 값을 정밀하게 유지하는 것은 비디오 전송에 비효율적이며, 이들 밝기 값을 비트 단위로 정확하게 재현할 필요가 없기 때문에 아날로그 전압이 훨씬 더 큰 다이나믹 레인지를 제공한다. 따라서 본 발명은 디스플레이 패널의 비디오 신호를 디지털 신호가 아닌 아날로그 신호로 전송하는 것을 제안한다.
장점은 전력 소비 감소를 포함한다. 종래 기술에서, 전력 소비가 시스템 성능을 크게 제한하는데, 본 발명을 사용하면 최대 60%까지 전력이 덜 소모된다. 또한, 실시예는 디스플레이 패널의 EMI/RFI 방출이 규정된 한도보다 훨씬 낮다는 점에서 잡음 내성 및 EM 스텔스를 제공한다. 또한 새로운 아날로그 신호의 전송 범위는 기존 이더넷이나 HDBaseT 신호의 전송 범위보다 훨씬 더 넓다. 그리고, 종래의 전송은 고속 디지털 회로를 위한 고가의 혼합 신호 프로세스를 사용하는 반면, 본 발명의 실시예는 더 큰 유연성과 더 낮은 생산 비용을 위해 완전히 절하된 아날로그 프로세스를 사용한다.
또한, 디스플레이 제어기와 디스플레이 패널의 소스 드라이버 간의 데이터 전송을 위해 새로운 아날로그 확산-스펙트럼 비디오 전송(SSVT) 신호를 사용하면 실리콘 칩의 비용과 복잡성이 크게 줄어든다. 예를 들어, 4K 60Hz 패널과 8K 120Hz 패널의 경우, 신호 소스(LVDS 또는 Vx1 송신기를 통해)와 소스 드라이버 수신기(D-A 변환기를 포함) 간의 기존 전송을 신규한 SSVT 송신기와 신규한 SSVT 수신기 간 전송을 사용하여 구현되는 동등한 기능에 비교할 때, 칩 면적이 각각 3:1 및 10:1이 절약된다.
본 발명은 SSDS(Spread Spectrum Direct Sequence) 변조 기반 CDMA(Code Division Multiple Access) 채널 공유에서 차용한 기술을 사용하여 비디오 소스와 비디오 싱크 사이에 전송되는 아날로그 비디오 데이터를 디코딩하기 위한 회로에 관한 것이다. 아래에 더 상세히 설명된 것처럼, 비디오 소스에서 수신된 입력 비디오 샘플의 수와 내용은 소스에서 작동하는 색 공간에 따라 달라진다. 어떤 색 공간이 사용되는지에 관계없이, 각 비디오 샘플은 지정된 색 공간에서 감지되거나 측정된 빛의 양을 나타낸다.
입력 디지털 비디오 샘플의 스트림이 인코더에서 수신됨에 따라, 입력 디지털 비디오 샘플은 (1) 지정 순열에 따라 입력 비디오 샘플을 인코더 입력 벡터에 할당함으로써 반복적으로 배포되고, (2) 직교 코드를 적용하는 SSDS-기반 변조를 다수의 인코더 입력 벡터 각각에 적용함으로써 인코딩되어, 노이즈 같은 속성을 갖는 다수의 복합 EM 신호를 생성할 수 있다. 아날로그 EM 신호는 전송 매체를 통해 전송된다(3). 수신 측에서, (4) 동일한 직교 코드를 사용하는, SSDS-기반 복조를 적용함으로써, 들어오는 아날로그 EM 신호가 디코딩되어, 샘플을 출력 벡터로 재구성할 수 있고, (5) 출력 벡터는 전압으로서 디스플레이에 표시된다. 결과적으로, 색상 및 픽셀 관련 정보를 포함하는 시간-정렬된 비디오 샘플의 원본 스트림이 비디오 소스로부터 비디오 싱크로 전달된다.
비디오 소스에서 캡처되고 변환되면, 디지털 비디오 데이터가 인코딩되고 거의 실시간으로 볼 수 있도록 비디오 디스플레이로 전송될 수 있다. 캡처된 비디오 데이터는 나중에 시간-편이된 모드에서 볼 수 있도록 저장될 수도 있다. 어느 경우라도, 아날로그 SSVT 신호는 비디오 소스(또는 저장 장치)로부터 수신된 디지털 비디오 데이터를 디스플레이(또는 저장)을 위해 비디오 싱크로 전송하는 데 사용된다. SSVT 신호는 컴퓨터 또는 다른 프로세서에서 발생할 수 있으며 디스플레이 유닛(비디오 싱크)으로 전달되어, 디스플레이 유닛 외부에서 기원할 수 있거나, SSVT 신호는 디스플레이 유닛 또는 디스플레이 패널 자체 내부에서 생성될 수 있다.
본 발명은 본 발명의 추가 장점과 함께 첨부 도면과 함께 다음의 설명을 참조하여 가장 잘 이해될 수 있다.
도 1은 디스플레이 유닛 내의 디스플레이 패널에 디지털 신호를 전달하는 종래 기술을 도시한다.
도 2는 디스플레이, 가령, 디스플레이 패널의 종래 기술의 디스플레이 드라이버 아키텍처를 도시한다.
도 3은 디스플레이 유닛의 SoC 근처에서의 변환을 사용하여 디스플레이 패널에 아날로그 비디오 신호를 전달하는 것을 예시한다.
도 4는 로컬-사이트 비디오 시스템의 디지털 비디오 프로세서 근처에서의 변환을 사용하여 아날로그 비디오 신호를 디스플레이 유닛으로 전달하는 것을 도시한다.
도 5는 디스플레이 유닛 내의 변환 및 인코딩을 사용하여 디스플레이 패널에 SSVT 아날로그 비디오 신호를 전달하는 것을 도시한다.
도 6은 디스플레이 소스 드라이버의 예를 도시한다.
도 7은 디코딩 유닛 및 그 출력의 더 상세한 도면을 예시한다.
도 8은 샘플을 버퍼링한 다음 증폭하는 소스 드라이버를 보여준다.
도 9는 도 8의 디코더(656) 중 하나의 블록도이다.
도 10은 도 8의 콜렉터의 블록도이다.
도 11은 플랫폼이 현재 세대의 GPU뿐만 아니라 SSVT 송신기를 포함하는 맞춤형 인쇄 회로 기판인 GPU 투 더 글래스(GPU-to-the-Glass) 플랫폼을 도시한다.
도 12는 시스템 온 모듈이 현재 세대의 GPU뿐만 아니라 SSVT 송신기를 포함하는 GPU-투-글래스 시스템 온 모듈(SoM)을 도시한다.
도 13은 향상된 GPU가 완전히 통합된 SSVT 송신기를 포함하는 향상된 GPU-투-글래스 시스템을 도시한다.
도 14는 신호 샘플, 이 경우 아날로그 값이 인코더 내에서 인코딩된 후 전자기 경로를 통해 전송되는 방법을 보여주는 예를 도시한다.
도 15는 디지털 값인 신호 샘플에 적용할 수 있는 신규한 인코딩 기법을 도시한다.
도 16은 도 14의 인코더를 사용하여 인코딩된 아날로그 입력 레벨의 디코딩을 보여준다.
도 17a는 아날로그 인코더 및 대응하는 아날로그 디코더의 사용을 예시한다.
도 17b는 디지털 인코더 및 대응하는 아날로그 디코더의 사용을 보여준다.
도 17c는 전자기 경로를 통해 도착한 인코딩된 아날로그 신호를 디코딩하기 위해 디지털 디코더를 사용하는 것을 예시한다.
도 18은 전자기 경로를 통해 전송된 SSVT 파형의 시뮬레이션을 보여준다.
도 19는 4개의 디코더 중 하나에 대한 논리도이다.
도 20은 예시된 대표적인 디코더 트랙 회로의 다이어그램이다.
비디오 디스플레이 시스템에서, 입사광을 신호로 변환하는 것은 일반적으로 소스 어셈블리에 의해 수행되며 지정 변환은 소스 어셈블리로부터 하나 이상의 전자기 경로를 통해 지정 포맷을 수신하고 수신된 페이로드를, 인간이 보기에 적합한 방출 광을 생성하기 위한 적절한 출력 장치와 함께 사용되는 신호로 변환하는 디스플레이 또는 비디오 프로세서일 수 있는 싱크 어셈블리로 전송될 페이로드의 형식을 결정할 것이다.
비디오 신호의 디지털화가 시스템의 신호 소스(종종 GPU)에서 발생한 후 일반적으로 고성능 와이어링 시스템의 조합을 사용하여 디지털 신호가 디스플레이 소스 드라이버로 전송되고 , 여기서 디지털 신호는 다시 아날로그 신호로 반환되어 디스플레이 픽셀에 로드된다. 따라서 디지털화의 유일한 목적은 비디오 소스에서 디스플레이 픽셀로 데이터를 전송하는 것이다. 따라서 우리는 가능한 한 디지털화를 완전히 피하고 아날로그 데이터를 비디오 소스에서 디스플레이 드라이버로 직접 전송하는 것이 훨씬 더 유익하다는 것을 알고 있다. 이는 본 출원의 새로운 SSVT 인코딩을 사용하여 수행할 수 있으며, 이를 통해 소스 드라이버에서 정확한 아날로그 전압을 다시 디코딩할 수 있다. 아날로그 데이터는 정확도가 높으므로 높은 비트 심도가 필요하지 않다. 이는 샘플링 속도가 디지털 전송의 경우보다 최소 10배 낮으므로 확장을 위한 추가 대역폭이 남아 있음을 의미한다.
또한 실제로 디스플레이 패널을 구동해야 하는 최종 지점보다 전력이 덜 필요한 지점에서 D-A 변환을 수행하는 것이 훨씬 더 쉽다는 것이 인식된다. 따라서 비디오 소스에서 아날로그 신호가 생성되어야 하는 위치까지 디지털 신호를 내내 전송하는 대신, 우리는 일반적으로 디지털화할 때보다 훨씬 낮은 샘플링 속도를 통해 아날로그 신호를 디스플레이로 전송한다. 즉, 여러 라인을 통해 초당 기가비트를 전송하는 대신, 우리는 아날로그 신호의 경우 초당 몇 메가 샘플만으로 수행할 수 있으므로 사용해야 하는 채널의 대역폭이 줄어든다. 또한, 선행 기술 디지털 전송의 경우, 모든 비트는 약 1.25cm만 차지하며(케이블 전파가 약 0.2m/ns라는 점을 고려하면, 16Gbps는 1/16ns/비트를 의미하므로 1비트는 0.2/16미터임), 반면에 아날로그 데이터를 전송하면 사용 가능한 공간이 10배 증가하며, 이는 추가 대역폭을 사용할 수 있음을 의미한다.
또한, 디지털 데이터의 비트가 잘 정의되어야 한다. 이 정의는 에러와 노이즈에 상당히 민감하므로, 고점과 저점을 매우 정확하게 검출할 수 있어야 한다. 반면에, 제안된 아날로그 전송은 훨씬 덜 민감하다. 이는 케이블(가령, 디스플레이의 한 쪽에서 다른 쪽까지 뻗어 있는 케이블)의 품질이 높을 필요가 없음을 의미한다.
본 발명은 특히 컴퓨터 시스템, 텔레비전, 모니터, 머신 비전, 자동차 디스플레이, 가상 또는 증강 현실 디스플레이 등에 사용되는 고해상도, 높은 동적 범위 디스플레이에 적용 가능하다.
디스플레이 패널로의 비디오 정보의 사전(디지털) 전송
도 1은 디스플레이 유닛(100) 내의 디스플레이 패널에 디지털 신호를 전달하는, 소위 "디스플레이 연결성"이라는 종래 기술을 도시한다. 본 개시의 목적을 위해, "디스플레이 패널"은 시청을 위해 광을 생성하는 픽셀을 구현하는 디스플레이의 내부 부분을 의미하는 반면, "디스플레이 유닛"은 디스플레이 패널, 패널 어셈블리, 프레임, 드라이버, 케이블, 및 비디오 이미지를 생성하기 위한 연관된 전자소자를 포함하는 전체(일반적으로) 직사각형 인클로저를 지칭한다. 일반적으로, O(N^2) 픽셀을 포함하는 양산형 디스플레이 패널은 O(N) 전압에 의해 제어되며, 각 전압은 디스플레이 간격당 O(N)번(프레임 속도의 역수) 업데이트된다.
디스플레이 유닛의 시스템 온 칩(SoC)(110)으로의 HDMI 커넥터(RJ45 커넥터 등)를 통해 디스플레이 유닛으로의 디지털 비디오 신호(112)의 입력이 도시되어 있다. SoC(110)는 V-by-One HS 표준(116)을 통해 디지털 신호를 타이밍 제어기(120)(TCON)로 전송하며, 그런 다음 타이밍 제어기는 비트 직렬 전송(121)(가령, SerDes, LVDS 또는 CEDS)을 사용하여 디스플레이 패널(118)의 소스 드라이버 내 임의의 개수의 DAC(digital-to-analog converter)(122)로 전송하여, 디지털 신호를 디스플레이 패널의 픽셀로 입력되도록 아날로그로 변환할 수 있다. 디지털 전송은 MLVDS, DDI 등을 사용할 수도 있다. 제어 신호(114)는 비디오 프레이밍 플래그(Vsync, Hsync 등), 구성 파라미터, 게이트 드라이버 제어 신호, FRC 그레이스케일, 드라이버 파라미터 설정, 백라이트 제어, 대비 제어 등을 제공한다.
위의 단점 외에도, 이 디스플레이 연결성 디지털 전송은 고속 디지털 회로에 대한 의존으로 인해 더 높은 EMI/RFI 문제를 초래하고, 높은 전력이 필요하고, 동기화가 어렵고, 상대적으로 비용이 많이 드는 집적 회로 프로세스를 사용하여 구현해야 한다. 또한, 예를 들어 8K V-by-One HS에는 3.5Gbps에서 48개의 와이어 쌍이 필요하다.
또한 디스플레이 연결성의 이러한 단점은 로컬-사이트 비디오 연결성에도 존재한다. 예를 들어, 컴퓨터의 GPU는 디스플레이 유닛(V-by-One HS, MLVDS, DDI 등을 통해)에 디지털 방식으로 전송되는 비디오 신호를 생성하며, 여기서 다시 소스 드라이버 내의 DAC는 신호를 아날로그로 변환한다. 일반적으로 GPU 칩은 시스템/마이크로프로세서 보드에서 마이크로프로세서에 최대한 가깝게 위치한다.
따라서 SoC, GPU 또는 디지털 비디오 프로세서에 최대한 가깝게 디지털 비디오 신호를 디지털에서 아날로그로 변환하면 디스플레이 패널의 소스 드라이버 내에서 DAC가 필요 없게 될 뿐만 아니라 디스플레이 유닛 내에서 또는 디스플레이 유닛으로 디지털 신호 대신 아날로그 신호를 전송하는 경우 위의 이점도 실현할 수 있다.
도 2는 디스플레이 패널(118)과 같은 디스플레이의 종래 기술 디스플레이 소스 드라이버 아키텍처를 예시한다. 일반적으로 900 내지 1,000의 출력을 갖는 소스 드라이버(200)가 도시되어 있다. DIO1과 DIO2가 (시프트 레지스터(220)을 통해) 시리즈 중 임의의 두 개를 연결하도록, 가장 위 로우(row)를 통해 함께 계단식으로 연결된 모든 디스플레이 내에 이 소스 드라이버의 여러 인스턴스가 있다. 따라서 드라이버는 수평 방향으로 확장되며 일반적인 디스플레이 유닛에는 이들 드라이버가 1개에서 20개 사이에 있다. 210의 데이터는 SoC의 타이밍 제어기에서 나오는 직렬화된 디지털 데이터이다. 각각의 소스 드라이버는 일반적으로 디지털 부분(202)과 DAC(230)를 포함하는 아날로그 부분(204)을 가진다. 출력(240-244)은 해당 분야에 잘 알려진 바와 같이 각 픽셀의 소스를 구동하기 위해 디스플레이 컬럼으로, 즉 디스플레이 글래스로 직접 출력된다.
소스 드라이버(200)는 드라이버 영역의 대부분이 디스플레이의 컬럼 라인에 제공되는 연관 신호보다 10배 더 높은 데이터 속도를 필요로 하는 디지털 전자 장치에 의해 사용되도록 요구한다. 이는 모든(디지털 또는 아날로그) 회로에서 소비되는 총 전력이 스위칭 주파수(일반적으로 클록 주파수)에 선형적으로 의존하기 때문에 불리하다.
디스플레이 연결성
도 3은 디스플레이 유닛(300)의 SoC(110) 또는 그 근처에서의 변환을 사용하여 디스플레이 패널(318)에 아날로그 비디오 신호를 전달하는 것을 예시한다. 이 실시예에서, 디지털 비디오 신호를 아날로그 SSVT 신호로 변환하고 인코딩하는 것은 디스플레이 유닛 자체 내에서(심지어 패널 어셈블리 내에서도) 발생하여 디스플레이 연결성을 향상시킨다. HDMI 커넥터(또는 본 발명이 인터넷을 통해 스트리밍되는 콘텐츠와 함께 작동할 때 RJ45 커넥터 등)를 통해 시스템 온 칩(310)으로의 디지털 비디오 신호(312)의 입력이 도시된다. 디지털 신호는 V-by-One(또는 다른 비트 직렬 전송)을 통해 SSVT 송신기(315)(집적 회로, 예를 들어 칩 내에서 구현될 수 있음)로 전송되며, 여기서 SSVT 송신기는 디지털 비디오 신호를 신규한 SSVT 소스 드라이버(320)를 통해 디스플레이 패널(318)에 전송되는 확산-스펙트럼 비디오 전송(SSVT) 신호(316)로 변환한다. SoC(310)와 SSVT 송신기(315) 사이에 위치하는 타이밍 제어기(TCON)는 도시되지 않았다. 하나의 실시예에서, SSVT 송신기(315)는 그 자신의 집적 회로 내에서 구현되고 SoC와 TCON은 분리되어 있으며, 다른 실시예에서는 SSVT 송신기(315)와 TCON 모두가 단일 집적 회로 내에서 결합되고, 또 다른 실시예에서는 송신기(315), TCON 및 SoC가 모두 단일 집적 회로 내에 결합된다. 이 도면에는 도시되지 않았지만 TCON이 분리되어 있다면 SoC(310)와 SSVT 송신기(315) 사이에 위치하게 된다.
제어 신호(314)는 또한 앞서 언급한 바와 같이 게이트 드라이버 제어 신호, FRC 계조, 드라이버 파라미터 설정, 백라이트 제어, 콘트라스트 제어 등을 제공할 수 있지만 필수는 아니다. 디스플레이 패널(318)은 아래에 더 자세히 설명되는 바와 같이 아날로그 SSVT 신호(316)를 디스플레이 패널에 의해 예상되는 아날로그 전압으로 디코딩하는 임의 개수의 SSVT 소스 드라이버(320)(임의 개수의 칩으로 구현됨)와 연관되어 있다. 디스플레이 패널 드라이버 칩셋은 집적 회로(315 및 320)를 포함하는 것이 고려된다.
디스플레이 패널이나 아래 설명된 새로운 소스 드라이버에는 DAC(디지털-아날로그 변환기)가 필요하지 않다. 바람직하게는, 디스플레이 유닛(300)은 성숙한 IC 프로세스에서 구현될 수 있고, EMI/RFI 방출은 규정된 한도보다 훨씬 낮고, 전력의 절반만 필요하며, 동기화하기가 더 쉽고, 8K 디스플레이는 1.6GHz에서 8개의 와이어 쌍만 또는 680MHz에서 18개의 와이어 쌍만 필요할 것이다. 대조적으로, 시스템 온 칩(SoC: system-on-a-chip)로부터 디스플레이 유닛 내의 디지털 비디오 신호의 종래 기술 전송은 상대적으로 비용이 많이 드는 IC 프로세스로 구현되어야 하며, EMI/RFI 방출은 고속 디지털 회로에 의존하기 때문에 문제가 되며, 8K/60Hz 디스플레이는 16Gbps에서 8개의 와이어 쌍, 또는 3.5Gbps에서 36개의 와이어 쌍이 필요하다.
로컬 사이트 비디오 연결성
도 4는 로컬-사이트 비디오 시스템의 디지털 비디오 프로세서 근처에서의 변환을 사용하여 디스플레이 패널에 대한 아날로그 비디오 신호의 전달(400)을 도시한다. 이 실시예에서, 디지털 비디오 신호를 아날로그 SSVT 신호로 변환하고 인코딩하는 것은 디스플레이 유닛(401) 또는 디스플레이 패널 외부에서 발생한다. 따라서 디스플레이 유닛(401)에 대한 입력은 아날로그 SSVT 신호이다. 디지털 비디오 신호를 생성하는 코어 AI/ML GPU(410)가 나타나며, SSVT 송신기(414)는 디지털 신호를 아날로그 확산 스펙트럼 비디오 전송(SSVT) 신호(416)로 인코딩하고, 이는 디스플레이 유닛으로, 따라서 디스플레이 패널(418)로 전송된다. 디스플레이 유닛은 이하에서 더 자세히 설명되는 바와 같이, SSVT 신호를 디스플레이 패널에 의해 예상되는 아날로그 전압으로 디코딩하는 임의의 수의 SSVT 소스 드라이버(420)를 포함한다. 디스플레이 유닛, 디스플레이 패널 또는 드라이버 내에는 DAC(디지털-아날로그 변환기)가 필요하지 않다.
비디오 데이터가 처리되는 GPU(410)는 컴퓨터 내에 있을 수 있다. SSVT 송신기(414)에 의해 변환 및 인코딩되면 아날로그 신호(416)는 디스플레이 유닛(401)으로 전송된다. 해당 디스플레이 유닛은 근처에 있을 수도 있고, 10미터 떨어져 있을 수도 있고, 그보다 더 멀리 있을 수도 있다. 따라서 사실상 컴퓨터일 수 있는 그래픽 또는 비디오 프로세서로부터의 정보 경로는 해당 데이터 경로의 어디에서나 디지털화되지 않고 디스플레이 유닛까지 직접 여러 전송 연결을 거친다. 원래, 비디오 신호는 GPU(410)로 전송되는 도 4에 표시된 카메라나 유사한 장치에서 시작될 수 있다. 비디오 신호는 또한 송신기(414)를 사용하여 SSVT로 변환될 수 있는 위치에서 카메라, 비디오 프로세서 또는 인터넷 모뎀에서 발생할 수도 있다.
바람직하게는 D-A 변환 및 SSVT 신호로의 인코딩을 수행하는(즉, 디스플레이 유닛 자체 내에서 변환 및 인코딩을 수행하지 않는) 디스플레이 유닛의 업스트림이 멀수록 더 많은 이점을 얻을 수 있다. HDMI 케이블을 통해 압축된 디지털 비디오 신호를 전송하기 위해 압축을 수행할 필요가 없다. 이 특정 실시예에서는 GPU에서 전체 해상도 디스플레이 정보를 처리한 다음 GPU의 칩에서 변환 및 인코딩을 수행하고, 그 후 모든 전송은 해당 신호가 디스플레이 유닛에 도달할 때까지 비교적 낮은 주파수의 SSVT 신호를 통해 이루어진다. 이 경우, 내부 압축 없이 GPU 소스에서 디스플레이 유닛 엔드포인트까지 전체 프레임 속도로 전체 디스플레이 해상도를 처리했다.
디스플레이 연결성 세부정보
도 5는 디스플레이 유닛 내의 변환 및 인코딩을 사용하여 디스플레이 유닛(500)의 디스플레이 패널(550)에 SSVT 아날로그 비디오 신호를 전달하는 것을 예시한다. 본 실시예에서, 디지털 비디오 신호를 아날로그 SSVT 신호로 변환 및 인코딩하는 것은 디스플레이 유닛(500) 자체 내에서 발생하여 디스플레이 연결성을 향상시킨다. 디스플레이 유닛의 SoC와 TCON은 도시되어 있지 않다. 앞서 언급된 바와 같이, 셋 이상의 상업적 실시예가 존재할 수 있다: SSVT 송신기가 혼합-신호 집적 회로로 구현되고 TCON과 SoC가 이산 구성요소인 이산 구현예(SSVT 송신기 "어댑터 칩"이 레거시 TCON과 본 명세서에 기재된 신규한 소스 드라이버 사이에 삽입 - SSVT 송신기는 TCON 출력 신호를 SSVT 신호로 변환함), SSVT 송신기가 단일 IC에서 TCON과 집적되고 SoC는 이산형인 혼합-구현예, 및 가능한 많은 기능이 커스텀 혼합-신호 집적 회로에 집적되는(SSVT 송신기가 TCON 및 SoC와 집적됨) 완전-집적 구현예.
데모 시스템(도시되지 않음)에서, SOC 디지털 기능은 아날로그 서브시스템 내에서 SSVT 송신기를 구현하는 커스텀 혼합 신호 PCB와 통신하는 TCON 디지털 기능을 구현하는 FPGA 캐리어 보드와 HDMI 2.0을 통해 통신하는 GPU에서 구현된다. SoC 기능(가령 압축된 디지털 비디오 신호 압축 해제)은 GPU의 소프트웨어에서 수행되는 반면, TCON 기능(가령 게이트 및 소스 드라이버에 대한 타이밍 신호 생성)은 소프트웨어 및 FPGA의 소프트 회로에서 수행된다.
도 5의 이 예에서, 디스플레이 패널(550)은 도시된 바와 같이 55인치 HDR 4K60 디스플레이 유닛 내에 있는 패널 프레임(551) 내에 있다. 도시된 바와 같이, SSVT 송신기(540)와 패널 프레임(551)은 모두 디스플레이 유닛(500) 내에 있다. 디스플레이 패널(550)은 임의의 크기의 디스플레이 패널일 수 있고, VR 헤드셋 내의 디스플레이 또는 디스플레이들일 수 있으며, 디스플레이가 앞 유리, 바이저의 스크린 등에 투사되는 헤드업 디스플레이(HUD)일 수 있다.
입력 신호가 SSVT가 아닌, 즉 디지털 비디오 신호이더라도 디스플레이 유닛 내부에서 SSVT 신호를 사용하면 상당한 이점이 있다. 종래 기술의 디스플레이 유닛에서는, HDMI 신호의 압축을 풀고 디스플레이 유닛의 수신단에서 디스플레이 유닛 내의 모든 위치로 전송되어야 하는 본격적인 전체 비트율 디지털 데이터를 갖게 된다. 64인치 또는 80인치 디스플레이의 경우 이러한 연결이 상당히 길 수 있는데 입력이 있는 장치의 한 쪽에서 최종 디스플레이 소스 드라이버가 있는 다른 쪽으로 디지털 데이터를 전송해야 한다. 따라서 내부적으로 디지털 신호를 SSVT로 변환한 후 해당 SSVT 신호를 소스 드라이버가 있는 디스플레이 유닛의 모든 위치로 보내는 것에 장점이 있다. 구체적으로는, 더 낮은 주파수, 더 낮은 EMI 신호를 사용할 수 있고 임베디드 동기화/낮은 대기 시간 초기화의 이점을 누릴 수 있다는 장점이 있다.
또한 도 5에는 소스 드라이버(586)를 위한 SSVT 신호(592)뿐만 아니라 게이트 드라이버(560)를 위한 전력 및 제어 신호(590)를 생성하는 SSVT 송신기(540)가 도시되어 있다. 디스플레이 패널에 대한 소스 전압을 생성하는 소스 드라이버(586)를 각각 보유하고 있는 개별 가요성 PCB(584)뿐만 아니라 강성 PCB(582)가 포함된다. 아래에서 더 자세히 설명되는 바와 같이, 신호(608)는 선택적으로 디스플레이 패널에 관한 정보를 송신기(540)에 다시 제공하여 SSVT 신호의 인코딩을 보조한다. 게이트 드라이버 제어 신호(590)의 생성은 소스 드라이버로부터의 동기화 정보에 기초하여 타이밍 제어기(또는 다른 특정 하드웨어)에 의해 수행될 수 있다.
일반적으로 SSVT 송신기와 SSVT 수신기(이 경우 소스 드라이버(586))는 전송 매체를 통해 연결된다. 다양한 실시예에서, 전송 매체는 케이블(가령 HDMI, 평면 케이블, 광섬유 케이블, 금속 케이블, 비금속 탄소 트랙 플렉스 케이블)일 수 있거나 무선일 수 있다. 전송 매체에는 인코더당 하나의 경로로 수많은 EM 경로가 있을 수 있다. SSVT 송신기에는 분배기와 여러 인코더가 포함되어 있다. SSVT 수신기에는 인코더와 동일한 수의 여러 디코더가 포함될 것이다. 전송 매체의 경로 수는 1개부터 1개 초과까지 다양할 수 있다. 이 예에서 매체는 케이블, PCB의 트레이스, IC 내부 연결, 및 통상의 기술자가 사용하는 그 밖의 다른 매체의 조합이다.
동작 중에, 색상 값과 픽셀 관련 정보를 포함하는 시간-정렬된 비디오 샘플의 스트림이 디스플레이 유닛(500)의 비디오 소스로부터 수신되어 SoC 및 TCON을 통해 SSVT 송신기(540)로 전달된다(SoC에 의한 처리가 해당 분야에 알려진 바와 같이 수행될 수 있다). 비디오 소스로부터 수신된 입력 비디오 샘플의 수와 콘텐츠는 소스에서 작동하는 색 공간에 따라 달라진다(샘플은 흑백일 수 있음). 어떤 색 공간이 사용되는지에 무관하게, 각 비디오 샘플은 지정된 색 공간에서 감지되거나 측정된 빛의 양을 나타낸다.
입력 디지털 비디오 샘플의 스트림이 SSVT 송신기에서 수신됨에 따라, 입력 디지털 비디오 샘플은 (1) 지정 순열(인코더별로 하나의 벡터)에 따라 비디오 샘플을 인코더 입력 벡터에 할당함으로써 반복적으로 배포되고, (2) 직교 코드를 사용하는 SSDS-기반 변조를 다수의 인코더 입력 벡터 각각에 적용함으로써 인코딩되어, 노이즈 같은 속성을 갖는 다수의 복합 EM 신호(각각의 인코더로부터 하나씩의 아날로그 신호)를 생성할 수 있다. 그런 다음 아날로그 EM 신호는 전송 매체를 통해 경로별로 하나의 신호로 전송된다(3).
설명 목적으로, 4개의 벡터 V0, V1, V2 및 V3을 구축하기 위해 분배기에 의해 구현되는 하나의 가능한 순열은 각 벡터가 N개의 색상 정보 샘플을 포함하는 순열이다. 이 예에서 샘플 세트에 대해 노출된 색상 정보는 각각 "RGB"다. 이 예에서 샘플 세트의 노출된 RGB 샘플은 왼쪽에서 오른쪽으로 벡터 V0, V1, V2 및 V3 에 할당된다. 즉, 가장 왼쪽 샘플의 "R", "G" 및 "B" 값과 다음 샘플 세트의 "R" 신호가 벡터 V0에 할당되는 반면, 다음 샘플의 다음 (왼쪽에서 오른쪽으로) "G", "B", "R" 및 "G" 값이 벡터 V1에 할당되고, 다음 (왼쪽에서 오른쪽으로) "B", "R", G" 및 "B" 값이 벡터 V2에 할당되고 다음 (왼쪽에서 오른쪽으로) "R", "G", "R" 및 "R" 값이 벡터 V3에 할당된다. 네 번째 벡터 V3에 신호가 할당되면 상기 프로세스가 네 개의 벡터 V0, V1, V2 및 V3 각각이 N개의 샘플을 가질 때까지 반복된다. 다양한 실시예에서, N개의 샘플의 수는 광범위하게 변할 수 있다.
예를 들어, N = 60인 실시예를 고려해보자. 이 경우, 4개의 벡터 V0, V1, V2 및 V3에 포함된 N 샘플의 총 개수는 240개(60 x 4 = 240)이다. 4개의 인코더 입력 벡터 V0, V1, V2 및 V3은 완전히 구축되면 80개의 개별 샘플 세트(240/3 = 80)에 대한 샘플(여기서 S =3)을 포함한다. 다시 말해서:
· 벡터 V0은 샘플 P0, N0 내지 P0, NN-1을 포함하고;
· 벡터 V1는 샘플 P1, N0 내지 P1, NN-1을 포함하며;
· 벡터 V2는 샘플 P2, N0 내지 P2, NN-1을 포함하며,
· 벡터 V3은 샘플 P3, N0 내지 P3, NN-1을 포함한다.
위의 예는 단지 예시일 뿐이며 제한하는 것으로 해석되어서는 안 된다는 점을 이해해야 한다. 샘플 개수 N은 60개보다 많을 수도 있고 작을 수도 있다. 또한, 각 샘플 세트에 대해 노출되는 색상 정보는 임의의 색상 정보(가령 Y, C, Cr, Cb 등)일 수 있으며 RGB에 국한되지 않는다는 점을 이해해야 한다. 전송 매체를 통한 EM 경로의 수도 매우 다양할 수 있다. 따라서, 벡터 V의 수와 인코더의 수 역시 1에서 1보다 큰 임의의 수까지 광범위하게 변할 수 있다. 또한 벡터를 구성하는 데 사용되는 순열 체계는 개수에 관계없이 임의적이라는 점을 이해해야 한다. 임의의 순열 방식이 사용될 수 있으며, 송신측에서 사용되는 순열 방식이 수신측에서도 사용되는 것만 제한된다.
그런 다음 N개의 샘플의 각 벡터는 대응하는 인코더에 의해 인코딩되고 본 명세서에 기재되고 특히 도 14-17에 나타난 인코딩 방식을 사용하여 L개의 출력 레벨을 병렬로 생성한다. 바람직하게는 L >= N >=2이다. 기재된 대로 인코딩은 아날로그(인코더 앞에 DAC가 배치됨) 또는 디지털(L 레벨이 전송되기 전에 DAC에 의해 아날로그로 변환됨)일 수 있다. 그런 다음 L 아날로그 출력 레벨은 SSVT 신호의 일부로서 EM 경로를 통해 SSVT 수신기(이 경우 소스 드라이버(586))로 전송된다. SSVT 신호는 아날로그 신호이므로 소스 드라이버에서는 어떠한 DAC도 필요하지 않다는 장점이 있다.
도 5에는 도시되지 않았지만, SSVT 송신기(540)는 디스플레이 유닛 외부에 위치할 수도 있다.
디스플레이 패널 소스 드라이버
도 6은 디스플레이 소스 드라이버(586)를 도시한다. 다수의 소스 드라이버는 도시된 바와 같이, 당업계에 공지된 바와 같이 캐스케이드 연결되며 이러한 다수의 소스 드라이버가 디스플레이 패널을 구동한다. 도시된 바와 같이, 소스 드라이버(586)는 종래 기술의 소스 드라이버에서 요구되는 것처럼 (디스플레이를 위해 디지털 샘플을 아날로그 샘플로 변환하기 위한 신호 경로에서) DAC를 필요로 하지 않는다. 각 소스 드라이버의 디코딩 유닛(610)에 대한 입력은 본 명세서에 설명된 바와 같이 디스플레이 유닛 자체 내에서 또는 디스플레이 유닛 외부에 업스트림으로 인코딩된 아날로그 SSVT 신호(592)이다. 표시된 것처럼 SSVT 신호 592는 소스 드라이버들 간에 데이지 체인으로 연결된다. 대안적인 실시예에서, 각 소스 드라이버는 자신의 SSVT 신호를 가지며 TCON은 각 소스 드라이버 칩에 타이밍 정보를 제공한다.
디코딩 유닛(610)은 임의의 개수(P)의 디코더를 가질 수 있으며, 단일 디코더만을 갖는 것도 가능하다. 유닛(610)은 SSVT 신호 또는 신호들(아래에 더 자세히 설명됨)을 디코딩하고 수많은 재구성된 아날로그 샘플 스트림(612), 즉 아날로그 전압(소스 드라이버의 출력 수에 대응하는 샘플 수)을 출력한다. 이들 아날로그 출력(612)은 디스플레이 패널에 의해 요구되는 전압 범위에 있지 않을 수 있기 때문에 스케일링이 필요할 수 있으며, 아날로그 변환을 사용하여 디스플레이 패널을 구동하기 위한 전압 범위로 전압을 이동시키는 레벨 시프터(620)에 입력될 수 있다. 래치형 또는 인버터형과 같이 당업계에 공지된 임의의 적절한 레벨 시프터가 사용될 수 있다. 레벨 시프터는 증폭기라고도 한다.
예를 들어, 디코딩 유닛에서 나오는 전압 범위는 0 내지 1V일 수 있고 레벨 시프터에서 나오는 전압 범위는 -8 내지 최대 +8V일 수 있다(반전 신호(622)를 사용하여 레벨 시프터에게 하나 건너 하나 프레임 마다 전압을 뒤집으라고 알릴 수 있다, 즉, 범위는 하나의 프레임에 대해 -8 내지 0V일 것이고 그런 다음 다음 프레임에 대해 0V 내지 +8V일 것이다). 이러한 방식으로, SSVT 신호는 자신의 전압을 매 프레임마다 뒤집히게 할 필요가 없고, 디코딩 유닛은 양의 전압 범위(예를 들어)를 제공하며 레벨 시프터는 디스플레이 패널에 의해 예상되는 대로 하나 걸러 하나의 프레임마다 전압을 뒤집는다. 디코딩 유닛은 또한 라인 반전 및 도트 반전을 구현할 수 있다. 반전 신호는 레벨 시프터에 어떤 전압을 스위칭할지 알려준다. OLED와 같은 일부 디스플레이 패널은 이 전압이 하나 걸러 하나의 프레임마다 뒤집히는 것을 필요로 하지 않으며 이 경우 반전 신호가 필요하지 않고 레벨 시프터는 하나 걸러 하나의 프레임마다 전압을 뒤집지 않을 것이다. LCD와 같은 디스플레이 패널에는 이러한 전압 뒤집기가 필요하다. 반전 신호(622)는 아래에서 설명되는 바와 같이 디코딩 유닛으로부터 복원된다.
또한 레벨 시프터(620)에 대한 입력은 이득 및 감마 값일 수 있으며, 이득은 증폭이 적용되는 정도를 결정하고 감마 곡선은 광속을 인간의 광학적 광속 인식을 선형화하는 인식 밝기와 연관시킨다. 일반적으로, 종래 기술의 소스 드라이버에서는 이득과 감마 모두 디스플레이 패널의 제조 특성에 의해 결정되는 설정값이다. 아날로그 레벨 시프터(620)에서 이득 및 감마는 다음과 같이 구현될 수 있다. 일 실시예에서 감마는 시스템의 디지털 부분에서 구현되며, 레벨 시프팅 및 이득은 출력단 증폭을 설정하여 드라이버에서 구현된다. 감마의 경우 비선형 증폭 특성을 구현하여 출력 드라이버에서도 구현이 가능하다. 일단 시프트되면, 샘플은 통상의 기술 분야에 공지된 바와 같이 디스플레이 패널의 해당 컬럼에서 소스 전극을 구동하는 데 사용되는 출력(634)으로 출력된다.
특정 디스플레이 패널(디스플레이 유닛 자체 내에서 인코딩되었는지 또는 해당 디스플레이 유닛 외부의 더 먼 업스트림인지 여부)에 최종적으로 디스플레이하기 위해 SSVT 신호를 적절하게 인코딩하기 위해 해당 디스플레이 패널의 다양한 물리적 특성 또는 속성이 GPU(또는 그 밖의 다른 다른 디스플레이 제어기) 또는 SSVT 인코딩을 수행하는 어느 개체든지에 의해 필요하다. 이들 물리적 특성은 (608)로 라벨링되며 특히 해상도, 테셀레이션, 백라이트 레이아웃, 색상 프로필, 종횡비 및 감마 곡선을 포함한다. 해상도는 특정 디스플레이 패널에 대해 상수이며, 테셀레이션(tessellation)은 패널의 평면을 일정하고 미리 정해진 방식으로 여러 영역으로 분할하는 방식을 말하며 픽셀 단위이며, 백라이트 레이아웃은 백라이트 패널의 해상도와 확산 특성을 나타내고, 색상 프로파일은 모든 기본 색상의 정확한 휘도 반응으로, 이미지에 정확한 색상을 제공하며, 디스플레이 패널의 종횡비는 개별적인 알려진 값을 가질 것이다.
특정 디스플레이 패널의 이들 물리적 특성은 다양한 방식으로 특정 디스플레이 제어기에 전달되거나, 배선되거나, 제공될 수 있다. 도 5에 도시된 일례에서, 신호(608)는 이들 물리적 특성에 대한 값을 디스플레이 패널(또는 디스플레이 유닛 내의 다른 위치)에서 SSVT 송신기(540)로 직접 전달한다. 또는 특정 디스플레이 유닛 내에 내장된 SSVT 송신기(540)가 송신기 내에 하드코드된 이들 값을 가지고 제공된다. 또는, 특정 디스플레이 제어기는 특정 유형의 디스플레이 패널에만 사용하도록 되어 있으며 해당 특성 값은 해당 디스플레이 제어기에 하드코딩되어 있다.
디스플레이 패널에 대한 입력은 또한 백라이트의 LED에 지시하는 백라이트 신호(604), 즉, 언제 스위치 온될 것인지, 어느 레벨에 있을 것인지일 수 있다. 즉, 이는 일반적으로 디스플레이가 밝아야 하는 곳에서는 백라이트 LED가 켜지고 디스플레이가 어두워야 하는 곳에서는 어두워지는 것을 의미하는 이미지의 저해상도 표현이다. 백라이트 신호는 SSVT 신호 내에 포함될 수도 있는 단색 신호(monochrome signal)이다, 즉, 다른 병렬 비디오 신호 R, G 및 B(예를 들어)와 함께 이동하는 또 다른 병렬 및 독립 비디오 신호일 수 있고, 저 또는 고 해상도일 수 있다.
디코딩 유닛(610)으로부터의 출력은 게이트 드라이버를 소스 드라이버와 동기화하기 위해 디스플레이 패널의 좌측 가장자리에 있는 게이트 드라이버(560)와 타이밍 제어 정보를 공유하는 게이트 드라이버 제어 신호(606)이다. 일반적으로, 각 디코딩 유닛은 게이트 드라이버에 대해 동일한 타이밍 제어 정보를 얻는 타이밍 획득 회로를 포함하며 하나 이상의 소스 드라이버 플렉스 포일(일반적으로 가장 왼쪽 및/또는 가장 오른쪽 소스 드라이버)은 해당 타이밍 제어 정보를 게이트 드라이버에 전달한다. 게이트 드라이버에 대한 타이밍 제어 정보는 SSVT 신호 내에 내장되어 있으며 확립된 확산 스펙트럼 기술을 사용하여 해당 신호에서 복구된다.
일반적으로, 종래의 디스플레이 드라이버는 "COF"(Chip-on-Flex 또는 Chip-on-Foil) IC 패키지를 사용하여 글래스에 직접 연결되되, 기존 COG(칩온글래스)도 가능하지만 대형 디스플레이에서는 일반적이지 않다. 이들 드라이버를 도 6과 7의 새로운 소스 드라이버로 교체하여 기존 디스플레이 패널을 SSVT 지원 패널로 전환할 수 있다. 이들 IC의 입력은 일반적으로 PCBA로 함께 연결되어 비디오 소스 및 타이밍 제어기의 입력 신호를 제공한다. 이들은 디스플레이 패널에 가깝거나 멀리 떨어져 있을 수 있으며 저렴한 전선을 통해 비디오 및 제어 신호를 전송할 수 있다.
SSVT 디코딩 및 소스 드라이버 세부정보와의 통합
수신 측에서, 각 소스 드라이버의 디코더는 전송 매체를 통해 수신된 차동 EM 레벨 신호의 스트림을 디스플레이에 적합한 형식으로 다시 디코딩하는 역할을 한다. 적절한 형식으로 변환되면 샘플에 포함된 비디오 콘텐츠가 프레임별로 비디오 디스플레이에 표시될 수 있다. 결과적으로, 모든 비디오 소스에서 캡처한 비디오를 비디오 싱크로 다시 생성할 수 있다. 대안으로, 디코딩된 비디오 정보는 시간 이동 모드에서 나중에 디스플레이되기 위해 저장될 수 있다.
도 7은 소스 드라이버의 디코딩 유닛(610)의 보다 상세한 도면을 도시한다. P는 입력 전자기 쌍의 수를 나타내며, 각 쌍은 전송 측의 인코더에 의해 서로 밀접하게 생성된 것으로 알려진 등시성 신호라는 점을 제외하고 서로 독립적인 SSVT 신호를 전달한다. 소스 드라이버는 P 디코더(780) 및 콜렉터(블록(782, 786))를 포함한다. 디코더(780)는 송신측에서 쌍을 이루는 인코더의 역변환을 수행하고 입력 차동 EM 레벨 신호를 N개의 재구성된 샘플의 출력 벡터로 재구성한다(차동 입력 대신 단일 종단 입력이 사용될 수 있음). 콜렉터는 디코더 출력 벡터 샘플(또는 "재구성된 샘플")을 소스 드라이버 입력(612)의 지정된 위치에 할당한다. 소스 드라이버 입력(612)은 디스플레이 패널의 구동된 컬럼 그룹에 대응하는 S개의 재구성된 샘플을 포함한다. 리타이머(retimer) 기능이 컬렉터 내에 포함되어 있다.
P 디코더(780)(0 내지 P-1로 라벨링됨)는 각각 차동 EM 레벨 신호 Level0 내지 LevelP-1(702-704)을 수신하도록 배열된다. 이에 응답하여, 각각의 디코더(780)는 N개의 차등 쌍의 재구성 샘플(Sample0 내지 SampleN-1)을 생성한다. 디코더(780)가 4개 있는 경우(P=4), 4개의 벡터 V0, V1, V2 및 V3가 각각 구성된다. 샘플 수 N은 이전 인코딩에 사용된 직교 코드 수와 정확히 동일한데, 즉, N개의 직교 코드가 사용되었으며 이는 코드 북으로부터의 N개의 코드를 의미한다.
재구성 뱅크(782)는 각각의 디코딩 간격의 끝에서 4개의 디코더 출력 벡터 V0, V1, V2 및 V3 각각에 대해 N개의 재구성된 샘플(Sample0 내지 SampleN-1)의 차동 쌍 각각을 샘플링하고 유지한다. 이들 수신된 차동 전압 신호 쌍은 각각 4개의 벡터 V0, V1, V2 및 V3 각각에 대한 샘플(SampleN-1 내지 Sample0)로 출력된다. 기본적으로 각 재구성 뱅크는 차동 쌍에서 단일 전압으로 재구성된다. 스테이징 뱅크(786)는 4개의 디코더 출력 벡터 V0, V1, V2 및 V3 각각에 대해 모든 재구성된 샘플(Nn-1 내지 N0)을 수신하고 아래에 더 자세히 설명되는 아날로그 출력 버퍼의 역할을 한다. 샘플이 스테이징 뱅크(786)로 이동되면 디코딩된 SSVT 신호로부터 파생된 래치 신호(632)에 의해 트리거된다. 래치 신호는 소스 드라이버 간에 데이지 체인으로 연결될 수 있다. 샘플이 스테이징 뱅크에서 방출되면 레벨 시프터(620)로 보내진다.
디코딩 유닛(610)은 또한 각 디코더(780)로부터 프레이밍 정보 및 조리개 정보를 수신하는 채널 정렬기(787) 및 스테이징 제어기(789)를 포함한다. 이에 응답하여, 스테이징 제어기(789)는 스테이징 뱅크(786)의 타이밍을 조정하여 모든 샘플이 레벨 신호가 SSVT 송신기에 의해 전송된 공통 시간 간격으로부터 오는 것을 보장한다. 결과적으로, 전송 매체의 개별 채널은 채널 정렬기(787)와 스테이징 제어기(789)가 임의의 타이밍 차이를 보상하기 때문에 반드시 모두 동일한 길이일 필요는 없다. 게이트 드라이버 제어 신호(606)는 타이밍 정보를 게이트 드라이버(또는 중간 회로)에 제공하고, 이는 차례로 게이트 드라이버에 올바른 타이밍 및 제어 신호를 제공하며, 채널 정렬기(787)로부터 발생할 수 있다.
도 7은 스테이징 뱅크(786)의 샘플을 버퍼링한 다음 레벨을 이동(증폭)하는 디코더를 개시하며 레벨을 이동한 다음 출력용 샘플을 버퍼링하는 것도 가능하다.
디스플레이 패널 소스 드라이버 어레이
도 8은 소스 드라이버의 어레이를 구현하기 위한 대안적인 실시예를 도시한다. 어레이(650)는 8K 해상도와 144Hz 새로 고침 빈도를 갖는 디스플레이 패널, 즉 "8K144" 패널과 함께 사용하기에 적합하다. 도 8은 이 실시예에서 각각의 소스 드라이버가 단일 디코더(즉, 하나의 디코더의 디코딩 유닛)와 그에 따른 컬렉터 및 증폭기를 포함하는 것을 보여주는 반면, 도 6 및 7은 각각의 소스 드라이버가 소스 드라이버의 디코딩 유닛 내에 많은 디코더를 가질 수 있다는 것을 보여준다. 어느 방식이든 사용될 수 있다.
24개의 720MHz SSVT 신호(652-654)가 도시되어 있으며, 각각은 SSVT 송신기(540)로부터의 연선 쌍, 즉 송신기의 인코더에서 발생하는 각각의 연선 쌍이다. 각 쌍은 디코더(656-658) 중 하나로 입력되며, 각 디코더는 11.25MHz의 주파수에서 64개의 아날로그 샘플을 출력한다. 이들 샘플은 각각 24개의 수집기(662-664) 중 하나에 대한 입력이며, 각 콜렉터는 아래에 더 자세히 표시된 대로 15개의 디코딩 간격마다 출력을 업데이트하기 전에 이러한 샘플의 15개 세트를 수집한다. 앞서 언급한 대로 각 컬렉터는 재구성 뱅크와 스테이징 뱅크(이 도면에는 명시적으로 표시되지 않음)로 구성된다. 차례로, 각 콜렉터로부터의 이들 960개 아날로그 샘플은 증폭된 아날로그 레벨(670)로서 750kHz(11.25MHz x 64/960)의 주파수에서 디스플레이 패널의 디스플레이 컬럼에 출력되기 전에 증폭을 위해 증폭기(666-668) 중 하나에 750kHz의 주파수로 입력된다. 명확성을 위해, 도 6 및 7에 도시된 신호(604, 606, 608, 622, 632)는 도시되지 않았다.
이론적으로, 인코딩된 SSVT 신호가 더 높은 전압이고 디코딩된 신호로 인해 디스플레이에 필요한 샘플 전압이 발생하는 경우 증폭기 또는 레벨 시프터는 제외될 수 있다. 그러나 SSVT 신호는 일반적으로 낮은 전압이므로(디스플레이에는 더 높은 전압 출력이 필요함) 증폭이 필요하다.
도 8은 콜렉터(664)에 샘플을 버퍼링한 다음 증폭하는 디코더를 개시하고 있으며 출력될 샘플을 증폭한 후 수집(버퍼)하는 것도 가능하다. 어느 실시예든 사용될 수 있다.
도 9는 도 8의 디코더(656) 중 하나의 블록도이다. 디코더에 입력되는 SSVT 신호(652) 중 하나가 도시되어 있다. 디코더는 칩 카운터(680), 일반적으로 인코딩 및 디코딩에 사용되는 직교 코드를 포함하는 RAM에 일반적으로 저장되는 코드북(682)뿐만 아니라 64개의 출력 아날로그 샘플(688) 각각에 대한 각 디코딩 회로에 대한 블록도(684)를 포함한다. 64개의 아날로그 샘플의 그룹 각각은 11.25 MHz에서 L 사이클 중 1회마다 "유효"로 출력된다. 디코딩은 특정 회로도와 함께 아래에서 더 자세히 설명된다.
도 10은 도 8의 콜렉터의 블록도이고, 도 7의 스테이징 뱅크(786)를 더 자세히 보여준다. 기본적으로 개별 콜렉터는 분할된 라인 버퍼로 직렬-병렬 변환을 수행한다. 각각의 콜렉터(662-664)에 대한 나타난 입력은 11.25MHz의 주파수에서 각 디코더로부터의 64개의 아날로그 샘플(690-692)의 세트이다(재구성 뱅크(782)는 도시되지 않음). 도시된 바와 같이, 각 디코딩 간격 동안, 들어오는 64개의 재구성된 샘플의 새로운 세트가 콜렉터 내에 저장되고, 각 컬렉터는 15 디코딩 간격마다 한 번씩 채워진다. 각각의 15개의 디코딩 간격 후에, 각 컬렉터로부터의 960개의 저장된 샘플(698)은 도시된 바와 같이 디스플레이 패널의 해당 열에 전달되기 전에 해당 증폭기(666-668)로 출력된다.
하나의 특정 실시예에서, 도 8의 소스 드라이버 각각(예를 들어, 디코더(658), 콜렉터(664) 및 증폭기(668))은 집적 회로 내에 구현되고 이러한 집적 회로 각각은 도 5에 도시된 바와 같이 가요성 PCB(584) 상에 장착될 수 있다.
특정 디스플레이 패널 실시예
제1 특정 실시예에서, 본 발명은 대면적 디스플레이 패널(LDP), 가령, 8K144 해상도/프레임 속도, 적어도 10비트의 서브-픽셀 색상 심도 같은 특성을 갖는 TFT LCD 패널 프레임 어셈블리 내에서 구현될 수 있으며 65인치 이상의 디스플레이 내에서 사용하기에 적합하다. 이 실시예에서, SSVT 송신기(540)는 단일 집적 회로 내에 구현되며 각각 단일 집적 회로 내에 구현되는 24개의 소스 드라이버(586)가 있다. 송신기(540)는 각각 최대 780Msps의 fSSVT를 갖는 24개의 와이어 쌍(592)(SSVT 신호)을 출력하고, 각 소스 드라이버의 각 입력은 최대 780Msps의 fSSVT를 갖는 단일 SSVT 신호 와이어 쌍이다. 이 실시예의 광학 특성은 예를 들어 색 재현, 밝기, 대비 및 응답 시간과 같은 기존 LDP와 동등하다.
제2 특정 실시예에서, 본 발명은 대면적 디스플레이 패널(LDP), 가령, 8K240 해상도/프레임 속도, 적어도 10비트의 서브-픽셀 색상 심도 같은 특성을 갖는 LCD 패널 프레임 어셈블리 내에서 구현될 수 있으며 65인치 이상의 디스플레이 내에서 사용하기에 적합하다. 이 실시예에서, SSVT 송신기(540)는 단일 집적 회로 내에 구현되며 각각 단일 집적 회로 내에 구현되는 24개의 소스 드라이버(586)가 있다. 송신기(540)에 대한 입력은 CEDS(클록 내장 차동 시그널링)를 통해 이루어지며, 각각 최대 1,300Msps의 fSSVT를 갖는 24개의 와이어 쌍(592)(SSVT 신호)을 출력하며, 각각의 소스 드라이버의 각각의 입력은 최대 1,300 Msps인 fSSVT를 갖는 단일 SSVT 신호 와이어 쌍이며, 각각의 소스 드라이버는 960개의 컬럼을 출력한다. 이 실시예의 광학 특성은 예를 들어 색 재현, 밝기, 대비 및 응답 시간과 같은 기존 LDP와 동등하다.
SSVT 송신기 통합 실시예
아래에는 GPU와 SSVT 송신기의 다양한 통합 수준을 설명하는 다양한 실시예가 있다. 이들 실시예는 게임 플레이, 홈 시어터, 소매 간판, 옥외 간판, 공공 디스플레이 및 텔레비전과 같은 다양한 사용 사례에 대해 위에서 설명한 이점을 제공한다. 아래의 이들 실시예 각각에서, SSVT 신호는 디스플레이 유닛 외부에서 생성된 다음 디스플레이 유닛 내의 디스플레이 패널에 비디오 데이터를 표시하기 위해 해당 디스플레이 유닛의 소스 드라이버에 전달된다. 종래의 디지털 비디오 전송 기술과 비교하여, 이러한 실시예는 최대 10배의 도달 범위, 100배의 잡음 내성을 제공하고 더 적은 전력을 사용한다(통합 수준에 따라 다름).
도 11은 플랫폼이 현재 세대(또는 "레거시") GPU IC(804)뿐만 아니라 SSVT 송신기 IC(806)를 포함하는 커스텀 인쇄 회로 기판(802)인 GPU 투 글래스(GPU-to-the-Glass) 플랫폼 실시예(800)를 예시한다. 이 실시예에서, SSVT 송신기는 GPU 내에 통합되지 않는다. 비디오 데이터는 저장소, 카메라, 인터넷 등(808)으로부터 수신되고 GPU(804)에 의해 처리된 후 SSVT 송신기(806)에 의해 SSVT 신호(810)로 변환 및 인코딩된다. 그런 다음 이 신호는 적절한 EM 경로(물리적 와이어, 무선 주파수 또는 광섬유 케이블)를 통해 디스플레이 유닛(819)로 전송되며, 여기서 신호는 소스 드라이버(812-818) 각각에 전달된 다음 디코딩되어 앞서 설명된 바와 같이 디스플레이 패널에 디스플레이된다. 디스플레이 유닛은 위에서 설명한 것과 같은 임의의 대형 포맷, 높은 동적 범위, 높은 프레임 속도, 고해상도 디스플레이를 포함할 수 있다. 이 PCB 수준 통합 실시예는 기존 기술에 비해 20% 적은 전력을 사용한다.
도 12는 SoM(822)이 현재 세대의 GPU IC(824)뿐만 아니라 SSVT 송신기 IC(826)를 포함하는 GPU 투 글래스 시스템 온 모듈(SoM) 실시예(820)를 예시하며, IC는 KGD(Known Good Die)일 수 있다. 이 실시예에서, SSVT 송신기는 GPU 내에 통합되지 않는다. 비디오 데이터는 저장소, 카메라, 인터넷 등(828)으로부터 수신되고 SSVT 송신기(826)에 의해 SSVT 신호(830)로 변환 및 인코딩되기 전에 GPU(824)에 의해 처리된다. 그런 다음 이 신호는 임의의 적합한 EM 경로(물리적 와이어, 라디오 주파수 또는 광섬유 케이블)를 통해 디스플레이 유닛(839)로 전송되며, 여기서 신호는 소스 드라이버(832-838) 각각에 전달된 다음, 앞서 설명된 바와 같이 디코딩되어 디스플레이 패널 상에 디스플레이된다. 디스플레이 유닛은 위에서 설명한 것과 같은 임의의 대형 포맷, 높은 동적 범위, 높은 프레임 속도, 고해상도 디스플레이를 포함할 수 있다. 이 더 높은 수준의 통합 실시예는 기존 기술에 비해 50% 적은 전력을 사용한다.
도 13은 향상된 GPU(844)가 GPU 다이 내에 완전히 통합된 SSVT 송신기(846)를 포함하는 향상된 GPU 투 글래스(GPU-to-the-glass) 실시예(840)를 도시한다. 비디오 데이터는 저장소, 카메라, 인터넷 등(848)으로부터 수신되고 GPU(844)에 의해 처리된 후 SSVT 송신기(846)에 의해 SSVT 신호(850)로 변환 및 인코딩된다. 그런 다음 이 신호는 임의의 적합한 EM 경로(물리적 와이어, 라디오 주파수 또는 광섬유 케이블)를 통해 디스플레이 유닛(859)로 전송되며, 여기서 신호는 소스 드라이버(852-858) 각각에 전달된 다음, 앞서 설명된 바와 같이 디코딩되어 디스플레이 패널 상에 디스플레이된다. 디스플레이 유닛은 위에서 설명한 것과 같은 임의의 대형 포맷, 높은 동적 범위, 높은 프레임 속도, 고해상도 디스플레이를 포함할 수 있다. 이 최고 수준의 통합 실시예는 기존 기술에 비해 60% 적은 전력을 사용한다. 또한 GPU에는 동일한 실리콘 조각에 통합된 SSVT 송신기를 가진다. 따라서 모든 디지털 전송은 매우 짧은 거리 내에서 이루어지므로 단일 칩의 높은 데이터 속도는 그다지 중요하지 않다.
SSVT 신호, 인코딩 및 디코딩
앞서 언급한 바와 같이, 본 발명의 다양한 실시예는 무엇보다도 소스 드라이버 내의 DAC에 대한 필요성을 없애기 위해 디스플레이 유닛 내에서(또는 디스플레이 유닛으로) 비디오 정보를 전송하는 데 아날로그 SSVT 신호가 사용되는 것을 개시한다. 아래에는 해당 신호를 인코딩하고 디코딩하는 기술이 설명되어 있다.
본 개시의 목적을 위해, 전자기 신호(EM 신호)는 시간에 따라 진폭이 변하는 전자기 에너지로 표현되는 변수이다. EM 신호는 EM 경로, 가령, 전선 쌍(또는 케이블), 자유 공간(또는 무선), 및 광학 또는 도파관(섬유)를 통해, 송신기 단말에서 수신기 단말로 전파된다. EM 신호는 시간과 진폭이라는 두 가지 차원 각각에서 독립적으로 연속적이거나 이산적인 것으로 특성화될 수 있다. "순수 아날로그" 신호는 연속시간, 연속 진폭 EM 신호이며, "디지털" 신호는 이산 시간, 이산 진폭 EM 신호이며, "샘플링된 아날로그" 신호는 이산 시간, 연속 진폭 EM 신호이다. 본 개시 내용은 기존 SSDS-CDMA 신호에 비해 개선된 "확산-스펙트럼 비디오 전송(SSVT: spread-spectrum video transport)" 신호라고 불리는 새로운 이산 시간, 연속 진폭 EM 신호를 개시한다. SSVT는 EM 경로 또는 향상된 확산-스펙트럼 직접 시퀀스(SSDS: Spread-Spectrum Direct Sequence) 기반 변조를 사용하는 경로를 통해 전자기 신호를 전송하는 것을 의미한다.
코드 분할 다중 접속(CDMA: Code Division Multiple Access)는 셀룰러 전화를 포함한 라디오 통신 기술에 일반적으로 사용되는 잘 알려진 채널 액세스 프로토콜이다. CDMA는 다중 접속의 한 예이며, 여러 다른 송신기가 단일 통신 채널을 통해 동시에 정보를 전송할 수 있다. 통신 애플리케이션에서 CDMA를 사용하면 여러 사용자가 다른 사용자의 간섭 없이 특정 주파수 대역을 공유할 수 있다. CDMA는 고유 코드를 사용하여 각 사용자의 데이터를 인코딩하는 확산 스펙트럼 직접 시퀀스(SSDS: Spread Spectrum Direct Sequence) 인코딩을 사용한다. 고유한 코드를 사용하면 여러 사용자의 전송을 사용자 간 간섭 없이 결합하여 전송할 수 있다. 수신 측에서는, 각 사용자에 대해 동일한 고유 코드를 사용하여 전송을 복조하고 각 사용자의 데이터를 각각 복구한다.
SSVT 신호는 CDMA와 상이하다. 입력 비디오(예를 들어) 샘플의 스트림이 인코더에서 수신되면 SSVT 신호를 생성하기 위해 여러 인코더 입력 벡터 각각에 SSDS 기반 변조를 적용함으로써 인코딩된다. 그런 다음 SSVT 신호는 전송 매체를 통해 전송된다. 수신 측에서는 인코딩된 샘플을 재구성하기 위해 대응하는 SSDS 기반 복조를 적용함으로써 들어오는 SSVT 신호가 디코딩된다. 결과적으로, 여러 사용자의 데이터를 여러 수신기로 전달하는 CDMA와 달리 색상 및 픽셀 관련 정보가 포함된 시간 순서로 정렬된 비디오 샘플의 원본 스트림은 단일 비디오 소스에서 단일 비디오 싱크로 전달된다.
도 14는 신호 샘플, 이 경우 아날로그 값이 인코더 내에서 인코딩된 후 전자기 경로를 통해 전송되는 방법을 보여주는 단순화된 예를 도시한다. 비디오 프레임 내의 개별 픽셀의 전압을 나타내는 N개의 아날로그 값(902-908)의 입력 벡터가 나타난다. 이들 전압은 흑백 이미지의 휘도 또는 픽셀의 특정 색상 값, 가령 픽셀의 R, G 또는 B 색상 값의 광도를 나타낼 수 있다, 즉, 각 값은 지정된 색 공간에서 감지되거나 측정된 광량을 나타낸다. 이 예에서는 픽셀 전압이 사용되었지만, 이 인코딩 기술은 LIDAR 값, 소리 값, 햅틱 값, 에어로졸 값 등과 같은 센서로부터의 다양한 신호 중 임의의 것을 나타내는 전압과 함께 사용될 수 있으며 아날로그 값은 다른 샘플, 가령, 전류 등을 나타낼 수 있다. 디지털 값인 신호 샘플도 인코딩될 수 있으며 이 디지털 인코딩은 아래에 설명되어 있다. 또한, 하나의 인코더와 하나의 EM 경로가 도시되어 있지만, 본 발명의 실시예는 각각이 EM 경로를 통해 전송하는 다중 인코더와 잘 작동한다.
바람직하게는, 시작 신호 샘플 전압은 일반적으로 SSVT 신호의 인코딩된 전압보다 높다. 인코딩 후, 전압 범위는 효율성을 위해 일반적으로 0 내지 1V이지만 다른 범위도 가능하다. 전압이 낮다는 것은 전력 소비가 적다는 것을 의미하며 향후에도 사용될 수 있다.
이들 전압은 일반적으로 프레임의 한 행에 있는 픽셀에서 특정 순서로 가져오지만, 이러한 픽셀을 선택하고 정렬하는 데 다른 규칙을 사용할 수도 있다. 이러한 픽셀을 선택하고 인코딩을 위해 순서를 지정하는 데 어떤 규칙이 사용되든 간에, 이러한 전압을 동일한 순서로 디코딩한 다음 해당 전압을 해당 전압이 속한 결과 프레임에 배치하기 위해 디코더의 수신 측에서도 동일한 규칙이 사용된다. 마찬가지로, 프레임이 컬러이고 RGB를 사용하는 경우 이 인코더에서 규칙은 모든 R 픽셀 전압이 먼저 인코딩한 다음 G 및 B 전압을 인코딩하는 것이거나 전압(902-906)이 로우의 한 픽셀의 RGB 값이고 다음 세 개의 전압(908-912)이 다음 픽셀의 RGB 값을 나타내는 것일 수 있다. 다시 말하지만, 이 인코더가 전압을 정렬하고 인코딩하는 데 사용하는 것과 동일한 규칙이 수신 측의 디코더에서 사용된다. 디코더가 동일한 규칙을 사용하는 한 아날로그 값(902-908)을 주문하기 위한 임의의 특정 규칙(색상 값, 행 등)이 사용될 수 있다. 도시된 바와 같이, 임의의 N개의 아날로그 값(902-908)은 코드 북(920)을 사용하여 한 번에 인코딩하기 위해 제시될 수 있으며, 이는 코드 북의 항목 수에 의해서만 제한된다.
언급한 바와 같이, 코드 북(920)은 N개의 코드(932-938)를 가지며, 이 간단한 예에서, 코드 북은 4개의 코드를 갖는데 이는 4개의 아날로그 값(902-908)이 한 번에 인코딩됨을 의미한다. 더 많은 수의 코드, 가령, 127개 코드, 255개 코드 등이 사용될 수 있지만 회로 복잡도 등 실무적인 측면에서 더 적은 수의 코드가 사용되는 것이 바람직하다. 해당 분야에 공지된 바와 같이, 코드 북(920)은 각각 길이가 L인 N개의 상호 직교 코드를 포함하며, 이 예에서는 L = 4이다. 일반적으로, 각 코드는 SSDS 코드이지만, 본 명세서에서 논의된 바와 같이 반드시 확산 코드일 필요는 없다. 표시된 대로 각 코드는 L개의 시간 간격("칩"이라고도 함)으로 나누어지고 각 시간 간격에는 해당 코드에 대한 이진 값이 포함된다. 코드 표현(942)에 도시된 바와 같이, 코드(934)는 전통적인 이진 형태 "1100"으로 표현될 수 있지만, 동일한 코드는 아래에서 설명될 바와 같이 값을 변조할 때 사용되기 쉽도록 코드 표현(944)으로 나타난 같이 "1 1 -1 -1"로 표현될 수도 있다. 코드(932 및 936-938)는 (942 또는 944)로 표현될 수도 있다. 길이 L의 각 코드는 CDMA에서 수행되는 것처럼 다른 컴퓨팅 장치(전화 등), 다른 사람 또는 다른 송신기와 연관되지 않는다.
따라서, 4개의 아날로그 값(902-908)을 전송 매체(34)를 통해 (해당 디코더를 사용하여) 수신기에 전송하기 위해 다음 기술이 사용된다. 각 아날로그 값은 이의 대응하는 코드의 표현(944) 내 각 칩에 의해 변조될 것인데, 예를 들어, 값(902), 즉 .3은 코드(932)의 표현(944) 내 각 칩에 의해 시간에 따라 순차적으로 변조(948)된다. 변조(948)는 곱셈 연산자일 수 있다. 따라서 코드(932)로 .3을 변조하면 시리즈 ".3, .3, .3, .3"가 도출된다. 코드(934)로 .7을 변조하면 ".7, .7, -.7, -.7"이 되고, 값 "0"은 "0, 0, 0, 0"이 되고, "값 "1"은 "1, -1, 1, -1"이 된다. 일반적으로, 각 코드의 제1 칩은 이의 대응하는 아날로그 값을 변조한 후 각 코드의 다음 칩은 이의 아날로그 값을 변조하지만, 구현에서는 다음 아날로그 값으로 이동하기 전에 이의 코드의 모든 칩에 의해 특정 아날로그 값을 변조할 수도 있다.
각 시간 간격마다, 변조된 아날로그 값은 (951)(이 도면에서 수직으로 인식됨)에서 합산되어 아날로그 출력 레벨(952-958)을 획득하는데, 예를 들어, 이들 시간 간격에 대해 변조된 값을 합하면 2, 0, .6, -1.4의 출력 레벨을 도출한다. 이들 아날로그 출력 레벨(952-958)은 전송 라인의 전압 제한에 맞춰 추가로 정규화되거나 증폭될 수 있으며 전송 매체(34)의 전자기 경로(가령 차동 연선 쌍)를 통해 생성될 때 시간에 따라 순차적으로 전송될 수 있다. 그런 다음 수신기는 그 순서대로 출력 레벨(952-958)을 수신하고 여기에 표시된 인코딩 방식의 역을 사용하여 동일한 코드 북(920)을 사용하여 이를 디코딩한다. 결과적인 픽셀 전압(902-908)은 사용된 규칙에 따라 수신단의 디스플레이 프레임에 디스플레이될 수 있다. 따라서, 아날로그 값(902-908)은 효과적으로 동기식으로 인코딩되고 L개의 아날로그 출력 레벨의 순차 시리즈(952-958)에서 단일 전자기 경로를 통해 전송된다. 본 명세서에 도시되고 설명된 바와 같이 수많은 인코더 및 전자기 경로가 또한 사용될 수 있다. 또한, 이러한 방식으로 인코딩될 수 있는 N개의 샘플의 수는 코드 북에서 사용되는 직교 코드의 수에 따라 달라진다.
바람직하게는, 강건한 SSDS 기술(가령, 확산 코드)을 사용함으로써 대역폭의 상당한 강하가 야기되더라도, 상호-직교 코드의 사용, 이의 대응하는 코드의 칩에 의한 각각의 샘플의 변조, 합산, 및 L개의 출력 레벨을 사용한 N개의 샘플의 병렬 전송이 상당한 대역폭 이득을 도출한다. 이진수를 직렬로 인코딩한 후 합산하는 전통적인 CDMA 기술과 달리, 본 발명은 먼저 해당 코드의 각 칩에서 전체 샘플(즉, 단일 비트가 아닌 전체 아날로그 또는 디지털 값)을 변조한 다음, 코드의 각 시간 간격에서 이러한 변조를 합산하여 각 특정 시간 간격에 대한 결과 아날로그 전압 레벨을 얻고 결과 파형의 진폭을 활용한다. 이진수 표현이 아닌 전송 매체를 통해 전송되는 것은 이러한 아날로그 출력 레벨이다. 또한, 본 발명은 서로 다른 사람, 서로 다른 장치 또는 서로 다른 소스에 의한 다중 액세스를 허용하고 여러 싱크로 전송하는 CDMA 기술과 달리 하나의 비디오 소스에서 다른 비디오 싱크로, 즉 엔드포인트에서 엔드포인트로 아날로그 전압을 전송하는 것을 용이하게 한다. 또한 샘플 값을 전송하는 데 압축이 필요하지 않다.
도 15는 디지털 값인 신호 샘플에 적용할 수 있는 이 새로운 인코딩 기술을 보여준다. 여기서, 디지털 값(902'-908')은 전압의 디지털 표현이다. 전압의 상이한 예를 사용하면, 값(902')은 "1101"이고 값(904')은 "0011"이며 값(906')은 "0001"이고 값(908')은 "1000"이다. 각각의 디지털 값은 각 코드의 표현(944), 즉 변조될 디지털 값에 대응하는 코드의 칩에 따라 "1" 또는 "-1"에 의해 변조(디지털 곱셈)된다. 각 코드의 제1 시간 간격(940)만을 고려하고, 부호 비트인 최상위 비트(MSB)를 추가하면, "1101"을 변조하면 "01101"(MSB "0"은 양의 값을 의미)이 되고 "0011"을 변조하면 "00011"이 생성되고, "0001"을 변조하면 "00001"이 생성되고, "1000"을 변조하면 "01000"이 생성된다. 이들 변조된 값은 제1 시간 간격에 주석으로 나타낸다. (표시되지는 않았지만 -1 칩으로 변조하면 음수 값에 적합한 이진 표현을 사용하여 이진수로 표현될 수 있는 음수 값이 생성된다.)
디지털 방식으로 합산하면, 첫 번째 시간 간격에서 이러한 변조된 값은 디지털 값 952' "011001"(다시 말하지만 MSB는 부호 비트임)을 생성하고, 다른 디지털 값(954'-958')은 이 예에 표시되지 않지만 동일한 방식으로 계산된다. 10진수의 이 합산을 고려하면 변조된 값 13, 3, 1, 8의 합이 25라는 것을 확인할 수 있다. 이 예에서는 도시되지 않았지만, 일반적으로 합이 5비트 이상을 요구할 수 있다는 점에서 결과 레벨(952'-958')에 대해 추가적인 MSB가 이용 가능하다. 예를 들어, 값(902'-908')이 4비트를 사용하여 표현되면 레벨(952'-958')은 64개의 코드가 있는 경우(64비트의 log2 추가) 최대 10비트를 사용하여 표현될 수 있다. 또는, 32개의 변조된 값이 합산되는 경우 5비트가 더 추가될 것이다. 출력 레벨에 필요한 비트 수는 코드 수에 따라 달라질 것이다.
출력 레벨(950')은 먼저 DAC의 입력 요건에 맞게 정규화되고 그 다음 EM 경로를 통한 전송을 위해 각 디지털 값을 해당 아날로그 값으로 변환하기 위해 DAC(959)에 순차적으로 공급될 수 있다. DAC(959)는 MAX5857 RF DAC(PLL/VCO 및 14비트 RF DAC 코어를 곱하는 클록을 포함하고, RF DAC 코어에 직접 액세스하기 위해 복소 경로를 바이패스할 수 있음)일 수 있으며, 대역통과 필터 및 가변 이득 증폭기(VGA)는 표시되지 않는다. 어떤 상황에서는 레벨(950')에 사용된 비트 수가 DAC(959)에서 허용하는 수보다 큰데, 예를 들어 레벨(952')은 10비트로 표시되지만 DAC(959)는 8비트 DAC이다. 이들 상황에서는, 적절한 수의 LSB가 폐기되고 나머지 MSB는 디스플레이에서 결과 이미지의 시각적 품질이 손실되지 않고 DAC에 의해 처리된다.
바람직하게는, 전체 디지털 값이 변조된 후 이들 전체 변조된 디지털 값이 디지털 방식으로 합산되어 변환 및 전송을 위한 디지털 출력 레벨을 생성하는 것이다. 이 기술은 디지털 값의 각 이진 디지트를 변조한 다음 이들 변조된 비트를 합산하여 출력을 생성하는 CDMA와 상이하다. 예를 들어, 각 디지털 값에 B 비트가 있다고 가정하면 CDMA의 경우 전송할 총 B*L 출력 레벨이 있는 반면, 이 새로운 디지털(또는 아날로그) 인코딩 기술을 사용하면 전송할 총 L개의 출력 레벨만 있게 될 것이므로 이점을 가진다.
도 16은 도 14의 인코더를 사용하여 인코딩된 아날로그 입력 레벨의 디코딩을 보여준다. 도시된 바와 같이, L개의 입력 레벨(950)은 전송 매체(34)의 단일 전자기 경로를 통해 수신되었다. 본 명세서에 기술되고 앞서 언급된 바와 같이, 코드 북(920)은 입력 레벨(950)을 디코딩하여 N개의 아날로그 값(902-908)의 출력 벡터, 즉, 앞서 인코딩된 동일한 아날로그 값(902-908)을 생성하는 데 사용될 N개의 직교 코드(932-938)를 포함한다. 디코딩을 수행하기 위해, 수직 화살표로 표시된 바와 같이, 각 입력 레벨(952-958)은 출력 벡터(902-908)의 특정 인덱스에 대응하는 각 코드의 각 칩에 의해 변조(961)된다. 제1 코드(932)에 의한 레벨(952-958)의 변조를 고려하면, 이러한 변조는 변조된 값의 시리즈 "2, 0, .6, -1.4"를 생성한다. 제2 코드(934)에 의한 레벨(952-958)의 변조는 변조된 값의 시리즈 "2, 0, -.6, 1.4"를 생성한다. 제3 코드(936)에 의한 변조는 "2, 0, -.6, -1.4"를 생성하고 제4 코드(938)에 의한 변조는 "2, 0, .6, 1.4"를 생성한다.
다음으로, 수평 화살표로 표시된 바와 같이, 변조된 값의 각 시리즈는 아날로그 값(902-908) 중 하나를 생성하기 위해 합산된다. 예를 들어, 제1 시리즈가 합산되어 아날로그 값 "1.2"를 생성한다(배율 "4를 사용하여 정규화한 후 ".3"이 됨). 이와 유사한 방식으로, 변조된 값의 다른 세 개의 시리즈는 합산되어 아날로그 값 "2.8", "0" 및 "4"를 생성하고 정규화된 후 아날로그 값(902-908)의 출력 벡터를 생성한다. 각 코드는 입력 레벨을 변조한 다음 해당 시리즈가 합산되거나 각 시리즈가 합산되기 전에 모두 입력 레벨을 변조할 수 있다. 따라서, N 아날로그 값(902-908)의 출력 벡터는 L개의 출력 레벨을 사용하여 병렬로 전송되었다.
이들 예에는 디지털 입력 레벨을 디코딩하는 예가 도시되어 있지 않지만, 통상의 기술자라면 위의 설명에서 디지털 값의 인코딩을 판독할 때 이러한 디코딩을 수행하는 것이 간단하다는 것을 알 수 있을 것이다.
도 17a, 17b 및 17c는 인코더 및 디코더가 아날로그 샘플 또는 디지털 샘플에 대해 동작할 수 있음을 도시하며, 다양한 아날로그 및 디지털 인코더와 디코더는 이전에 위에서 설명되었다. 위에 설명된 바와 같이, 둘 이상의 EM 경로가 있을 수 있으며, 따라서 경우에 따라 하나 이상의 인코더/디코더 쌍과 대응하는 수의 DAC 또는 ADC가 있을 수 있다.
도 17a는 아날로그 인코더 및 대응하는 아날로그 디코더의 사용을 예시한다. 아날로그 인코더(900)로의 입력은 아날로그 인코더에 위치한 DAC(972)에 의해 아날로그로 변환된 아날로그 샘플(970) 또는 디지털 샘플(971)이다. 이러한 방식으로, 아날로그 인코더에 도달하는 아날로그 또는 디지털 샘플은 전송 매체(34)의 전자기 경로를 통한 전송을 위해 인코딩될 수 있다. 아날로그 디코더(900')는 인코딩된 아날로그 샘플을 디코딩하여 출력용 아날로그 샘플(970)을 생성한다. 아날로그 샘플(970)은 그대로 사용될 수 있거나 ADC(도시되지 않음)를 사용하여 디지털 샘플로 변환될 수 있다.
도 17b는 디지털 인코더 및 대응하는 아날로그 디코더의 사용을 예시한다. 디지털 인코더(901)로의 입력은 디지털 인코더에 위치한 ADC(973)에 의해 디지털로 변환된 디지털 샘플(971) 또는 아날로그 샘플(970)이다. 인코더는 디지털이므로 인코더에 위치한 DAC(959)는 인코딩된 샘플을 전자기 경로를 통해 전송하기 전에 아날로그로 변환한다. 이러한 방식으로, 디지털 인코더에 도달하는 아날로그 또는 디지털 샘플은 전송 매체(34)의 전자기 경로를 통한 전송을 위해 인코딩될 수 있다. 아날로그 디코더(900')는 인코딩된 아날로그 샘플을 디코딩하여 출력용 아날로그 샘플(970)을 생성한다. 아날로그 샘플(970)은 그대로 사용될 수 있거나 ADC(도시되지 않음)를 사용하여 디지털 샘플로 변환될 수 있다.
도 17c는 전송 매체(34)의 전자기 경로를 통해 도착한 인코딩된 아날로그 신호를 디코딩하기 위한 디지털 디코더의 사용을 도시한다. 인코딩된 아날로그 신호는 바로 위에서 설명한 아날로그 인코더 또는 디지털 인코더를 사용하여 전송될 수 있다. 디지털 디코더(976)에 위치한 ADC(974)는 전자기 경로를 통해 전송된 인코딩된 아날로그 샘플을 수신하고 샘플을 디지털로 변환한다. 이들 인코딩된 디지털 샘플은 디지털 디코더(976)에 의해 디지털 샘플(978)로 디코딩된다(전자기 경로를 통해 전송되기 전에 원래 인코딩되었던 샘플의 입력 벡터의 값에 대응함). 디지털 샘플(978)은 그대로 사용될 수 있거나 DAC를 사용하여 아날로그 샘플로 변환될 수 있다.
도 18은 아날로그 인코더에서 출력된 후(또는 디지털로 인코딩된 다음 DAC에 의해 변환된 후) 전자기 경로를 통해 전송된 SSVT 파형(602)의 시뮬레이션(이상화된 오실로스코프 추적과 유사함)을 보여준다. 수직 스케일은 전압이고 수평 스케일은 100ps 오실로스코프 측정 시간 간격이다. SSVT 신호(602)는 디지털 신호가 아닌 아날로그 파형이고(즉, 신호는 이진수를 나타내지 않음) 이 실시예에서는 약 -15V에서 약 +15V까지의 전압 범위를 전송할 수 있다는 점에 유의하십시오. 모든 아날로그 파형은 완전 아날로그이다(또는 적어도 완전 아날로그일 수 있음). 또한 전압은 일부 최대값으로 제한되지 않지만 높은 값은 실용적이지 않다.
앞서 설명한 대로, 아날로그 전압 레벨은 전자기 경로를 통해 순차적으로 전송되며, 각 레벨은 위의 아날로그 출력 레벨(952-958) 또는 위의 디지털 출력 레벨(952'-958')(이후 DAC를 통과함) 같은 시간 간격별 변조된 샘플의 합산이다. 전송될 때 이들 출력 레벨은 파형(602)와 같은 파형으로 나타난다. 특히, 전압 레벨(980)은 변조된 샘플의 특정 시간 간격에서의 합산(즉, 출력 레벨)을 나타낸다. 단순한 예를 사용하면 순차 전압 레벨(980-986)은 4개 출력 레벨의 전송을 나타낸다. 이 예에서, 32개의 코드가 사용되는데 이는 32개의 샘플이 병렬로 전송될 수 있음을 의미하며, 따라서 전압 레벨(980-986)(코드의 칩 수 L에 따라 다수의 후속 전압 레벨이 뒤따름)은 32개의 인코딩된 샘플(가령, 비디오 소스의 픽셀 전압)의 병렬 전송을 형성한다. 해당 전송에 이어, 파형(602)의 다음 L 전압 레벨 세트는 다음 32개 샘플의 전송을 나타낸다. 일반적으로, 파형(602)은 아날로그 또는 디지털 값을 아날로그 출력 레벨로 인코딩하고 이러한 레벨을 이산 시간 간격으로 전송하여 복합 아날로그 파형을 형성하는 것을 나타낸다.
감쇠, 임피던스 불일치로 인한 반사 및 공격자 신호 충돌과 같은 현상으로 인해 모든 전자기 경로는 이를 통해 전파되는 전자기 신호를 저하시키므로 수신 단말에서 입력 레벨을 측정하면 송신 단말에서 이용 가능한 대응하는 출력 레벨과 관련하여 항상 오차가 발생할 수 있다. 따라서, 해당 분야에 공지된 바와 같이, 수신기에서의 입력 레벨의 스케일링(또는 송신기에서의 출력 레벨의 정규화 또는 증폭)이 보상을 위해 수행될 수 있다. 또한, 프로세스 이득으로 인해(즉, 전기 탄력성을 증가시키는 L의 증가로 인해) 디코더에서 디코딩된 입력 레벨은 해당 기술 분야에 알려진 바와 같이 전송된 출력 레벨을 복구하기 위해 코드 길이를 사용하는 스케일 인자에 의해 정규화된다.
디코더 상세 실시예
도 19는 4개의 디코더(780) 중 하나에 대한 논리도이다. 디코더(780)는 차동 증폭기(1092) 및 전송 매체를 통해 수신된 4개의 차동 EM 레벨 신호 중 하나를 수신, 샘플링 및 유지하도록 배열된 샘플 및 유지 회로(1094)를 포함한다. 입력 EM 레벨 신호를 수신, 샘플링 및 유지하도록 구성된 다른 유형의 회로(수신기)도 사용될 수 있다. 샘플링된 EM 레벨 신호는 N개의 디코더 트랙 회로(1096)(Nn-1 내지 N0) 각각에 제공된다. 시퀀서 제어기(1098)는 송신측에 각각 적용된 N개의 디코더 트랙 회로(1096) 각각에 동일한 SSDS 칩을 제공한다. 결과적으로, 샘플 출력(Nn-1 내지 N0)은 재구성 뱅크(782)에 제공된다. 송신측에서 사용된 동일한 SSDS 칩이 각각의 디코더 트랙 회로(1096)에 의해 사용되기 때문에, 복조된 샘플(Nn-1 내지 N0)은 송신측에서의 변조 전과 동일하다.
디코더(780) 각각의 제어기(1098)는 또한 스트로브 신호(strobe signal), EOB(End-of-Bank) 신호, 간극 신호(aperture signal) 및 프레이밍 신호(framing signal)를 포함하는 다수의 제어 신호를 생성한다. EOB 신호는 재구성 뱅크(782)에 제공되고 스테이징 뱅크(786)가 샘플로 완전히 채워지는 타이밍을 나타낸다. 이것이 발생하면, EOB 신호가 어서트되어 다음 재구성된 샘플(Nn-1 내지 N0)의 다음 세트를 예상하여 디코더 트랙(1096)과 스테이징 뱅크(786) 모두를 비운다. 간극 제어 신호는 샘플 앤 홀드 회로(1094)에 제공되고, 프레이밍 신호는 채널 정렬기(787) 및 스테이징 제어기(789)에 제공된다.
도 20을 참조하면, 예시된 대표적인 디코더 트랙 회로(1096)의 다이어그램이 있다. 디코더 트랙 회로(1096)는 승산기 부분과 누산기 부분을 포함한다. 승산기 부분은 제1 쌍의 스위치 S1-S1, 제2 쌍의 스위치 S2-S2, 제3 쌍의 스위치 S3-S3 및 제1(양극) 및 제2(음극) 전원 레일에 있는 한 쌍의 커패시터 C1-C1을 포함한다. 누산기 부분은 추가 트랜지스터 쌍 S4-S4, S5-S5, S6-S6 및 S7-S7, 연산 증폭기, 및 각각 제1(양극) 및 제2(음극) 전력 레일에 있는 한 쌍의 커패시터 CF 및 CF를 포함한다.
각 복조 사이클에 대해 차동 EM 레벨 신호 쌍이 제1 레벨 입력(레벨 +) 단자와 제2 레벨 입력(레벨 -) 단자에서 수신된다. 차동 EM 레벨 신호 쌍은 수신된 SSDS 칩의 값에 따라 양(1) 또는 음(-1)을 곱하여 조건부 반전하여 승산기 부분에서 복조된다.
SSDS 칩의 값이 (+1)인 경우, clk 1이 활성화될 때 트랜지스터 쌍 S1-S1 및 S3-S3은 폐쇄되고 S2-S2는 개방 상태로 유지된다. 결과적으로, 제1 레벨 입력(레벨 +) 단자와 제2 레벨 입력(레벨 -)의 전압 값은 각각 양극 및 음극 레일에 있는 두 개의 커패시터 C1 및 C1에 전달되어 저장된다. 즉, 입력된 값에 (+1)이 곱해지며 어떠한 반전도 발생하지 않는다.
SSDS 칩의 값이 -1인 경우 S1-S1 스위치는 모두 꺼진 반면 clk 1이 활성화되면 스위치 S2-S2 및 S3-S3은 모두 켜진다. 그 결과, 양극(+) 단자와 음극(-) 단자에 수신되는 전압 값이 서로 바뀌게 된다. 즉, 제1 또는 양극 단자에 제공되는 입력 전압 값은 하단 음극 레일의 커패시터 C1로 향하여 저장되고, 제2 또는 (-) 단자에 제공되는 전압 값은 상단 양극 레일 상의 커패시터 C1로 향하여 저장된다. 이에 따라 입력 단자에서 수신된 전압 값은 반전되거나 (-1)로 곱해진다.
clk 1이 비활성 상태로 전환되면 C1과 C1에 축적된 전하가 그대로 유지된다. clk 2가 활성으로 전환되면 트랜지스터 쌍 S4-S4가 개방되고 트랜지스터 쌍 S5-S5 및 S6-S6이 폐쇄된다. 상단 또는 양극 레일 상의 커패시터 C1과 하단 또는 음극 레일 상의 C1에 축적된 전하는 연산 증폭기의 차동 입력에 제공된다. 연산 증폭기의 출력은 송신 측에서 인코딩하기 전의 원래 +/- 샘플 쌍이다.
두 개의 커패시터 C1 및 C1에 축적된 전하는 Clk 2가 활성화될 때 상단 또는 양극 레일과 하단 또는 음극 레일에 있는 커패시터 CF 및 CF에도 전달된다. 각 복조 사이클마다 상단 및 하단 레일에 있는 커패시터 C1 및 C1의 전하는 각각 상단 및 하단 레일에 있는 두 개의 커패시터 CF 및 CF에 축적된다. clk 1과 EOB 신호가 모두 활성화되면 트랜지스터 쌍 S7-S7이 모두 폐쇄되어 각 커패시터 CF 및 CF의 플레이트가 단락된다. 결과적으로 축적된 전하가 제거되고 두 커패시터 CF 및 CF가 재설정되어 다음 복조 사이클을 위한 준비가 된다.
각각의 디코더(780)가 N개의 디코더 트랙 회로(1096)를 갖기 때문에, N개의 디코딩된 또는 원본 +/- 샘플 쌍이 각 복조 사이클마다 재생성된다. 이들 N +/- 샘플 쌍은 재구성 뱅크(782)에 제공되고, 이어서 스테이징 뱅크(786)에 제공된다. 결과적으로 원래 샘플 세트는 원래 색상 내용 정보(가령, RGB의 경우 S= 3)로 다시 생성된다.
디코더 트랙(1096)은 연속적인 L 사이클에 걸쳐 들어오는 레벨 샘플을 재구성하고, 해당 트랙 코드의 연속적인 SSDS 칩으로 각각의 연속적인 입력 레벨을 복조한다. L개의 복조 각각의 결과는 피드백 커패시터 CF에 축적된다. clk1이 디코딩 사이클의 첫 번째 복조 사이클에 해당하는 동안 EOB가 어서트되면 CF는 EOB 이후에 비워지고 0V나 다른 리셋 전압에서 다시 누적되기 시작할 수 있다. 다양한 비배타적 실시예에서, L의 값은 사전 결정된 파라미터이다. 일반적으로 파라미터 L이 높을수록 SSDS 프로세스 이득이 커지고 전송 매체를 통한 SSVT 신호 전송의 전기적 복원력이 향상된다. 반면, 파라미터 L이 높을수록 SSVT 변조 적용에 필요한 주파수가 높아지며, 이는 전송 매체에 의해 유발되는 삽입 손실로 인해 신호 품질을 저하시킬 수 있다.
앞서 기재된 복조 사이클은 각 디코더에서 반복적으로 반복된다. 최종 결과는 원래의 색상 내용 정보(즉, S 샘플 세트)를 각각 포함하는 원래 시간 순서로 정렬된 샘플 세트를 복구하는 것이다.
상기 발명은 이해의 명확성을 위해 어느 정도 상세하게 설명되었지만, 특정 변경 및 수정이 첨부된 청구범위의 범위 내에서 실시될 수 있다는 것이 명백할 것이다. 따라서, 설명된 실시예는 예시적인 것이지 제한적인 것이 아닌 것으로 받아들여야 하며, 본 발명은 여기에 제공된 세부 사항으로 제한되어서는 안 되며, 다음의 청구범위와 그 균등물의 전체 범위에 의해 정의되어야 한다.

Claims (26)

  1. 비디오 디스플레이 유닛으로서,
    복수의 게이트 드라이버와 복수의 소스 드라이버를 포함하는 디스플레이 패널을 포함하며,
    상기 소스 드라이버 각각이 전송 매체를 통해 비디오 스트림을 나타내는 아날로그 레벨의 정렬된 시퀀스를 수신하고, 복조를 사용해 상기 아날로그 레벨을 디코딩하도록 배열되어, 상기 소스 드라이버 각각의 출력에서 출력되기 위한 복수의 샘플을 생성하고,
    상기 비디오 스트림이 상기 디스플레이 유닛의 상기 디스플레이 패널 상에 디스플레이되는, 비디오 디스플레이 유닛.
  2. 제1항에 있어서,
    디지털 표현으로 상기 비디오 스트림을 수신하고 변조를 사용해 상기 비디오 스트림을 상기 소스 드라이버 각각에 전달되도록 아날로그 레벨의 정렬된 시퀀스로 변조하는 비디오 신호 송신기를 더 포함하는, 비디오 디스플레이 유닛.
  3. 제1항에 있어서,
    외부 디스플레이 제어기로부터 아날로그 레벨의 상기 정렬된 시퀀스를 수신하는 입력부를 더 포함하는, 비디오 디스플레이 유닛.
  4. 제1항에 있어서, 상기 소스 드라이버 각각은 디지털 픽셀 데이터를 아날로그 픽셀 데이터로 변환하기 위한 목적의 디지털-아날로그 변환기를 포함하지 않는, 비디오 디스플레이 유닛.
  5. 제1항에 있어서, 상기 소스 드라이버 각각은 복수의 디코더를 포함하며, 디코더의 개수는 상기 아날로그 레벨을 상기 전송 매체를 통해 상기 소스 드라이버 각각으로 송신하는 데 사용되는 전자기 경로의 개수와 동일한, 비디오 디스플레이 유닛.
  6. 제1항에 있어서, 상기 비디오 신호 송신기는 비디오 프로세서와 별개인 집적 회로로 구현되는, 비디오 디스플레이 유닛.
  7. 제1항에 있어서, 상기 비디오 신호 송신기는 비디오 프로세서와 함께 시스템 온 모듈(system on module)로서 구현되는, 비디오 디스플레이 유닛.
  8. 제1항에 있어서, 상기 비디오 신호 송신기는 비디오 프로세서 내에 통합되는, 비디오 디스플레이 유닛.
  9. 제1항에 있어서, 상기 소스 드라이버 중 적어도 하나는 상기 아날로그 신호로부터 게이트 드라이버 제어 신호를 추출하고, 상기 복수의 게이트 드라이버에 상기 게이트 드라이버 제어 신호를 출력하여, 상기 소스 드라이버 각각의 상기 출력과 상기 게이트 드라이버를 동기화하도록 배열된, 비디오 디스플레이 유닛.
  10. 제1항에 있어서, 상기 소스 드라이버 각각은
    각각 길이 L인 N개의 상호 직교 코드의 지정 코드 세트를 참조하여 상기 아날로그 레벨의 시리즈의 각각을 N개의 아날로그 샘플의 출력 벡터로 디코딩하는 디코더 - 상기 N개의 코드 각각은 상기 샘플 중 하나와 연관되며, 상기 시리즈 각각은 L개의 아날로그 레벨을 가지며, L >= N >= 2임 - ,
    상기 디코더로부터 N개의 아날로그 샘플의 상기 출력 벡터를 수집하고, N개의 아날로그 샘플의 상기 출력 벡터를 병렬로 출력하도록 배열된 버퍼, 및
    상기 출력 벡터의 상기 아날로그 샘플을 증폭하고 디스플레이 패널의 컬럼에 상기 아날로그 샘플 각각을 출력하도록 배열된 복수의 증폭기를 포함하는, 비디오 디스플레이 유닛.
  11. 소스 드라이버로서,
    전자기 경로로부터 L개의 아날로그 입력 값의 복수의 정렬된 시리즈를 수신하도록 배열된 수신기,
    각각 길이 L인 N개의 상호 직교 코드의 지정 코드 세트를 참조하여 L개의 아날로그 입력 값의 상기 시리즈 각각을 N개의 아날로그 샘플의 출력 벡터로 디코딩하는 디코더 - 상기 N개의 코드 각각은 상기 샘플 중 하나씩과 연관되며, L >= N >= 2임 - ,
    상기 디코더로부터 N개의 아날로그 샘플의 상기 출력 벡터를 수집하고, N개의 아날로그 샘플의 상기 출력 벡터를 병렬로 출력하도록 배열된 버퍼, 및
    상기 출력 벡터의 상기 아날로그 샘플을 증폭하고 디스플레이 패널의 컬럼에 상기 아날로그 샘플 각각을 출력하도록 배열된 복수의 증폭기를 포함하는, 소스 드라이버.
  12. 제11항에 있어서, 상기 지정 코드 세트는 L개의 아날로그 입력 값의 상기 정렬된 시리즈를 인코딩하는 데 사용되는 코드 세트와 동일한, 소스 드라이버.
  13. 제11항에 있어서, L개의 아날로그 입력 값의 상기 복수의 정렬된 시리즈는 상기 디스플레이 패널을 포함하는 디스플레이 유닛 내 송신기로부터 수신되는, 소스 드라이버.
  14. 제11항에 있어서, L개의 아날로그 입력 값의 상기 복수의 정렬된 시리즈는 상기 디스플레이 패널을 포함하는 디스플레이 유닛 외부의 송신기로부터 수신되는, 소스 드라이버.
  15. 제11항에 있어서, 상기 소스 드라이버는 디지털 픽셀 데이터를 아날로그 픽셀 데이터로 변환하기 위한 목적의 디지털-아날로그 변환기(DAC)를 포함하지 않는, 소스 드라이버.
  16. 제11항에 있어서, 상기 디스플레이 패널은 C개의 컬럼을 포함하고, 상기 L개의 아날로그 입력 값의 정렬된 시리즈는 주파수 freq(SSVT)에서 직렬로 수신되고, N개의 아날로그 샘플의 상기 출력 벡터 각각은 주파수 freq(sample) = freq(SSVT)/N에서 상기 디코더로부터 출력되고, 상기 버퍼는 주파수 freq(line) = freq(sample) × N / C에서 N개의 아날로그 샘플의 상기 출력 벡터를 병렬로 출력하는, 소스 드라이버.
  17. 제11항에 있어서, 상기 N개의 코드의 각각이 인덱싱되며, 상기 소스 드라이버는,
    N개의 2-입력 상관기의 세트 - 각 상관기는 상기 출력 벡터의 N개의 위치 중 하나씩과 연관되고, 각 상관기는 하나의 입력으로 L개의 입력 값의 정렬된 시리즈의 값을 갖고 다른 하나의 입력으로서 N개의 위치 중 상기 하나와 연관된 코드 내 대응하는 값을 가짐 - , 및
    N개의 2-입력 합산 회로의 세트 - 각각의 합산 회로는 N개의 위치 중 상기 하나와 연관되며, 각 2-입력 합산 회로는 하나의 입력으로 대응하는 2-입력 상관기의 출력을 갖고 다른 하나의 입력은 대응하는 출력 벡터 위치의 내용을 가짐 - 를 더 포함하는, 소스 드라이버.
  18. 제11항에 있어서, L개의 아날로그 입력 값의 상기 정렬된 시리즈는 상기 수신기에서 직렬로 수신되며, N개의 아날로그 샘플의 각각의 출력 벡터가 상기 디코더로부터 병렬로 출력되는, 소스 드라이버.
  19. 소스 드라이버로서,
    전자기 경로로부터 L개의 아날로그 입력 값의 복수의 정렬된 시리즈를 수신하도록 배열된 수신기,
    각각 길이 L인 N개의 상호 직교 코드의 지정 코드 세트를 참조하여 L개의 아날로그 입력 값의 상기 시리즈 각각을 N개의 아날로그 샘플의 출력 벡터로 디코딩하는 디코더 - 상기 N개의 코드 각각은 상기 샘플 중 하나씩과 연관되며, L >= N >= 2임 - ,
    상기 출력 벡터 각각의 상기 아날로그 샘플을 증폭하고 상기 출력 벡터 각각을 출력하도록 배열된 복수의 증폭기, 및
    상기 증폭기로부터 N개의 아날로그 샘플의 상기 출력 벡터를 수집하고, 디스플레이 패널의 컬럼에 병렬로 상기 아날로그 샘플 각각을 출력하도록 배열된 버퍼를 포함하는, 소스 드라이버.
  20. 제19항에 있어서, 상기 지정 코드 세트는 L개의 아날로그 입력 값의 상기 정렬된 시리즈를 인코딩하는 데 사용되는 코드 세트와 동일한, 소스 드라이버.
  21. 제19항에 있어서, L개의 아날로그 입력 값의 상기 복수의 정렬된 시리즈는 상기 디스플레이 패널을 포함하는 디스플레이 유닛 내 송신기로부터 수신되는, 소스 드라이버.
  22. 제19항에 있어서, L개의 아날로그 입력 값의 상기 복수의 정렬된 시리즈는 상기 디스플레이 패널을 포함하는 디스플레이 유닛 외부의 송신기로부터 수신되는, 소스 드라이버.
  23. 제19항에 있어서, 상기 소스 드라이버는 디지털 픽셀 데이터를 아날로그 픽셀 데이터로 변환하기 위한 목적의 디지털-아날로그 변환기(DAC)를 포함하지 않는, 소스 드라이버.
  24. 제19항에 있어서, 상기 디스플레이 패널은 C개의 컬럼을 포함하고, 상기 L개의 아날로그 입력 값의 정렬된 시리즈는 주파수 freq(SSVT)에서 직렬로 수신되고, N개의 아날로그 샘플의 상기 출력 벡터 각각은 주파수 freq(sample) = freq(SSVT)/N에서 상기 디코더로부터 출력되고, 상기 버퍼는 주파수 freq(line) = freq(sample) × N / C에서 N개의 아날로그 샘플의 상기 출력 벡터를 병렬로 출력하는, 소스 드라이버.
  25. 제19항에 있어서, 상기 N개의 코드의 각각이 인덱싱되며, 상기 소스 드라이버는,
    N개의 2-입력 상관기의 세트 - 각 상관기는 상기 출력 벡터의 N개의 위치 중 하나씩과 연관되고, 각 상관기는 하나의 입력으로 L개의 입력 값의 정렬된 시리즈의 값을 갖고 다른 하나의 입력으로서 N개의 위치 중 상기 하나와 연관된 코드 내 대응하는 값을 가짐 - , 및
    N개의 2-입력 합산 회로의 세트 - 각각의 합산 회로는 N개의 위치 중 상기 하나와 연관되며, 각 2-입력 합산 회로는 하나의 입력으로 대응하는 2-입력 상관기의 출력을 갖고 다른 하나의 입력은 대응하는 출력 벡터 위치의 내용을 가짐 - 를 더 포함하는, 소스 드라이버.
  26. 제19항에 있어서, L개의 아날로그 입력 값의 상기 정렬된 시리즈는 상기 수신기에서 직렬로 수신되며, N개의 아날로그 샘플의 각각의 출력 벡터가 상기 디코더로부터 병렬로 출력되는, 소스 드라이버.
KR1020247004598A 2021-09-03 2022-08-31 디스플레이 드라이버와 확산-스펙트럼 비디오 전송의 통합 KR20240057400A (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US202163240630P 2021-09-03 2021-09-03
US63/240,630 2021-09-03
US202163280017P 2021-11-16 2021-11-16
US63/280,017 2021-11-16
US202263317336P 2022-03-07 2022-03-07
US63/317,336 2022-03-07
US202263346064P 2022-05-26 2022-05-26
US63/346,064 2022-05-26
PCT/US2022/042207 WO2023034417A1 (en) 2021-09-03 2022-08-31 Spread-spectrum video transport integration with display drivers

Publications (1)

Publication Number Publication Date
KR20240057400A true KR20240057400A (ko) 2024-05-02

Family

ID=85385491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247004598A KR20240057400A (ko) 2021-09-03 2022-08-31 디스플레이 드라이버와 확산-스펙트럼 비디오 전송의 통합

Country Status (4)

Country Link
US (2) US20230071881A1 (ko)
EP (1) EP4367659A1 (ko)
KR (1) KR20240057400A (ko)
WO (1) WO2023034417A1 (ko)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688505B1 (ko) * 2004-11-22 2007-03-02 삼성전자주식회사 면적이 감소된 ｌｃｄ용 소스 구동 집적 회로 및 그 구동방법
US20080303767A1 (en) * 2007-06-01 2008-12-11 National Semiconductor Corporation Video display driver with gamma control
US9406252B2 (en) * 2009-12-31 2016-08-02 Broadcom Corporation Adaptive multi-standard video coder supporting adaptive standard selection and mid-stream switch-over
TW201124975A (en) * 2010-01-14 2011-07-16 Novatek Microelectronics Corp Method and device for cancelling bias voltage of source driver of LCD
US20140340431A1 (en) * 2011-11-30 2014-11-20 SHARP KABUSHIKI KAISHA a corporation Control unit, display device including control unit, and control method
US8896513B2 (en) * 2012-02-01 2014-11-25 Apple Inc. Gamma bus amplifier offset cancellation
KR102154186B1 (ko) * 2013-12-03 2020-09-10 삼성전자 주식회사 테스트 효율성을 향상한 타이밍 콘트롤러, 소스 드라이버, 디스플레이 구동회로 및 디스플레이 구동회로의 동작방법
WO2018138597A1 (ja) * 2017-01-26 2018-08-02 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US11501733B2 (en) * 2019-08-15 2022-11-15 Intel Corporation Panel self-refresh (PSR) transmission of bulk data
KR20210099972A (ko) * 2020-02-05 2021-08-13 삼성전자주식회사 표시 영역에 따른 감마 전압 운용 방법 및 이를 지원하는 전자 장치
KR20220167851A (ko) * 2021-06-14 2022-12-22 삼성디스플레이 주식회사 송수신 장치 및 그 구동 방법

Also Published As

Publication number Publication date
US20230343304A1 (en) 2023-10-26
WO2023034417A1 (en) 2023-03-09
EP4367659A1 (en) 2024-05-15
US20230071881A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
US11948536B2 (en) Analog video transport integration with timing controller
US20230327702A1 (en) Transporting sampled analog signals over multiple electromagnetic pathways
KR100374605B1 (ko) 그래픽 신호의 광 전송장치 및 방법
US8279747B2 (en) Information processing apparatus and signal transmission method
US20220190872A1 (en) Encoder and decoder circuits for the transmission of video media using spread spectrum direct sequence modulation
KR20090122433A (ko) 변조 장치 및 화상 표시 장치
KR20240057400A (ko) 디스플레이 드라이버와 확산-스펙트럼 비디오 전송의 통합
KR20100114165A (ko) 신호 변복조 방법, 이를 수행하기 위한 신호 변복조 장치 및 이를 포함하는 표시 장치
TW202329061A (zh) 與顯示驅動器整合的展頻視訊傳輸
CN117795589A (zh) 与显示驱动器集成的扩频视频传输
WO2023141168A1 (en) Spread-spectrum video transport integration with timing controller
US11842671B2 (en) Spread-spectrum video transport source driver integration with display panel
WO2023023020A1 (en) Spread spectrum video transport storage system
US20230091412A1 (en) Spread-spectrum video transport integration with virtual reality headset
CN1220439A (zh) 平板显示器及其使用的数字数据处理装置
Kim et al. 42.2: LCD‐TV System with 2.8 Gbps/Lane Intra‐Panel Interface for 3D TV Applications
US20230327689A1 (en) Distributing staged sampled signals and conveying over electromagnetic pathways
US20240064052A1 (en) Spread-spectrum video transport with orthogonal frequency division multiplexing and ofdm video transport
KR20130064938A (ko) 액정표시장치 및 그 구동 방법
US8565284B2 (en) Spread spectrum clock generator and method
KR20230073135A (ko) 확산 스펙트럼 직접 시퀀스 변조를 사용하는 비디오 미디어 전송을 위한 인코더 및 디코더 회로
CN117459785A (zh) 一种基于fpga的hdmi发送端接口控制器、发送方法、应用
Shang et al. A Direct Conversion Line Coding Based on the Similar Property of Image Pixels