KR20230073135A

KR20230073135A - 확산 스펙트럼 직접 시퀀스 변조를 사용하는 비디오 미디어 전송을 위한 인코더 및 디코더 회로

Info

Publication number: KR20230073135A
Application number: KR1020220155586A
Authority: KR
Inventors: 로베르트 스티븐 하네바우에르
Original assignee: 하이파이 유에스에이 인크.
Priority date: 2021-11-18
Filing date: 2022-11-18
Publication date: 2023-05-25
Also published as: CN116137660A; JP2023075048A

Abstract

본 발명은 일반적으로 비디오 또는 기타 미디어 전송에 관한 것으로, 특히 SSDS(Spread Spectrum Direct Sequence) 변조를 사용하여 비디오 소스와 비디오 싱크 간에 전송되는 비디오 미디어의 인코딩 및 디코딩에 관한 것이다.

Description

확산 스펙트럼 직접 시퀀스 변조를 사용하는 비디오 미디어 전송을 위한 인코더 및 디코더 회로 {ENCODER AND DECODER CIRCUITS FOR THE TRANSMISSION OF VIDEO MEDIA USING SPREAD SPECTRUM DIRECT SEQUENCE MODULATION}

관련 출원에 대한 상호 참조

본 출원은 2021년 11월 18일자로 출원된 미국 출원 제17/530,321호의 "Encoder and Decoder Circuits for the Transmission of Video Media Using Spread Spectrum Direct Sequence Modulation"(대리인 사건 번호 HYFY-P004A)의 일부 계속 출원으로서, 이는 2020년 11월 25일에 출원된 "Encoder and Decoder Circuits for the Transmission of Video Media Using Spread Spectrum Direct Sequence Modulation"이라는 제목의 미국 가출원 제63/118,320호(대리인 사건 번호 HYFY-P004PROV)에 기초한 우선권을 주장하며 두 출원 모두 모든 목적을 위해 본 출원에 포함된다. 이 출원은 또한 2022년 3월 4일에 출원된 미국 출원 제17/686,790(HYFY-P004AUSCIP1)에 대한 우선권을 주장한다.

기술분야

본 발명은 일반적으로 비디오 및/또는 기타 미디어 전송에 관한 것으로, 특히 비디오 소스와 비디오 싱크 사이의 전송을 위한 비디오 미디어의 인코딩 및 디코딩에 관한 것이다.

고화질 비디오는 일반적으로 "720p", "1080i", "1080p" 및 보다 최근에는 "4K"를 포함한, 다수의 상이한 포맷으로 생성된다. 이러한 형식에서 "i"는 인터레이스 스캔을 나타내고 "p"는 프로그레시브 스캔을 나타낸다.

상술한 포맷을 사용하여 전송되는 비디오 데이터의 양은 엄청나다. "720p"의 경우 전송 속도는 프레임당 1280개의 수평 라인 x 720개의 수직 라인 또는 약 921,600 픽셀이며 일반적인 리프레시 속도는 초당 50 또는 60프레임이다. 1080i의 전송에는 필드 당 1920개의 수평 라인과 540개의 수직 라인 또는 1,036,800 개의 픽셀의 전송이 필요하며, 2개의 인터페이스 필드가 각 프레임을 구성하고, 리프레시 속도는 초당 12.5 내지 60개의 필드 범위를 가진다. 1080p의 전송에는 프레임 당 1920개의 수평 라인과 1080개의 수직 라인 또는 2,073,600픽셀이 포함되며 일반적으로 초당 30 내지 60프레임 범위의 리프레시 속도를 가진다. 4K 비디오 전송에는 초당 30 또는 60프레임의 일반적인 리프레시 속도로 프레임 당 3840개의 수평 라인과 2160개의 수직 라인이 포함된다.

비디오 전송에 필요한 막대한 양의 대역폭을 고려할 때 MPEG, AVC 및 HEVC와 같은 다양한 유형의 비디오 압축이 일반적으로 사용된다. 비디오 압축의 문제점에는 제한된 상호 운용성, 구현 비용 증가, 대기 시간 추가 및 이미지 충실도 감소가 포함된다. 결과적으로, 비압축 또는 시각적 손실이 없는 비디오에 대비하여, 압축된 비디오를 표시할 때 화질이 어느 정도 저하된다.

전술한 문제의 규모는 가까운 장래에 상당히 악화될 것이다. 가전제품 회사들은 이제 8K 카메라와 디스플레이를 시장에 선보이고 있다. 8K 장치의 프레임 크기는 프레임 당 7680개의 수평 라인과 4320개의 수직 라인 또는 33,177,600픽셀이며, 리프레시 속도는 일반적으로 초당 120 또는 240프레임이다. 따라서 8K 비디오의 전송은 이미 존재하는 일련의 과제들을 훨씬 더 어렵게 만들 것이다.

따라서, 압축되지 않은 고품질, 고화질 비디오를 전송할 수 있는 비디오 전송이 필요하다.

본 발명은 개선된 SSDS(Spread Spectrum Direct Sequence) 기반 변조를 사용하여 비디오 소스와 비디오 싱크 간에 전송되는 비디오 미디어용 인코딩 및 디코딩 회로에 관한 것이다.

하나의 비배타적 실시예에서, 비디오 데이터에 상호 직교 SSDS 코드 세트를 적용하기 위한 인코더 회로 및 방법이 설명되며, 여기서 "L"은 코드 북에서 사용되는 코드의 길이로 정의되는 파라미터이다. 이 방법 및 인코더 회로는 (a) 제1 및 제2 전압 값의 N개의 샘플을 포함하는 비디오 벡터를 구성하는 단계 - N개의 샘플은 각각 다수의 픽셀을 나타내는 다수의 샘플 세트로부터 도출됨; (b) 각자의 코드로부터 각각 LS개의 SSDS 칩을 이용하여 비디오 벡터의 N개의 샘플의 제1 및 제2 전압 값 각각을 변조하는 단계 - 각 변조는 각각 L개의 대응하는 SSDS 칩의 상태에 따라 N개의 샘플의 제1 및 제2 전압 값을 조건부로 반전하거나 반전하지 않음을 포함함; 및 (c) 조건부로 반전되거나 반전되지 않는 N개의 샘플의 변조된 제1 및 제2 전압 값의 누산으로부터 각각 하나씩, L개의 차동 레벨 출력 신호의 시퀀스를 생성하는 단계를 포함한다.

다른 비배타적인 실시예에서, L개의 차동 레벨 신호를 N개의 샘플로 디코딩하기 위해 동일한 세트의 상호 직교 SSDS 코드를 적용하는 디코더 회로 및 방법이 설명된다. 이 방법 및 회로는 (a) 일련의 L개의 차동 레벨 신호를 수신하는 단계; (b) 각 수신된 차동 레벨 신호를 N개의 디코더 회로에 제공하는 단계; (c) 해당 코드로부터 N개의 SSDS(Spread Spectrum Direct Sequence) 칩을 N개의 디코더 회로에 각각 제공하는 단계 - N개의 SSDS 칩 각각은 제1 상태 또는 제2 상태를 가짐; (d) N개의 디코더 회로 각각에 대해, N개의 디코더 회로 각각에 제공되는 SSDS 칩이 각각 제1 상태 또는 제2 상태를 k지는지 여부에 따라, 차동 레벨 신호를 조건부로 반전하거나 반전하지 않음으로써 복조하는 단계; (e) N개의 디코더 회로 각각에 대해, 반전된 또는 반전되지 않은 차동 레벨 신호를 제1 및 제2 저장 위치에 축적하는 단계; 및 (f) L개의 복조 단계 (d) 및 (e) 후에, N개의 재구성된 샘플을 제시하는 단계 - 상기 N개의 디코더 각각의 제1 및 제2 저장 위치에 각각 저장된 반전 또는 반전되지 않은 차동 레벨 신호로부터 N개의 샘플이 불러들여짐 - 를 포함한다.

또 다른 비배타적 실시예에서, 제1 뱅크에 배열된 (L개의)저장 장치에 저장된 전압 값들을 평균함으로써 도출되는 평균 전압 값을 생성함으로써, SSDS 코딩을 사용하여 인코딩된 비디오 미디어의 (L개의) 신호를 디코딩함으로써 샘플 비디오 신호를 생성하기 위한 디코더 회로 및 방법이 설명되며, (L개의) 전압 값은 각각 (L개의) 신호를 (L개의) SSDS 칩 값과 곱함으로써 도출된다.

본 발명 및 그 이점은 첨부된 도면과 함께 취해진 다음의 설명을 참조함으로써 가장 잘 이해될 수 있다:
도 1은 본 발명의 비배타적 실시예에 따라 SSVT(Spread-Spectrum Video Transport)를 사용하여 디지털 비디오 소스로부터 디지털 비디오 싱크로 전자기(EM) 비디오 신호의 전송을 나타내는 시스템 다이어그램이다.
도 2a는 본 발명의 비배타적 실시예에 따라 전송 케이블에 의해 연결된 SSVT(Spread Spectrum Video Transmission) 송신기 및 SSVT 수신기의 논리 블록도이다.
도 2b는 본 발명의 비배타적 실시예에 따라 전송 전에 변조되게 되는 벡터로의 비디오 신호의 가능한 순열의 도면이다.
도 3은 본 발명의 비배타적 실시예에 따른 SSVT 송신기에 사용되는 인코더-분배기의 논리 블록도이다.
도 4는 본 발명의 비배타적 실시예에 따른 SSVT 인코더의 회로도이다.
도 5a는 본 발명의 비배타적 실시예에 따라 수신된 P개의 차동 EM 레벨 신호 쌍을 다시 HDMI 신호로 복조하기 위한 수신기 조립체를 나타내는 논리 블록도이다.
도 5b는 본 발명의 다른 비배타적 실시예에 따라 수신된 P개의 차동 EM 레벨 신호 쌍을 복조하기 위한 다른 수신기 조립체를 나타내는 논리 블록도이다.
도 6은 본 발명의 비배타적 실시예에 따라 하나의 차동 쌍의 EM 레벨 신호들을 복조하기 위한 N개의 디코더 트랙의 논리도이다.
도 7은 본 발명의 비배타적 실시예에 따른 대표적인 디코더 트랙 회로의 회로도이다.
도 8a는 본 발명의 다른 비배타적 실시예에 따라 SSDS 인코딩된 미디어 신호를 디코딩하기 위한 다른 디코더 회로의 회로도이다.
도 8b는 멀티플렉서가 필요하지 않은 부분 파이프라인 접근법을 구현하는 수동 곱셈-누산기 디코더를 도시한다.
도 9는 본 발명의 비배타적 실시예에 따른 도 8a의 디코더 회로의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 비배타적 실시예에 따른 도 8a의 디코더 회로에 사용되는 저장 뱅크 및 제어 로직을 도시한다.
도 11은 신호 샘플, 이 경우에는 아날로그 값이, 인코더 내에서 인코딩된 다음 전자기 경로를 통해 전송되는 방법을 보여주는 예를 예시한다.
도 12는 디지털 값인 신호 샘플에 적용 가능한 새로운 인코딩 기술을 예시한다.
도 13은 도 10의 인코더를 사용하여 인코딩된 아날로그 입력 레벨의 디코딩을 나타낸다.
도 14a는 아날로그 인코더 및 대응하는 아날로그 디코더의 사용을 예시한다.
도 14b는 디지털 인코더 및 대응하는 아날로그 디코더의 사용을 예시한다.
도 14c는 전자기 경로를 통해 도달한 인코딩된 아날로그 신호를 디코딩하기 위한 디지털 디코더의 사용을 도시한다.
도 15는 전자기 경로를 통해 전송된 SSVT 파형의 시뮬레이션을 보여준다.
도면에서, 동일한 참조 번호는 때때로 동일한 구조 요소를 지정하기 위해 사용된다. 또한, 도면의 묘사는 도식적이며 축척에 따른 것이 아님을 이해해야 한다.

다음 설명은 본 명세서에 개시된 발명의 다양한 측면 및 실시예를 인용한다. 특정 실시예는 본 발명의 범위를 정의하도록 의도되지 않는다. 오히려, 실시예는 청구된 발명의 범위 내에 포함되는 다양한 장치 및 방법의 비제한적인 예를 제공한다. 설명은 당업자의 관점에서 읽어야 한다. 따라서, 통상의 기술자에게 잘 알려진 정보가 반드시 포함되는 것은 아니다.

코드 분할 다중 접속(CDMA)

CDMA(Code Division Multiple Access)는 셀룰러를 포함한, 무선 통신 기술에 일반적으로 사용되는 잘 알려진 채널 액세스 프로토콜이다. CDMA는 다중 액세스의 한 예로서, 서로 다른 위치에 있는 여러 개별 송신기가 단일 통신 채널을 통해 동시에 정보를 보낼 수 있다. 통신 애플리케이션에서, CDMA를 사용하면 서로 다른 전화를 사용하는 여러 사용자가 다른 사용자의 간섭 없이 주어진 주파수 대역을 공유할 수 있다. CDMA는 각 사용자의 데이터를 인코딩하기 위해 고유한 직교 코드에 의존하는 인코딩인 SSDS(Spread Spectrum Direct Sequence)를 사용한다. 고유 코드를 사용함으로써, 여러 사용자의 전송을 결합하여 사용자 간의 간섭 없이 전송할 수 있다. 수신 측에서는 각 사용자에 대해 동일한 고유 또는 직교 코드를 사용하여 전송을 복조하여, 각 사용자의 데이터를 각각 복구한다. 본 발명은 CDMA 프로토콜을 개선한다.

확산 스펙트럼 직접 시퀀스(SSDS) 변조

SSDS는 특정 대역폭의 신호(예를 들어 일련의 전기 또는 전자기 값)가 직교 코드를 사용하여 의도적으로 확산되어 보다 넓은 대역폭의 신호를 생성하는 변조 기술이다. 보다 넓은 대역폭 신호는 그 후 전송 매체를 통해 전송된다. 수신측에서는, 광대역폭 신호가 송신측에서 변조에 사용된 것과 동일한 직교 코드를 사용하여 복조된다. 그 결과 원래의 전기적 또는 전자기적 신호가 복구된다.

본 발명은 SSDS(Spread Spectrum Direct Sequence) 기반 개선 변조를 사용하여 비디오 소스와 비디오 싱크 간에 전송되는 비디오 미디어를 인코딩 및 디코딩하기 위한 회로에 관한 것이다. 작동 중에, 색상 값과 픽셀 관련 정보를 포함하는 시간순으로 정렬된 비디오 샘플들의 스트림이 비디오 소스로부터 수신되고 비디오 싱크를 위해 재구성된다. 아래에서 자세히 설명하는 것처럼, 비디오 소스로부터 수신한 입력 비디오 샘플의 수와 내용은 소스에서 작동 중인 칼라 공간에 따라 다르다. 사용되는 칼라 공간에 관계없이, 각 비디오 샘플은 지정된 칼라 공간에서 감지되거나 측정된 빛의 양을 나타낸다. 입력 비디오 샘플의 스트림을 수신함에 따라, 입력 비디오 샘플은 반복적으로, (1) 미리 정해진 순열에 따라 인코더 입력 벡터에 입력 비디오 샘플을 할당하고, 그리고 (2) 다수의 인코더 입력 벡터 각각에 SSDS 기반 변조를 적용하여 직교 코드를 적용하여 인코딩되어, 잡음과 유사한 특성을 가진 다중 복합 EM 신호를 생성한다. 그런 다음 EM 신호는 (3) HDMI 케이블과 같은 전송 매체를 통해 전송된다. 수신측에서는, (4) 인입 EM 신호가 SSDS 기반 복조를 적용하여 동일한 직교 코드를 적용하여 디코딩되어, 샘플을 출력 벡터로 재구성하며, 그 다음 (5) 기결정된 순열의 역을 사용하여 출력 벡터로부터 재구성된 비디오 샘플을 출력 스트림에 할당함으로써 출력 벡터가 수집된다. 결과적으로, 색상 및 픽셀 관련 정보를 포함하는 시간순으로 정렬된 비디오 샘플의 원본 스트림이 비디오 소스로부터 비디오 싱크로 전달된다.

도 1을 참조하면, 발명의 비배타적 실시예에 따라 확산 스펙트럼 직접 시퀀스(SSDS) 기반의 개선된 변조를 사용하여 디지털 비디오 소스로부터 디지털 비디오 싱크로 전자기(EM) 비디오 신호를 전송하는 것을 나타내는 시스템(10)이 도시된다.

이하의 논의에서, 디지털 비디오 데이터가 전형적으로 캡처되는 방법에 대한 프로세스가 기술된다. 일단 캡처되면, 디지털 비디오 데이터를 거의 실시간으로 사용할 수 있도록 비디오 디스플레이로 전송할 수 있다. 다른 한편, 캡처된 비디오 데이터는 타임 시프트 모드로 나중에 사용할 수 있도록 저장할 수 있다. 어느 경우든, 디스플레이(또는 저장)를 위해 비디오 소스(또는 저장 장치)로부터 비디오 싱크로 디지털 비디오 데이터를 전송하기 위해 SSDS 기반 개선된 변조가 사용되는 것이 본 명세서에서 제안된다.

비디오 캡처

비디오 소스(12)는 이미지 센서 어레이(16), 하나 이상의 아날로그-디지털 변환기(18), 이미지 신호 프로세서(ISP(20)) 및 비디오 샘플 스트림(22)을 생성하는 기능의 비디오 스트리머(21)를 포함한다. 비디오 소스(12)는 또한 선택적으로 비디오 미디어 저장 장치(24)에 연결될 수 있다. 저장 장치는 이미지 센서 어레이(16)의 위치에 근접하거나 원격일 수 있다.

다양한 실시예에서, 비디오 소스(12)는 비디오 카메라, 적외선 영상 장치, 초음파 영상 장치, 자기 공명 영상(MRI) 장치, 컴퓨터 단층 촬영 또는 비디오 정보를 생성할 수 있는 거의 모든 유형의 이미징 장치와 같은, 그러나 이에 제한되지 않는, 이미징 정보를 캡처할 수 있는 임의의 장치일 수 있다.

이미지 센서(16)는 측정된 빛의 양에 비례하는 전자 신호를 생성할 수 있는 임의의 장치이다. 예를 들어, 비배타적 실시예에서, 이미지 센서는 포토다이오드의 평면 어레이이다. 각 포토다이오드는 평면 어레이 내 픽셀 샘플 위치를 나타낸다. 평면 어레이 내 포토다이오드의 수는 매우 다양할 수 있으며 이미지 센서(16)의 크기에 따라 달라진다. 예를 들어 "4K" 이미징 센서는 3840 수평 라인 x 1080 수직 라인의 포토다이오드 어레이, 또는, 총 4,147,200개의 포토다이오드를 포함한다. 8K 이미징 센서는 프레임 당 7680개의 수평 라인과 4320개의 수직 라인 또는 33,177,600픽셀을 갖는다. 4K 및 8K는 단지 해상도의 예이고 이미지 센서(16)는 480 미만, 480, 720, 1080, 4K, 8K를 포함한, 임의의 크기일 수 있음을 이해해야 한다. 물론 어레이 내 포토다이오드 수는 이에 따라 달라진다.

동작 중에, 이미지 센서(16)는 주어진 리프레시 속도로 감지 간격을 계속해서 반복한다. 각 감지 간격 동안 어레이의 각 포토다이오드는 포토다이오드에서 생성된 광자의 수에 반비례하는 전압을 모든 픽셀 위치에 대해 생성한다. 결과적으로 포토다이오드 어레이는 집합적으로 하나의 프레임을 나타내는 전압 세트를 생성한다. 이미지 센서가 주어진 프레임 속도로 지속적으로 리프레시됨에 따라 각각 프레임을 나타내는 여러 세트의 전압이 차례로 지속적으로 생성된다.

각 픽셀 위치에 대해, 포토다이오드가 커패시터와 접지 사이에 제공된다. 감지 간격 직전에 커패시터가 사전 충전된다. 감지할 때 포토다이오드는 수신된 빛의 양에 비례하는 전류를 생성한다. 빛이 거의 또는 전혀 감지되지 않으면, 커패시터로부터 포토다이오드를 통해 접지까지의 방전이 거의 또는 전혀 없다. 반대로 많은 양의 빛이 감지되면, 커패시터의 전압 중 상당 부분이 방전된다. 따라서 노출 간격 이후 커패시터에 남아 있는 전압은 감지된 빛의 크기에 반비례한다.

많은 디지털 이미지 센서 어레이(16)에서, 일반적으로 열당 하나의 ADC를 갖는 아날로그-디지털 변환기("ADC")(18)의 행이 있다. 주어진 프레임 간격 동안, 어레이(16)의 모든 행이, 통상적으로 위에서 아래로 차례로 샘플링되며, 여기서는 종종 "행-우선" 순서로 지칭된다. 각각의 샘플로, ADC(18)는 감지된 전압을 어레이의 각 열의 픽셀 위치에 대한 디지털 값으로 변환한다. 어레이(16)의 모든 행이 샘플링되면 프레임이 완성된다. 위의 프로세스는 프레임 단위로 행-우선 순서로 반복된다. 최종 결과는 각 디지털 값이 프레임의 픽셀 위치를 나타내는 디지털 값들의 스트링이다. 다시 말하지만, 이미지 센서의 크기와 리프레시 속도는 프레임당 디지털 값의 수를 결정한다. 예를 들어, 4K 또는 8K 디지털 이미지 센서는 각각 프레임당 8,294,400개 또는 33,177,600개의 디지털 샘플을 측정할 것이다.

각 샘플을 나타내는 데 사용되는 비트의 수는 광범위하게 변할 수 있다. 예를 들어, 각각의 전압은 아날로그-디지털 변환기(18)에 의해 8비트 또는 10비트 값으로 변환될 수 있다. 여기에 나열된 이러한 비트 값은 단지 예시적인 것이며 픽셀 전압 값을 나타내는 데 사용되는 비트 수는 8 또는 10보다 많거나 적을 수 있음을 이해해야 한다.

이미지 센서 어레이(16)는 단색 또는 칼라일 수 있다. 전자의 경우, ADC(18)에 의해 생성된 디지털 값은 단 하나의 색상만을 나타낸다. 후자의 경우 Bayer 필터링과 같은 잘 알려진 색상 기술이 일반적으로 적용된다. Bayer 필터링으로, 개별 포토다이오드(16)는 미리 결정된 색상(예를 들어, 적색(R) 또는 청색(B) 또는 녹색(G))의 필터로 선택적으로 덮힌다. 대안적인 실시예에서, CYGM(시안, 옐로우, 그린 및 마젠타) 또는 CMY(시안, 마젠타 및 옐로우) 필터링이 사용될 수 있다. 사용된 필터 유형에 관계없이, 필터링된 빛의 양이 각 샘플 위치에서 측정된다.

ISP(20)는 ADC(18)로부터 수신된 디지털 값들의 스트링을 보간하도록 배열된다. 보간에 의해, ISP(20)는 각 픽셀 측정 및 그 기하학적 이웃에 대한 디지털 값에 포함된 정보를 취하여, 대응하는 픽셀의 색상의 추정치를 정의한다. 특정 칼라 공간에서 풀 칼라 이미지(많음)를 출력하기 위해, ISP(20)는 각 위치에서 "누락된" 색상 값을 보간한다. 즉, 픽셀당 단일-색상 측정치만 주어지면, ISP는 예를 들어 픽셀에 대한 RGB 또는 YCbCr 표현을 생성하기 위해, "누락된" 색상 값을 알고리즘적으로 추정한다. 따라서 ISP(20)는 주어진 프레임의 주어진 픽셀에 대한 샘플 세트(22)를 생성하고, 각 샘플 세트(22)는 프레임 내의 주어진 픽셀 위치에 대한 (측정 및/또는 보간된) 색상 값을 나타낸다.

주어진 샘플 세트(22)의 내용은 색을 표현하는 방법이 많기 때문에 변할 수 있다. 상이한 실시예에서, 샘플(22)의 각 세트에 포함된 정보는 따라서 변할 수 있다. 일반적으로 RGB는 풀 칼라로 간주되며, YCbCr과 같은 다른 공간은 전송하기에 더 작은 풀 칼라 근사치이다. RGB는 세 가지 색상 값을 제공한다. YCbCr에서, Y는 휘도 성분이고 Cb와 Cr은 각각 청색차와 적색차 크로마 값이다. YCbCr 칼라 공간은 연관된 RGB 칼라 공간으로부터 수학적 좌표 변환에 의해 정의된다. 색상을 표현하는 또 다른 방법으로, "교대" 방식을 사용할 수 있다. 예를 들어 매 두 픽셀마다 휘도(Y) 값으로 표시되고, 교대 픽셀은 Cb(파란색) 또는 Cr(빨간색) 값으로 표시된다. 따라서 다양한 실시예에서, 각각의 샘플 세트(22)는 병렬로 전송되는 몇 개의 "S" 샘플 값을 포함한다. RGB의 경우 샘플(22) 세트당 샘플 수는 S = 3인 반면, YCbCr의 경우 S = 2이다.

이에 응답하여 비디오 스트리머(21)는 시간-순서화된 샘플(22) 세트의 시퀀스를 생성한다. 일반적으로, 출력되는 각각의 샘플(22) 세트는 함께 어레이(16) 상의 하나의 픽셀 위치에 대한 광 측정치를 나타낸다. 픽셀 위치당 ISP에 의해 생성된 샘플의 값 및/또는 수는 ISP 구현, 특히 적용된 칼라 공간에 따라 다르다.

비디오 스트리머(21)의 출력은 시간-순서화된 샘플(22) 세트의 연속적인 스트림이며, 각각은, 어레이(16)가 감지하고 있는 한, 왼쪽에서 오른쪽으로, 행 우선 순서로, 프레임 별로, 행의 픽셀을 나타낸다. 샘플 세트(22)의 스트림은 전송 후에 비디오 싱크(14)에 의해 처리되어, 이미지 어레이 센서(16)에 의해 프레임 단위로 감지된 이미지를 재구성한다.

다른 선택적인 실시예에서, 샘플 세트(22)의 스트림은 저장 장치(24)에 저장될 수 있다. 이러한 방식으로, 샘플 세트(22)의 스트림은 비디오 스트림이 초기에 이미지 센서(16)에 의해 캡처된 후 언제든지 전송될 수 있다. 예를 들어, 샘플 세트(22)의 스트림은 하나의 시간 구간 동안 캡처된 다음, 언젠가 나중의 시점에서, 디스플레이를 위해 프레임 단위로 비디오 싱크(14)로 전송되고 및/또는 비디오 싱크(14)로의 전송을 위해 저장 유닛(24)에 저장될 수 있다. 이러한 방식으로, 비디오 소스(12)에 의해 캡처된 비디오는 시간 시프트 방식으로 비디오 싱크(14)에 의해 디스플레이될 수 있다.

이미지 캡처 및 디스플레이와 관련하여 SSVT를 사용하는 이점은 이미지가 본질적으로 오류가 발생하기 쉬운 센서에서 측정되고, 본질적으로 잡음이 많은 LED 어레이에 표시되며, 매우 복잡하고 견고한 인간 시각 시스템으로 볼 수 있다는 것이다. 결과적으로, 비디오의 통신 요구 사항은 비트 퍼펙트 전송이 요구되는 스프레드시트 및 전자 메일과 같은 기존 디지털 아티팩트의 통신 요구 사항과 매우 다르다. 그러나 기존의 비디오 전송은 비디오 신호를 다른 종류의 (디지털) 문서처럼 취급한다. 그러나 SSVT를 사용하면, 비디오 신호가 전기적으로 견고한 방식으로 전송된다. SSVT의 장점 중 하나는 수신기에서 EM 신호 측정에서 발생하는 보상되지 않은 오류가, 재구성된 이미지에서 광범위한 시간적 및 공간적 잡음으로 나타난다는 사실이다. 이러한 백색 잡음은 기존의 비트 직렬 전송에서 발생하는 빈 화면(black screen), 반복 이미지(repeated images) 및 고르지 않은 압축 아티팩트(blocky compression artifacts)보다 인간의 인식에 더 적합하다.

전송

도 1은 송신 측에 송신 리타이머(26) 및 확산 스펙트럼 비디오 전송(SSVT) 송신기(TX)(28)를 더 포함한다. 아래에서 더 자세히 설명하는 바와 같이, 리타이머(26)는 비디오 스트리머(21)에 의해 생성된 스트림의 샘플 세트(22)의 각각으로부터 칼라 성분 정보(예를 들어, RGB 값)를 디코딩하거나 노출하는 기능을 한다. 그런 다음 SSVT(28)는 (a) 미리 결정된 순열을 사용하여 샘플 세트(22)를 다수의 인코더 입력 벡터 중 하나로 분배하고, (b) 다수의 인코더 입력 벡터 각각에 SSDS 기반 변조를 적용하며, (c) 다수의 입력 벡터를 인코딩하여 EM 레벨 신호의 시퀀스를 생성하고, 그리고 (d) HDMI 케이블과 같은 전송 매체 상의 다수의 EM 경로를 통해 EM 레벨 신호의 시퀀스를 비디오 싱크(14) 쪽으로 전송하는 기능을 한다.

수신측에는, SSVT 수신기(RX)(30), 리타이머(32) 및 비디오 싱크(14)가 제공된다. SSVT 수신기(RX)(30) 및 리타이머(32)의 기능은 송신측에서 리타이머(26) 및 SSVT 송신기(28)의 보완물이다. 즉, SSVT 수신기 RX(30)는 (a) 전송 매체의 다중 EM 경로로부터 EM 레벨 신호의 시퀀스를 수신하고, (b) SSDS 기반 복조를 적용하여 각 시퀀스를 디코딩하여, 다중 출력 벡터에서 비디오 샘플을 재구성하며, (c) 송신측에서 입력 샘플을 입력 벡터로 분배하는 데 사용되는 것과 동일한 순열을 사용하여, 다중 출력 벡터로부터 샘플을 샘플 세트(22)의 원래 스트림의 재구성으로 수집한다. 그런 다음 리타이머(32)는 재구성된 출력 샘플을, 비디오 싱크(14)에 의한 디스플레이에 적합한 포맷으로 변환하거나 타임 시프트 모드로 디스플레이하기 위해 수신측에 저장하기에 적합한 포맷으로 변환한다. 각 샘플 세트(22)의 출력 샘플 값 S의 수는 비디오 소스에 의해 적용된 칼라 공간에 의해 결정된다. RGB의 경우 S=3이고 YCbCr의 경우 S=2이다. 다른 상황에서, 각 샘플 세트(22)의 샘플 값 S는 2보다 작을 수 있다(즉, 딱 1이거나는 3보다 큼).

본 명세서에 기술된 SSDS 기반의 개선된 변조 및 복조는 아날로그 또는 전자기("EM") 영역에서 수행된다. 아래에서 더 자세히 설명하는 바와 같이, 입력 샘플 세트(22)의 스트림은 미리 결정된 순열에 따라 인코더 입력 벡터를 생성하기 위해 제1 클록 속도(pix-clk)로 분배된다. 그런 다음 SSDS 기반 변조가 각 인코더 입력 벡터에 적용되어, 각 인코더 입력 벡터에 대해 인코딩된 "EM" 신호가 생성된다. 그런 다음 EM 신호는 제2 클록 속도(SSVT_clk)로 병렬로 전송 매체를 통해 전송된다. 인코더 입력 벡터의 각 샘플에 확산(SSDS)을 적용하면 전기적 탄력성이 제공되지만 샘플당 대역폭이 희생된다. 그러나, 상호 직교 코드 세트를 변조하고 결과적인 모든 EM 신호를 동시에 전송하면, 손실된 대역폭의 일부 또는 전부가 복구된다.

도 2a는 전송 매체(34)에 의해 연결된 SSVT 송신기(28) 및 SSVT 수신기(30)의 논리 블록도이다. SSVT 송신기(28)는 하나의 분배기(40) 및 다수의 인코더(42)를 포함한다. SSVT 수신기(30)는 다수의 디코더(44) 및 하나의 수집기(46)를 포함한다.

송신 측에서, SSVT 수신기(30)의 분배기(40)는 입력 샘플(22) 세트에 노출된 칼라 정보(예를 들어, R, G 및 B 값)를 수신하도록 배열된다. 응답으로, 분배기(40)는 인입 샘플 세트(22)에 대한 노출된 칼라 정보를 취하여, 미리 정의된 순열에 따라 다중 인코더 입력 벡터를 구축한다. 도 2a에 도시된 비배타적인 실시예에서, 각각 전송 매체(34) 상의 4개의 EM 경로 각각에 대해 하나씩, 4개의 인코더 입력 벡터(V₀, V₁, V₂ 및 V₃)가 있다. 다양한 실시예에서, 전송 매체(34)는 케이블, 가령, HDMI, 광섬유 또는 무선일 수 있다. 다중 인코더(42) 중 하나는 4개의 벡터(V₀, V₁, V₂ 및 V₃) 중 하나에 각각 할당된다. 각 인코더(42)는 해당 인코더 입력 벡터에 포함된 샘플 값을 인코딩하고, 전송 매체(34)의 병렬 경로 중 하나를 통해 전송되는 EM 신호를 생성하는 역할을 한다.

도시된 특정 실시예에서, 4개의 EM 경로가 있고, 4개의 인코더(42)는 각각 4개의 경로 각각에 대한 EM 신호를 생성한다. 그러나, 본 발명은 결코 4개의 경로로 제한되지 않는다는 것을 이해해야 한다. 반대로, 전송 매체(34) 상의 경로의 수는 1개로부터 1개보다 큰 임의의 수까지, 4보다 큰 값을 포함하여, 폭넓은 범위를 가질 수 있다.

순열 예시

도 2b를 참조하면, 4개의 벡터(V₀, V₁, V₂ 및 V₃)를 구축하기 위해 분배기(40)에 의해 구현되는 하나의 가능한 순열의 다이어그램이 도시되어 있다. 각 벡터는 N개의 칼라 정보 샘플을 포함한다.

이 비배타적인 실시예에서, 샘플 세트(22)에 대한 노출된 칼라 정보는 각각 "RGB"이다. 이 예에서 샘플 세트(22)의 노출된 RGB 샘플은 왼쪽에서 오른쪽으로 벡터 V₀, V₁, V₂ 및 V₃에 할당된다. 즉, 가장 왼쪽 샘플의 "R", "G" 및 "B" 값과, 다음 샘플 세트(22)의 "R" 신호는 벡터 V₀에 할당되는 반면, 다음 샘플(22)의 (왼쪽에서 오른쪽으로) 다음의 "G", "B", "R" 및 "G" 값은 벡터 V₁에 할당되고, (왼쪽에서 오른쪽으로) 다음의 "B", "R", G" 및 "B" 값은 벡터 V₂에 할당되며, (왼쪽에서 오른쪽으로) 다음의 "R", "G", "R" 및 "R" 값이 벡터 V₃에 할당된다. 제4 벡터 V₃에 신호가 할당되면, 네 개의 벡터 V₀, V₁, V₂ 및 V₃ 각각이 N개의 샘플을 가질 때까지 위의 과정을 반복한다. 다양한 실시예에서, N개의 샘플의 수는 광범위하게 변할 수 있다.

예로서, N=60인 비배타적 실시예를 고려한다. 이 경우, 4개의 벡터 V₀, V₁, V₂ 및 V₃에 포함된 N개의 샘플의 총 수는 240(60 x 4 = 240)이다. 4개의 인코더 입력 벡터 V₀, V₁, V₂ 및 V₃은 완전히 구성될 때 80개의 개별 샘플 세트(22)에 대한 샘플(여기서 S=3)들을 포함한다(240/3=80). 다시 말해:

벡터 V₀은 샘플 P₀, N₀ 내지 P₀, N_N-1을 포함한다;

벡터 V₁은 샘플 P₁, N₀ 내지 P₁, N_N-1을 포함한다;

벡터 V₂는 샘플 P₂, N₀ 내지 P₂, N_N-1을 포함한다; 그리고

벡터 V₃는 샘플 P₃, N₀ 내지 P₃, N_N-1을 포함한다.

위의 예는 단지 설명을 위한 것이며 어떠한 면에서도 제한적인 것으로 해석되어서는 안 됨을 이해해야 한다. 샘플 수 N은 60개보다 많거나 적을 수 있다. 또한, (a) 각 샘플 세트(22)에 대한 노출된 칼라 정보는 임의의 칼라 정보(예를 들어, Y, C, Cr, Cb 등)일 수 있으며, RGB에 국한되지 않음을 이해해야 한다.

전송 매체(34)를 통한 EM 경로의 수는 또한 광범위하게 변할 수 있다. 따라서, 벡터 V의 수와 인코더(42)의 수는 1에서 1보다 큰 임의의 수까지 광범위하게 변할 수 있다.

숫자에 관계없이 벡터를 구성하는 데 사용되는 순열 방식은 임의적이라는 것도 이해해야 한다. 임의의 순열 방식이 사용될 수 있으며, 전송측에서 사용되는 순열 방식이 수신측에서도 사용된다는 점에 의해서만 제한된다.

도 3을 참조하면, SSVT 송신기(28)의 논리 블록도가 도시되어 있다. 분배기-인코더(40)는 조립체 뱅크(50), 스테이징 뱅크(52), 프리젠테이션 뱅크(54) 및 프레임 컨트롤러(56)를 포함한다. 인코더 블록(60)은 디지털-아날로그 변환기(DAC)(62)의 뱅크 및 4개의 인코더(42)를 포함하며, 전송 매체(34) 상의 각각의 EM 경로에 대해 하나씩이다.

분배기(40)는 차례로 세트 샘플(22)의 스트림에 대한 노출된 칼라 정보(예를 들어, RGB)를 수신하도록 배열된다. 이에 응답하여, 조립체 뱅크(50)는 샘플 세트(22)의 인입 스트림에 대해 노출된 칼라 정보(예를 들어 RGB)로부터 4개의 벡터 V₀, V₁, V₂ 및 V₃을 구축한다. 샘플 세트(22)가 수신되면, 미리 결정된 순열에 따라 조립체 뱅크(50)에 저장된다. 다시, 분배기(40)는 각각 N개의 샘플을 포함하는 벡터를 구축할 때 임의의 수의 상이한 순열을 사용할 수 있다.

스테이징 뱅크(52)는 리타이머(26)에 의해 사용되는 제1 클록 주파수 또는 도메인으로부터 결과적인 EM 레벨 신호의 인코딩 및 전송 매체(34)를 통한 전송에 사용되는 제2 클록 주파수 또는 도메인으로의 4개의 벡터 V₀, V₁, V₂ 및 V₃ 각각의 N 샘플의 교차를 용이하게 한다. 위의 예에서 N = 60 및 S = 3으로 논의된 바와 같이, 정확히 80개의 RGB 샘플 세트를 나타내는 샘플들이 4개의 인코더 입력 벡터 V₀, V₁, V₂ 및 V₃에 포함된다.

다양한 실시예에서, 제1 클록 주파수는 제2 클록 주파수보다 더 빠르거나, 더 느릴 수 있거나, 동일할 수 있다. 제1 클록 주파수 f_pix는 비디오 소스(12)에 의해 선택된 비디오 포맷에 의해 결정된다. 제2 클록 주파수 f_ssvt는 f_pix, 전송 매체(34)에서의 EM 경로의 수 P, 각각의 입력/출력 샘플 세트의 샘플 수 S, 및 SSVT 변환 파라미터 N(입력/출력 벡터 위치의 수) 및 L(각 SSDS 코드의 길이)의 함수이고, 여기서 f_ssvt = (f_pix * S * L) / (P * N) 이다. 이 배열에서 입력 클록(pix_clk)은 한 속도로 발진하고, SSVT 클록(ssvt_clk)은 상이한 속도로 발진한다. 이 값들은 동일하거나 상이할 수 있다. 확산은 N개의 입력 샘플(개별 색상 성분)이 입력 벡터에 할당되기 때문에 나타난다. 그런 다음 인코더는 다음 입력 벡터가 준비되는 동안 순방향 변환을 수행한다.

프리젠테이션 뱅크(54)는 4개의 인코더 입력 벡터 V₀, V₁, V₂ 및 V₃ 각각의 N개의 샘플(N₀ 내지 N_N-1)을 인코더 블록(60)에 제시한다.

컨트롤러(56)는 조립체 뱅크(50), 스테이징 뱅크(52) 및 프리젠테이션 뱅크(54)의 동작 및 타이밍을 제어한다. 특히, 컨트롤러는 4개의 인코더 입력 벡터 V₀, V₁, V₂ 및 V₃를 구축할 때 사용되는 순열 및 샘플 수 N을 정의하는 역할을 한다. 컨트롤러(56)는 또한 스테이징 뱅크(52)에 의해 수행되는 바와 같이 제1 클록 주파수로부터 제2 클록 주파수로 교차하는 클록 영역을 조정할 책임이 있다. 컨트롤러(56)는 또한, 프레젠테이션 뱅크(54)가 4개의 인코더 입력 벡터(V₀, V₁, V₂ 및 V₃) 각각의 N개의 샘플(N₀ 내지 N_N-1)을 인코더 블록(60)에 제시할 때의 타이밍을 조정할 책임이 있다.

인코더 블록(60) 내에서, 복수의 디지털-아날로그 변환기(DAC)(62)가 제공되며, 각각은 집합적으로 4개의 인코더 입력 벡터 V₀, V₁, V₂ 및 V₃에 할당된 P*N개의 샘플(P₀, N₀ 내지 P₃, N_N-1) 중 하나를 수신하도록 배열된다. 각각의 DAC(62)는 디지털 도메인으로부터 수신된 샘플을, 인입 디지털 값에 비례하는 크기를 갖는 차동 전압 신호 쌍으로 변환한다. 비배타적인 실시예에서, DAC(62)의 출력은 최대 전압으로부터 최소 전압까지의 범위이다.

4개의 인코더(42)가 각각 4개의 인코더 입력 벡터(V₀, V₁, V₂ 및 V₃)에 대해 제공된다. 각 인코더(42)는 인코더 입력 벡터에 대한 N개의 샘플(N₀ 내지 N_N-1) 각각에 대한 차동 신호 쌍을 수신하고, 직교 코드의 SSVT "칩"을 사용하여 전압 신호의 N개의 차동 쌍 각각을 변조하며, 변조된 값을 누적하여, 차동 EM 레벨 출력 신호를 생성한다. 이 예에서는 4개의 인코더(42)가 있으므로, 전송 매체(34)를 통해 동시에 전송되는 EM 레벨 신호(Level₀ 내지 Level₃)가 있다.

시퀀서 회로(65)는 DAC(62) 및 인코더(42)의 동작 타이밍을 조정한다. 시퀀서 회로(65)는 DAC(62) 및 인코더(42)의 클록킹을 제어할 책임이 있다. 아래 상세히 설명되는 바와 같이, 시퀀서 회로(65)는 또한 인코더(42)의 동작을 제어하는 역할을 하는 2개의 클록 위상 신호 "clk 1" 및 "clk 2"를 생성하는 역할을 한다.

도 4를 참조하면, 입력 벡터 V 중 하나에 대한 인코더(42)의 회로도가 도시되어 있다. 인코더 회로(42)는 복수의 승산기 스테이지(70)를 갖는 승산기 스테이지(71) 및 차동 증폭기(74)를 포함하는 누산기 스테이지(72)를 포함한다.

각각의 승산기 스테이지(70)는 각각 DAC(62) 중 하나로부터 샘플 신호의 차동 쌍(+Sample_N-1 /-Sample_N-1 내지 +Sample₀ / -Sample₀까지)을 제1(+) 및 제2(-) 단자에서 수신하도록 배열된다. 각각의 승산기 스테이지(70)는 또한 코드로부터 칩을 수신하는 단자, 인버터(73), 스위치 세트 S1-S1, S2-S2 및 S3-S3, clk 1 및 clk 2에 의해 구동되는 스위치 세트, 및 저장 장치 C1 및 C2를 포함하며, C1, C2는 같은 값으로서, 다양한 스위치에 속할 때 전압 샘플을 저장하여, 스위칭 시퀀스에 따라 상이한 시간에 각각의 장치 간에 상이한 전압을 저장한다.

동작 중에, 각각의 승산기 스테이지(70)는 수신된 칩의 값에 따라, 조건부로 (+1) 또는 (-1)을 곱함으로써, 수신된 차동 아날로그 신호 쌍을 변조한다. 칩이 (+1)이면 clk 1이 활성 상태일 때 스위치 쌍 S1-S1 및 S3-S3이 닫히고 스위치 쌍 S2-S2는 열린 상태를 유지한다. 그 결과, 차동 +/- 샘플 쌍은 각각 어떠한 반전없이(즉, +1을 곱함) 저장 장치 C1 및 C2에 저장된다. 반면에 칩이 (-1)이면, 위의 보완이 이루어진다. 즉, clk 1이 활성 상태일 때 스위치 쌍 S1-S1이 열리고 스위치 쌍 S2-S2가 닫히고 S3-S3 쌍이 닫힌다. 그 결과, 샘플의 차동 쌍이 스위칭되어 각각 C1과 C2에 저장되어 -1과의 곱을 도출한다.

누산기 스테이지(72)는 모든 승산기 스테이지(70)에 대해 저장 장치(C1 및 C2)에 전하를 축적하도록 동작한다. clk 1 이 비활성으로 전환되고 clk2가 활성으로 전환되면, 모든 clk1 제어 스위치(S3, S4-S4)가 열리고 clk 2 제어 스위치(S5-S5, S6-S6)가 닫힌다. 그 결과, 모든 승산기 스테이지(70)의 제1 저장 장치(C1) 상의 모든 전하는 증폭기(78)에 의해 증폭되고, 차동 증폭기(74)의 제1 입력에 축적되는 반면, 모든 승산기 스테이지(70)의 제2 저장 장치(C2) 상의 모든 전하는 증폭기(78)에 의해 증폭되고, 차동 증폭기(74)의 제2 입력 상에 축적된다. 이에 응답하여, 차동 증폭기(74)는 한 쌍의 차동 전자기(EM) 레벨 신호를 생성한다. 증폭기(74)는 바로 왼쪽에 있는 증폭기(78)와 동일한 Vcm을 사용할 수 있다. 구현에 따라, 각 증폭기(78 및 74)에 대해 도시된 저항기 R1들은 동일하거나 상이할 수 있으며, 증폭기(74)의 저항기 R1들은 증폭기(78)의 저항기 R1들과 동일하거나 상이할 수 있다. 커패시터 C1, C2, C3 및 C4는 크기가 같아야 한다.

위 과정은 모두 4개의 벡터 V₀, V₁, V₂ 및 V₃에 대해 수행된다. 또한, 샘플 세트(22)의 스트림이 SSVT 송신기(28)에 의해 수신되는 동안, 상술한 과정이 계속해서 반복된다. 이에 응답하여, 차동 EM 출력 레벨 신호의 4개의 스트림이 전송 매체(34)를 통해 SSVT 수신기(30)에 전송된다.

수신기

수신 측에서, SSVT RX(30)는 전송 매체(34)를 통해 수신된 4개의 차동 EM 레벨 출력 신호의 스트림을 디스플레이에 적합한 포맷으로 다시 디코딩하는 역할을 한다. 일단 적합한 포맷이 되면, 샘플(22)에 포함된 비디오 콘텐츠(예를 들어, 신호 S)는 프레임별로 비디오 디스플레이 상에 제시될 수 있다. 그 결과, 비디오 소스(12)에 의한 비디오 캡처가 비디오 싱크(14)에 의해 재생성될 수 있다. 대안적으로, 디코딩된 비디오 정보는 나중에 타임 시프트 모드로 디스플레이하기 위해 저장될 수 있다.

SSVT RX(30)는 송신측에서 SSVT TX(28)의 역을 수행한다. SSVT RX(30)는 4개의 디코더(80)와 하나의 수집기(46)를 사용한다. 디코더(80)는 4개의 차동 EM 레벨 출력 신호를 4개의 디코더 출력 벡터로 재구성한다. 그런 다음 수집기(46)는 디코더 출력 벡터의 샘플을 샘플 세트(22)의 원래 스트림에 할당하며, 그 각각은 스트림의 해당 위치에서 원래 S 샘플에 대응하는 S 재구성 샘플을 포함한다.

도 5a를 참조하면, SSVT RX(30), 리타이머(32) 및 비디오 싱크(14)의 비디오 디스플레이(85)의 상세한 블록도가 도시되어 있다. P개의 디코더(80)(0 내지 P-1로 표시됨)는 차동 EM 레벨 신호 Level₀ 내지 Level_P-1을 각각 수신하도록 배열된다. 이에 응답하여, 각각의 디코더(80)는 재구성된 샘플들의 N개의 차동 쌍(Sample₀ 내지 Sample_N-1)을 생성한다. 4개의 디코더(80)(P=4)가 있는 경우, 4개의 벡터 V₀, V₁, V₂ 및 V₃이 각각 구성된다.

재구성 뱅크(82)는 각각의 디코딩 구간의 끝에서 각각 4개의 디코더 출력 벡터 V₀, V₁, V₂ 및 V₃ 각각에 대해 N개의 재구성된 샘플(Sample₀ 내지 Sample_N-1)들의 차동 쌍 각각을 샘플링 및 홀딩한다. ADC(Analog-to-Digital Converter)(84)는 각각 4개의 벡터 V₀, V₁, V₂ 및 V₃ 각각에 대해 N개의 샘플(Sample₀ 내지 Sample_N-1) 각각에 대해 제공된다. 각 ADC는 수신된 차동 전압 신호 쌍을 해당 디지털 값으로 변환하여, 각각 4개의 벡터 V₀, V₁, V₂ 및 V₃ 각각에 대한 디지털 샘플(Sample_N-1 ~ Sample₀)을 생성한다. ADC는 클럭 속도 = f_ssvt / L에서 작동한다.

수집기(46)는 스테이징 뱅크(86) 및 분해 뱅크(88)를 포함한다. 스테이징 뱅크(86)는 4개의 디코더 출력 벡터 V₀, V₁, V₂ 및 V₃ 각각에 대한 모든 재구성된 샘플(N_N-1 내지 N₀)을 수신한다. 분해 뱅크(88)는 (a) 4개의 디코더 출력 벡터 V₀, V₁, V₂ 및 V₃ 각각에 대한 샘플(Sample_N-1 내지 Sample₀)을 송신 측에서 사용되는 것과 동일한 순열 기법을 이용하여 샘플 세트(22)의 스트림에 대해 노출된 칼라 정보(가령, S 신호)로 다시 분해하며, (b) 재구성된 샘플을 제2 클록 도메인으로부터 다시 제1 클록 도메인으로 교차시킨다. 재구성된 샘플 세트(22)의 스트림은 비디오 신호를 재포맷하는 리타이머(32)에 제공된다. 따라서 리타이머(32)의 출력은 샘플(22)의 시간 순서화된 세트 시퀀스의 재현이다. 비디오 싱크(14)는 DAC(103)의 뱅크와 비디오 디스플레이(85)를 포함한다. DAC(103)의 뱅크는 디지털 도메인의 샘플(22)을 다시 아날로그 도메인으로 변환하는 역할을 한다. 일 실시예에서, DAC(103)는 디스플레이(85)의 각 행에 대해 제공된다. 샘플(22)이 아날로그 도메인으로 변환되면, 그들은 잘 알려진 방식으로 비디오 디스플레이(85)에 디스플레이된다.

SSVT RX(30)는 또한 각 디코더(80)로부터 프레이밍 정보 및 애퍼처 정보를 수신하는 채널 정렬기(87) 및 수집기 컨트롤러(89)를 포함한다. 이에 응답하여, 수집기 컨트롤러(89)는 스테이징 뱅크(86) 및/또는 분해 뱅크(88)의 타이밍을 조정하여, 분해 뱅크에 제시된 모든 샘플이, 레벨 신호가 SSVT TX(28)에 의해 전송된 공통 시간 구간으로부터 왔음을 보장할 수 있다. 결과적으로, (a) 뱅크(88)에 의한 분해는 모든 샘플이 수신될 때까지 지연될 수 있고, (b) 분해 뱅크(88)가 임의의 타이밍 차이를 보상하기 때문에, 전송 매체(34)의 개별 채널이 반드시 모두 동일한 길이일 필요는 없다.

도 6은 4개의 디코더(80) 중 하나에 대한 논리도이다. 디코더(80)는 전송 매체(34)를 통해 수신된 4개의 차동 EM 레벨 신호 중 하나를 수신, 샘플링 및 유지하도록 배열된 차동 증폭기(92) 및 샘플 앤 홀드 회로(94)를 포함한다. 샘플링된 EM 레벨 신호는 N개의 디코더 트랙 회로(96)(N_N-1 내지 N₀) 각각에 제공된다. 시퀀서 컨트롤러(98)는 동일한 SSDS 칩을, 송신측에 각각 적용된 N개의 디코더 트랙 회로(96) 각각에 제공한다. 그 결과, 샘플 출력(N_N-1 내지 N₀)은 재구성 뱅크(82)에 제공된다. 다시, 송신측에서 사용된 동일한 SSDS 칩이 각 디코더 트랙 회로(96)에 의해 사용된다. 결과적으로, 복조된 샘플 N_N-1 내지 N₀은 송신측에서 전송 측에서의 변조 이전과 동일하다.

수집기 컨트롤러(89)는 임의의 순열을 추적하고, 분해 뱅크(88)가 송신측에서 벡터 V₀, V₁, V₂ 및 V₃을 구성하는데 사용된 것과 동일한 순열을 적용했는지 확인하는 역할을 한다.

각각의 디코더(80)의 수집기 컨트롤러(98)는 또한 스트로브 신호, 엔드 오브 뱅크(eob) 신호, 애퍼처 신호 및 프레이밍 신호를 포함한, 다수의 제어 신호를 생성한다. 스트로브 신호는 ADC(84)에 제공되고, 주어진 재구성 뱅크 콘텐츠의 아날로그-디지털 변환 프로세스가 시작될 수 있는 타이밍을 나타낸다. eob 신호는 재구성 뱅크(82)에 제공되고, 스테이징 뱅크(86)가 샘플로 완전히 채워지는 타이밍을 나타낸다. 이것이 발생할 때, eob 신호가 어서트(assert)되어, 재구성된 샘플들의 다음 세트(N_N-1 내지 N₀)를 예상하여 디코더 트랙(96) 및 스테이징 뱅크(86) 모두를 클리어한다. 애퍼처 제어 신호는 샘플 앤 홀드 회로(94)에 제공되고 프레이밍 신호는 채널 정렬기(87) 및 수집기 컨트롤러(89)에 제공된다.

대안적 실시예

전술한 실시예에서, ADC(84)는 디코딩된 샘플을 디지털 도메인으로 변환하고, 비디오 싱크(14)의 DAC(103)는 정렬된 샘플 세트(22)를 디스플레이 직전에 다시 아날로그 도메인으로 변환한다.

도 5b에 도시된 바와 같이, 재구성 뱅크(82)로부터의 샘플 출력이 아날로그 도메인에 남아 있어 DAC(103) 및 기타 구성요소에 대한 필요성을 제거하는, 대안적인 실시예가 도시되어 있다. 이 실시예에서, ADC(84), 분해 뱅크(88) 및 리타이머(32)는 선택적으로 제거된다. 대신에, 아날로그 샘플 출력이 스테이징 뱅크(86)에 제공되며, 이는 벡터 V₀ 내지 V₃이 송신 측에서 구성되었을 때 사용된 샘플에 대해 동일한 순열을 수행한다. 그런 다음 스테이징 뱅크(86)의 샘플 출력은 선택적 레벨 시프터(미도시)를 통해 비디오 싱크의 디스플레이(85)를 직접 구동하는 데 사용된다. 서로 다른 유형의 디스플레이는 디스플레이 패널을 구동하는 데 사용되는 서로 다른 전압을 필요로 하므로, 필요에 따라 스테이징 뱅크의 비디오 샘플 출력 전압 스케일을 조정하기 위해 레벨 시프터를 사용할 수 있다. 래치 유형 또는 인버터 유형과 같은 당업계에 공지된 임의의 적합한 레벨 시프터가 사용될 수 있다.

이 실시예에서, 수집기 컨트롤러(89)는 여러 기능을 수행한다. 수집기 컨트롤러(89)는 사용할 적절한 순열 선택을 추적하고 스테이징 뱅크(86)에 제공하는 역할을 한다. 수집기 컨트롤러(89)는 또한 이득 및 감마 값을 디스플레이(85)에 제공할 수 있다. 이득은 얼마나 많은 증폭이 적용되는지를 결정하고 감마 곡선은 광속(luminous flux)을 인지된 밝기에 연관시키며, 이는 광속의 인간의 광학적 인지를 선형화한다. 프레이밍 신호는 디스플레이(85) 상에 비디오 프레임을 구성하기 위한 타이밍을 의미한다. 반전 신호는 OLED와 같은 일부 유형의 디스플레이 패널에 의해 요구될 수 있는 바와 같이, 비디오 샘플 출력을 반전시키거나 반전시키지 않도록 레벨 시프터를 제어하기 위해 선택적으로 사용될 수 있다. 레벨 시프터가 사용되는 경우, 레벨 시프터의 출력은 일반적으로 래치된다. 이러한 실시예에서, 래치 신호는 레벨 시프트된 임의의 비디오 샘플 출력 신호의 래칭 및 릴리스의 타이밍을 제어하는 데 사용될 수 있다. 마지막으로 게이트 드라이버 제어 신호는 많은 디스플레이의 수평 행을 구동하는 데 일반적으로 사용되는 게이트 드라이버 회로에 사용된다.

도 7을 참조하면, 대표적인 디코더 트랙 회로(96)의 다이어그램이 도시되어 있다. 디코더 트랙 회로(96)는 승산기 부분(100) 및 누산기 부분(102)을 포함한다. 승산기 부분(100)은 제1 쌍의 스위치 S1-S1, 제2 쌍의 스위치 S2-S2, 제3 쌍의 스위치 S3-S3 및 한 쌍의 커패시터 C1-C1을 각각 제1(양극) 및 제2(음극) 전력 레일 상에 포함한다. 누산기 부분((102)은 추가 쌍의 트랜지스터 S4-S4, S5-S5, S6-S6 및 S7-S7, 연산 증폭기(104), 및 한 쌍의 커패시터 CF 및 CF를 각각 제1(양극) 및 제2(음극) 전력 레일 상에 포함한다.

각각의 복조 사이클에 대해, 차동 EM 레벨 신호 쌍이 제1 레벨 입력(레벨 +) 단자 및 제2 레벨 입력(레벨 -) 단자에서 수신된다. 차동 EM 레벨 신호 쌍은 수신된 SSDS 칩의 값에 따라, (1) 또는 음(-1)을 곱하여 조건부 반전함으로써, 승산기 부분(100)에서 복조된다.

SSDS 칩이 (+1)의 값을 갖는 경우, clk 1이 활성일 때 트랜지스터 쌍 S1-S1 및 S3-S3은 닫히고 S2-S2는 열린 상태를 유지한다. 그 결과, 제1 레벨 입력(레벨 +) 단자와 제2 레벨 입력(레벨 -) 단자의 전압 값이 각각 양극 레일과 음극 레일에 있는 두 개의 커패시터(C1, C1)에 전달되어 저장된다. 즉, 입력 값에 (+1)을 곱하고 반전이 발생하지 않는다.

SSDS 칩이 -1의 값을 갖는 경우, S1-S1 스위치는 둘 다 오프이고, 스위치 S2-S2 및 S3-S3은 clk 1이 활성일 때 모두 턴온된다. 그 결과 양극 또는 제1(+) 단자와 음극 또는 제2(-) 단자에 수신되는 전압값이 서로 바뀌게 된다. 즉, 제1단자 또는 양 단자에 제공된 입력 전압값은 하측 음극 레일의 커패시터(C1)로 전달되어 저장되고, 제2 또는 (-)단자에 제공된 전압값은 양극 상측 레일 상의 커패시터 C1에 스위칭되어 전달된다. 따라서, 입력 단자에서 수신된 전압 값이 반전되거나 (-1)이 곱해진다.

clk 1이 비활성으로 천이할 때, C1 및 C1에 축적된 전하가 남게 된다. clk 2가 활성화되면 트랜지스터 쌍 S4-S4가 열리고 트랜지스터 쌍 S5-S5 및 S6-S6이 닫힌다. 상부 또는 포지티브 레일의 커패시터 C1 및 하부 또는 네거티브 레일의 C1에 축적된 전하는 연산 증폭기(104)의 차동 입력에 제공된다. 연산 증폭기(104)의 출력은 송신 측에서의 인코딩 이전과 동일한 원래의 +/- 샘플 쌍이다.

2개의 커패시터(C1, C1)에 축적된 전하는 또한 Clk 2가 활성화될 때 상부 또는 포지티브 레일 및 하부 또는 네거티브 레일의 커패시터 CF 및 CF로 전달된다. 복조 주기마다 상부 및 하부 레일에 있는 커패시터 C1 및 C1의 전하가 각각 상부 및 하부 레일에 있는 두 개의 커패시터 CF 및 CF에 축적된다. clk 1 및 eob 신호가 둘 다 활성화되면 트랜지스터 쌍 S7-S7이 모두 닫히고 각 커패시터 CF 및 CF의 플레이트가 단락된다. 결과적으로, 축적된 전하가 제거되고 두 커패시터 CF 및 CF가 재설정되어 다음 복조 주기를 준비한다.

각각의 디코더(80)가 N개의 디코더 트랙 회로(96)를 갖기 때문에, N개의 디코딩된 또는 원래의 +/- 샘플 쌍이 복조 사이클마다 재생성된다. 이들 N +/- 샘플 쌍은 재구성 뱅크(82)에, ADC(84)에, 그리고 스테이징 뱅크(86) 및 분해 뱅크(88)를 포함하는 수집기(46)에, 그리고 최종적으로 리타이머(32)에 제공된다. 그 결과, 원래의 샘플 세트(22)는 원래의 칼라 콘텐츠 정보(예를 들어, RGB의 경우 S=3)로 재생성되고, 비디오 싱크(14)의 디스플레이(85)에 표시할 준비가 된다.

디코더 트랙(96)은 일련의 L개의 사이클에 걸쳐 들어오는 레벨 샘플들을 재구성하여, 그 트랙 코드의 연속적인 SSDS 칩으로 각각의 연속적인 입력 레벨을 복조한다. L개의 복조 각각의 결과는 피드백 커패시터 CF에 축적된다. 디코딩 주기의 제1 복조 주기에 해당하는 clk1 동안 eob가 어서트되면, CF는 eob 이후에 비워져, 0볼트 또는 일부 다른 재설정 전압으로부터 다시 누적되기 시작할 수 있다. 다양한 비배타적 실시예에서, L의 값은 미리 결정된 파라미터이다. 일반적으로, 파라미터 L이 높을수록 SSDS 프로세스 이득이 커지고, 전송 매체(34)를 통한 SSVT 신호 전송의 전기적 탄력성이 더 좋아진다. 한편, 파라미터 L이 높을수록, 전송 매체(34)에 의해 야기된 삽입 손실로 인해 신호 품질을 손상시킬 수 있는 SSVT 변조의 적용에 요구되는 주파수가 높다.

상술한 복조 사이클은 4개의 디코더(80) 각각에 대해 계속해서 반복된다. 최종 결과는 각각이 원래 칼라 콘텐츠 정보(즉, S 샘플 세트)를 갖도록 시간 순성화된 샘플 세트(22)의 원본 스트링의 복구이다. 그 후 샘플 세트(22)는 당업계에 잘 알려진 바와 같이 처리되어 비디오 싱크(14)의 디스플레이(85)에 표시된다. 대안적으로, 복구된 샘플 세트(22)는 시간 시프트 모드로 표시하기 위해 수신측에 저장될 수 있다.

수동형 다중-누산기 디코더

대안적인 실시예에서, 도 5a와 관련하여 설명된 바와 같이 수동형 승산-누산기 디코더가 디코더 블록(80)에서 선택적으로 사용될 수 있다. 아래에 상세히 기술된 바와 같이, 수동형 승산-누산기는 전송 매체(34)를 통해 수신된 비디오 미디어 샘플의 (L) 차동 쌍의 그룹을 처리하며, 여기서 (L)은 전송 이전에 미디어 인코딩에 사용된 SSDS 코드의 길이이다. 이 디코더는 상관 함수가 변조된 값의 정규화된 합산과 동등한 여러 커패시터에 걸친 전하 공유에 의해 구현되기 때문에 수동형이다. 이 디코더는 샘플의 (L) 차동 쌍과 해당 SSDS 칩 값의 곱의 결과가 디코딩 프로세스 동안 여러 저장 장치(예: 커패시터)에 저장되고 이후 정규화된 합산을 수행하기 위해 함께 단락되기 때문에, 승산 누산기이다.

도 8a를 참조하면, 수동형 승산 누산기 디코더(120)가 도시되어 있다. 일 실시예에 따르면, 수동형 승산 누산기 디코더(120)는 칩 승산기 스테이지(122)와, (+) 세트의 (L) 커패시터 및 (-) 세트의 (L) 커패시터를 포함하는 제1 저장 뱅크 A와, 제1 커패시터 쌍(129)을 포함한다.

차동 증폭기(124)의 (+/-) 출력과 (-/+) 입력 사이에 결합된 피드백 경로에 위치한 한 쌍의 리셋 요소(128)도 각각 제공된다. 리셋 요소(128)는 피드백 커패시터(129)를 리셋하여 스위칭 커패시터 증폭기를 구현한다.

칩 승산기 스테이지(122)는 전송 매체를 통해 앞서 설명한 바와 같이 SSDS(Spread Spectrum Direct Sequence) 코딩을 사용하여 인코더(28)에 의해 인코딩된 비디오 미디어 샘플의 L 차동 쌍(34L)을 전송 매체(34)를 통해 순차적으로 수신하도록 구성된다. 칩 승산기 스테이지(122)는 또한 각각 인코더(28)에 의해 차동 샘플 쌍을 인코딩하는 데 사용되는 상호 직교 SSDS 코드에 의해 특정된 SSDS 칩 값을 수신하도록 구성된다. 비배타적인 실시예에서, 채널 정렬기(87)는 정확한 SSDS 칩 값을 각각의 수신된 차동 쌍 샘플에 각각 그리고 순차적으로 적용하는 역할을 한다.

동작 중에, 샘플링 클록 Fssvt의 각 클록 사이클로 하나의 차동 쌍 샘플이 수신된다. 각각의 수신된 차동 쌍 샘플에 응답하여, 칩 승산기 스테이지(122)는 다음을 수행한다:

(1) 상호 직교 SSDS 코드의 SSDS 칩 값을 수신된 차동 쌍 샘플에 적용한다.

(2) 차동 쌍 샘플에 적용된 칩 값을 곱한다. 주어진 차동 쌍 샘플에 대해 적용된 칩 값의 상태에 따라, 승산기는 (+1) 또는 (-1)이다. 하나의 비제한적 적용은, 예를 들어, 칩 값이 제1 상태(예를 들어, "1")인 경우 승산기는 (+1)이다. 칩 값이 제2 상태(예: "0")인 경우 승산기는 (-1)이다. 그리고,

(3) 저장 블록 A의 (+) 및 (-) 쌍의 커패시터에 대한 곱셈 결과에 상응하는 전압 전하를 각각 저장한다. 칩 값이 (+1)이면 전하가 반전 없이 저장된다. 칩 값이 (-1)이면 저장 전에 먼저 전하가 반전된다. 이 반전은 입력 신호의 + 및 - 입력 값을 교환하여 수행할 수 있다.

비디오 미디어 신호의 (L) 차동 쌍이 순차적으로 수신됨에 따라, 위의 프로세스가 각 샘플에 대해 반복된다. 결과적으로, (+) 및 (-) 세트의 (L) 커패시터는 순차적으로 기록되어, 각각 수신된 (L) 차동 샘플에 대한 곱셈 결과에 상응하는 전하를 저장한다.

일단 (L) 차동 샘플이 수신되고 저장 뱅크 A의 (+) 및 (-) 커패시터 세트의 모든 (L) 커패시터가 곱셈 결과를 저장하면, 수동형 승산 누산기 디코더(120)는 디코딩된 차동 비디오 미디어 샘플 출력(즉, 샘플 _{P-1, N-1+}, 샘플 _{P-1, N-1-})을 생성하도록 동작한다. 이는 "평균화" 제어 신호의 어서트로 달성되며, 이에 따라 다음의 결과가 나타난다:

(1) 커패시터 뱅크 A의 곱셈 결과 전하 저장 중단;

(2) 저장 뱅크(A)의 모든 (L)의 (+) 커패시터 상의 전하의 단락으로, 누적된 전하들이 증폭기(124)의 입력에 "덤핑"됨. 증폭기(124)는 그 출력을 슬루잉(slewing)에 의해 응답하여, 차동 증폭기(124)의 음(-) 출력 단자에 결합된 제1 커패시터(129)를 통한 피드백 메커니즘을 거쳐 입력 상의 전압을 제어한다. 모든 (+) 커패시터에 축적된 전하를 덤핑함으로써, "평균" 전압이 증폭기(124)의 출력에서 실현된다; 그리고

(3) 축적된 전하가 증폭기(124)의 입력으로 "덤핑"되게 하는 저장 뱅크 A의 모든 (L) (-) 커패시터 상의 전하의 단락. 증폭기(124)는 그 출력의 슬루에 의해 응답하여, 그 출력을 차동 증폭기(124)의 양(+) 출력 단자에 결합된 제2 커패시터(129)를 통한 피드백 메커니즘을 거쳐 입력의 전압을 제어한다. 모든 (-) 커패시터에 축적된 전하를 덤핑함으로써 "평균" 전압이 증폭기(124)의 출력에서 실현된다.

저장 뱅크 A의 모든 (+) 커패시터와 모든 (-) 커패시터를 단순히 함께 단락시킴으로써, (L) 유입 차동 샘플에 대한 누적 전하의 평균이 증폭기(124)의 출력 쌍에 각각 제공된다. 따라서 평균화는 기본적으로 "무료"로 수행되며, 이는 상관 관계 프로세스가 최소 활성 구성 요소로 수동적으로 수행됨을 의미한다.

따라서 디코딩된 차동 비디오 미디어 샘플은 각각 차동 증폭기(124)의 양 및 음 출력 단자 상의 평균 전압 간의 차이로 표현된다. 차동 증폭기(124)는 이득 또는 감쇠를 제공하는 저장 뱅크 A의 커패시터에 대한 커패시터(129)의 크기에 따라 외부 영향으로부터 평균화 프로세스를 버퍼링하도록 작용하면서, 둘 사이의 임의의 공통 전압을 억제하는 역할을 한다. 추가 이득 및 버퍼링으로, 디코딩된 차동 비디오 미디어 샘플은 도 5a 또는 5b에 도시된 바와 같이 재구성 뱅크(82)를 구동하기에 더 적합하다.

차동 증폭기(124)의 주파수는 인입 (L) 차동 샘플을 샘플링하기 위해 사용되는 동일한 주파수 Fssvt에서 동작할 필요가 없다. 모든 (L) 인입 샘플마다 평균화 연산을 하므로 차동증폭기(124)의 주파수는 Fssvt/L이면 된다. 차동 증폭기(124)의 속도/정착 시간 요구 사항을 줄임으로써, 기능을 수행하는 데 필요한 전력이 줄어들고 평균화를 더 정확하게 수행한다.

차동 증폭기(124)를 위한 리셋 회로(128)는 커패시터(129) 상의 전압을 각각의 Fssvt/L 사이클로 0 볼트로 초기화 또는 리셋하기 위해 제공된다. 각각의 평균 연산 전에 리셋없이, 차동 증폭기(124)는 단일 평균 연산을 위해 수신하는 차동 입력을 단순히 증폭하는 것이 아니라, L 값의 현재 평균으로 L 샘플의 이전 값을 평균화할 것이다.

전술한 실시예에서, 저장 뱅크 A는 평균화 연산 동안 인입 차동 샘플에 대한 곱셈 결과 전하를 저장하는 데 사용될 수 없다. 결과적으로 처리 지연이 발생할 수 있다.

대안적인 실시예에서, 수동형 승산 누산기 디코더(120)는 (L) 세트의 (+) 및 (-) 커패시터를 포함하는 제2 저장 뱅크 B, 제2 차동 증폭기(126), 제2 커패시터 세트, 한 쌍의 리셋 커패시터(128), 및 멀티플렉서(130)를 또한 포함할 수 있다.

제2 저장 뱅크 B, 차동 증폭기(126), 제2 커패시터 세트(129) 및 리셋 회로(128)는 모두 전술한 바와 같이 그 대응부와 본질적으로 동일하게 동작한다. 따라서 이러한 구성 요소에 대한 자세한 설명은 간결함을 위해 여기에서 제공되지 않다.

동작 중에, 2개의 저장 뱅크 A 및 B가 교대로 사용된다. 하나가 샘플링 중일때 다른 하나는 평균화를 행하며, 그 반대도 마찬가지이다. 하나의 뱅크를 사용하여 샘플링하고 다른 뱅크는 평균화를 하는 방식으로, 최소한 두 가지 방법으로 처리 지연이 줄어든다. 첫째, 인입 (L) 차동 신호 쌍의 여러 세트를 중단 없이 수신, 멀티플라잉 및 저장할 수 있다. 둘째, 한 뱅크는 항상 샘플링하는 동안 다른 뱅크는 평균화하고 그 반대도 마찬가지이므로, 평균화 작업 후 차동 증폭기의 모든 속도/정착 시간 요구 사항이 효과적으로 무시된다.

2개의 저장 뱅크 A 및 B를 갖는 수동형 승산 누산기 디코더(120)의 실시예를 구현하기 위해, 몇몇 제어 신호가 요구된다. 이러한 제어 신호에는 다음이 포함된다:

(1) 저장 뱅크 A에 샘플/평균 제어 신호가 제공되고, 저장 뱅크 B에 상보 평균/샘플 신호가 제공된다. 이 두 제어 신호는 상보적이므로, 하나의 뱅크는 항상 현재 인입 (L) 차동 신호 세트를 샘플링할 것이고, 다른 저장 뱅크와 관련된 차동 증폭기는 평균화하고 있을 것이며, 그 반대도 마찬가지다; 그리고

(2) 뱅크 선택 제어 신호는 멀티플렉서(130)에 제공된다. 따라서, 하나의 뱅크가 샘플링 및 저장을 행할 때, 멀티플렉서(130)는 평균화를 수행하는 다른 뱅크의 차동 증폭기 출력(124 또는 126)을 선택한다. 샘플/평균 제어 신호의 전환과 일치하도록 뱅크 선택 제어 신호를 전환함으로써, 멀티플렉서(130)의 출력은 평균화를 수행하는 커패시터 뱅크를 택하도록 항상 선택된다. 그 결과, 칩 승산기 스테이지(122)가 인입 차동 입력 신호를 수신하는 한, 디코딩된 차동 비디오 미디어 샘플이 계속 생성된다.

도 9를 참조하면, 수동형 승산 누산기 디코더(120)의 2-뱅크 실시예의 동작의 교대 특성을 예시하는 타이밍도가 예시되어 있다.

도면에서 명백한 바와 같이, 2개의 커패시터 뱅크 A 및 B는 샘플링과 평균화 사이에서 교대한다. 왼쪽으로부터 오른쪽으로, 커패시터 뱅크 A는 처음에 샘플링한 다음, 평균화하여, 차동 증폭기(124)의 출력에 대한 결과를 출력한 다음, 다시 샘플링한다. 동시에, 커패시터 뱅크 B는 그 보완을 수행하는데, 이는 초기에 평균화하여 결과를 차동 증폭기(126)로 출력한 다음, 샘플링에 이어 평균화하여 결과를 차동 증폭기(126)로 출력함을 의미한다. Fssvt의 (L) 클럭 주기마다 평균/제어 신호의 상태를 전환함으로써 이러한 교대 패턴이 계속적으로 반복된다. 그 결과, 복수의 출력, 디코딩된 차동, 비디오 미디어 샘플이 계속해서 생성된다.

도 10을 참조하면, 예시적인 저장 뱅크(140)(예를 들어, A 또는 B) 및 제어 로직이 도시되어 있다. L=128인 상기 예를 사용하면, 저장 뱅크(140)는 도면 1 내지 (L)에 표시된 128개의 스테이지를 포함할 것이다. 각 스테이지는 스위치의 제1 쌍(S1-S1), 스위치의 제2 쌍(S2-S2) 및 상보 커패시터 C(+) 및 C(-)를 포함한다.

각각의 스테이지는 또한 제1 쌍의 스위치(S1-S1)의 개방/폐쇄를 제어하기 위한 제어 로직 유닛(148)으로부터의 출력을 수신하도록 구성된다. 비배타적 실시예에서, 제어 로직 유닛(148)은 각각 (L) 스테이지 주변으로 단일 "1" 비트를 순환시키는 (L) 비트 길이의 순환 시프트-레지스터를 포함한다. 임의의 시점에서 "1" 비트의 위치는 주어진 차동 쌍 입력의 곱셈 곱에 대한 샘플링에 사용될 (L) 스테이지들 중의 스테이지를 선택한다. (L) Fssvt 클록 사이클과 실질적으로 일치하도록 "1" 비트를 순환함으로써, (L) 샘플이 각각 (L) 스테이지에서 수집된다. 다양한 대안적 실시예에서, 단일 "1" 비트의 펄스 폭은 Fssvt 클록의 펄스 폭과 동일하거나 다소 작을 수 있다. 더 작은 펄스 폭을 사용함으로써, 부분적으로 켜져 있는 인접한 스테이지(L)의 샘플링 커패시터 사이의 임의의 중첩이 방지되거나 완화된다.

각각의 스테이지는 또한 커패시터 뱅크 A에 대한 샘플/평균 제어 신호 또는 커패시터 뱅크 B에 대한 상보적 평균/샘플 제어 신호를 수신하도록 구성된 입력 단자를 갖는다. 두 뱅크 모두에서, 이 제어 신호는 스위치 S2-S2의 제2 세트의 열기/닫기를 제어하는데 사용된다.

샘플링 동안, 커패시터 뱅크 A에 대한 샘플/평균(또는 커패시터 뱅크 B에 대한 평균/샘플) 신호는 샘플링 상태로 유지된다. 결과적으로 스위치 S2-S2는 열린 상태를 유지한다.

샘플링 동안, 제어 로직 유닛(148)은 스테이지(L) 내지 스테이지(1) 각각에 대해 단일 "1" 비트를 순차적으로 순환시킨다. 결과적으로 Fssvt 클럭 주기당 하나의 스테이지만 선택된다. 선택한 스테이지의 경우, 스위치 S1-S1이 닫혀서, 현재 수신된 차동 쌍 샘플에 대한 곱셈 결과에 상응하는 전하 값을 수신하여, 선택된 스테이지의 C(+) 및 C(-) 커패시터에 각각 저장할 수 있다.

모든 (L) 스테이지를 통해 순환함으로써, 수신되는 인입 (L) 차동 신호 쌍 샘플에 대한 곱셈 곱에 상응하는 전하가 각각의 (L) Fssvt 클록 사이클에 걸쳐 (L) 스테이지에 저장된다. 모든 (L) 스테이지가 전하를 축적하면 평균 연산을 수행할 준비가 된 것이다.

평균화 동작을 개시하기 위해, 저장 뱅크 A에 대한 샘플/평균 신호(또는 저장 뱅크 B에 대한 평균/샘플 신호)가 평균화 상태로 천이하고 제어 로직 유닛(148)은 "1" 비트의 순환을 정지시킨다. . 그 결과, 모든 (L) 스테이지의 스위치 S1-S1은 개방되고, 모든 (L) 스테이지의 스위치 S2-S2는 폐쇄된다. 결과적으로, 모든 (L) 스테이지의 상보 커패시터 C(+) 및 C(-) 상의 전하는 각각 해당 차동 증폭기의 (-) 및 (+) 단자에서 증폭기(124)의 입력으로 "덤핑"(즉, 평균화)된다.

"덤핑"/평균화 프로세스 동안, 다른 커패시터(전하를 가지지 않도록 이전에 초기화됨)를 L 커패시터 세트에 연결하여, 결과의 일부를 별도의 커패시터에 전송하는 것이 가능하다는 점에 유의해야 한다(그 비율은 L 커패시터의 합에 대한 별도 커패시터의 크기의 비에 좌우됨). 이 기술은 결과를 대응하는 차동 증폭기(뱅크 A의 경우 124, 뱅크 B의 경우 126)의 입력으로 전달하는 수단을 제공한다.

전술한 바와 같이 도 8a의 저장 뱅크 A 및 B는 대칭이고 둘 다 (L) 스테이지를 포함하지만, 이것은 결코 요구 사항이 아님을 이해해야 한다. 반대로 A 및 B 저장 뱅크는 완전한 복제본일 필요가 없다. 차동 입력 샘플의 연속 스트림을 처리할 수 있다는 요구 사항을 충족시키기에 충분한 복제를 가지면 된다. 예를 들어, 하나 또는 둘 모두의 저장 뱅크는 (L)보다 적은 스테이지를 가질 수 있다. 대안적인 실시예에서, 다수의 저장 뱅크 내 소수의 스테이지만이 복제될 필요가 있다. 잠재적인 복제 단계의 수는 증폭기(124) 출력으로의 평균화 연산의 완료를 보장하기에 충분하면 되고, 그 증폭기를 Mux(130)를 통해 구동시켜 결과를 다음 회로로 전달하기에 충분한 시간이면 된다. 한 뱅크의 결과(증폭기에 의한) 출력은, 평가가 완료된 후 출력 증폭기가 "독립"하기 때문에, 저장 요소를 공유하더라도 다음 뱅크의 샘플링 중에 수행될 수 있다.

도 8b는 멀티플렉서가 필요하지 않은 부분 파이프라인 접근법을 구현하는 수동형 승산 누산기 디코더(120')를 도시한다. 저장 뱅크 A' 및 B'의 소수 스테이지만 복제하면 된다. 잠재적 복제 스테이지의 수는 증폭기(125)로의 평균 연산의 완료를 보장하기에 충분하면 되고, 그 결과를 다음 회로로 전달하기 위해 그 증폭기의 정착에 충분한 시간이면 된다. 따라서 도 8a의 뱅크 A와 B는 본질적으로 "절단"되어, L보다 적은 수의 스테이지만 포함하도록 단축되어 도시되는 바와 같이 뱅크 A'와 B'가 된다. 나머지 스테이지를 포함하는 새로운 저장 뱅크 C가 제공된다. 예를 들어 뱅크 A'와 B'에 (L-X) 스테이지(X는 0보다 큰 양의 정수)가 있는 경우, 뱅크 C에는 X 스테이지가 있다. 따라서, 칩 승산기 스테이지(122')로부터의 값이 뱅크 A' 및 뱅크 C를 채우고 있고 증폭기(125)에 의해 샘플링 및 출력됨에 따라, 스테이지(122')로부터의 결과는 뱅크 B'를 채우고 있다(증폭기(125)가 정착하여 뱅크 A'을 통해 수신되는 전압을 출력하기 위한 시간을 허용함). 따라서 뱅크 A'와 B'의 크기가 조정되어, 증폭기가 뱅크 A'를 통해 전압 출력을 완료할 때, (이전에 로드된) 뱅크 B'의 결과가 뱅크 C로 로드되고 뱅크 B'가 계속 채워진다(그리고 뱅크 A'이 이제 채워지기 시작하고 뱅크 B' 결과가 출력됨). 그 장점은 회로의 중복이 적고, 필요한 칩 면적이 적으며, 하나의 증폭기만 필요하고 멀티플렉서가 필요하지 않다는 것이다.

수동형 승산-누산기 디코더(120)의 전술한 다양한 실시예는 본질적으로 도 5a 및 도 5b에 도시된 바와 같이 디코더 블록(80)에서 사용되는 N개의 디코더에 대한 "드롭-인(drop-in)" 대체물이다. 전술한 바와 같이, 디코더 블록(80)마다 N개의 디코더 회로(N₀ 내지 N_N-1)가 디코더 블록(80)마다 제공된다. N개의 디코더 회로 각각은 차동 레벨 샘플(+/- 레벨 신호)을 순차적으로 수신하도록 구성된다. 차동 레벨 신호가 수신됨에 따라 N개의 수동형 승산 누산기 디코더 회로(120) 각각은 송신 측에서 레벨 위치(P)와 샘플 위치(N)에 대한 인코딩에 사용된 상호 직교 SSDS 코드의 동일한 고유 SSDS 코드를 적용한다. 그 결과, 각각의 수동형 승산 누산기 디코더 회로(120)는 주어진 P 및 N 위치에 대한 차동 샘플 쌍을 생성한다. 다시 말해서 (P) 디코더(80) 각각에 대한 N 디코더 회로 모두에 대해, (샘플⁰⁺, 샘플^0- 내지 샘플_{P-1, N-1+}, 샘플_{P-1, N-1-})로부터 완전한 차동 샘플 세트가 생성되어, 도 5a 및 도 5b에 도시된 바와 같이 재구성 뱅크(82)에 제공된다. 도 5a 및 도 5b와 관련하여 설명된 비배타적 실시예에서, 그리고 여기에서는 도 8a 및 8b와 관련하여, N은 64개 채널이고 SSDS 코드의 길이는 L=128이다.

다양한 인코더 및 디코더에 대한 상기 논의는 차동 신호에 대해 설명된다. 그러나 이것은 결코 요건이 아니라는 점에 유의해야 한다. 다양한 대안적 실시예에서, 인코더 및 디코더는 비차동 신호(즉, 단일 신호)도 동작 및 처리하도록 구성될 수 있다.

SSVT 아날로그 및 디지털 인코딩, 디코딩 및 파형

본 개시의 목적을 위해, 전자기 신호(EM 신호)는 진폭이 시간에 따라 변하는 전자기 에너지로 표현되는 변수이다. EM 신호는 전선 쌍(또는 케이블), 자유 공간(또는 무선), 광학 또는 도파관(섬유)과 같이, EM 경로를 통해 송신기 단자로부터 수신기 단자로 전파된다. EM 신호는 시간과 진폭의 두 가지 차원에서 각각 독립적으로 연속적이거나 불연속적인 것으로 특징지을 수 있다. "순수한 아날로그" 신호는 연속 시간, 연속 진폭 EM 신호이다. "디지털" 신호는 이산 시간, 이산 진폭 EM 신호이다. "샘플링된 아날로그" 신호는 이산 시간, 연속 진폭 EM 신호이다.

본 발명은 기존의 SSDS-CDMA 신호에 대한 개선인 "확산-스펙트럼 비디오 전송"(SSVT) 신호로 불리는 새로운 이산 시간 연속 진폭 EM 신호를 개시한다. SSVT는 향상된 SSDS(Spread-Spectrum Direct Sequence) 기반 변조를 사용하여 EM 경로(들)를 통해 비디오 소스로부터 비디오 싱크로 전자기(EM) 비디오 신호를 전송하는 것을 말한다.

CDMA(Code Division Multiple Access)는 셀룰러 전화를 비롯한 무선 통신 기술에 일반적으로 사용되는 잘 알려진 채널 액세스 프로토콜이다. CDMA는 여러 개의 서로 다른 송신기가 단일 통신 채널을 통해 동시에 정보를 보낼 수 있는 다중 액세스의 한 예다. 통신 분야에서, CDMA를 사용하면 여러 사용자가 다른 사용자와의 간섭 없이 주어진 주파수 대역을 공유할 수 있다. CDMA는 각 사용자의 데이터를 인코딩하기 위해 고유한 직교 코드에 의존하는 인코딩인 SSDS(Spread Spectrum Direct Sequence)를 사용한다. 고유 코드를 사용하면 여러 사용자의 전송을 결합하여 사용자 간 간섭 없이 전송할 수 있다. 수신 측에서는 각 사용자에 대해 동일한 고유 또는 직교 코드를 사용하여 전송을 복조하고, 각 사용자의 데이터를 각각 복구한다. SSVT 신호는 CDMA와 다르다.

입력 비디오(예를 들어) 샘플의 스트림이 인코더에서 수신됨에 따라, 이들은 SSVT 신호를 생성하기 위해 다수의 인코더 입력 벡터 각각에 SSDS 기반 변조를 적용함으로써 인코딩된다. 그런 다음 SSVT 신호는 전송 매체를 통해 전송된다. 수신 측에서, 들어오는 SSVT 신호는, 인코딩된 샘플을 재구성하기 위해 해당 SSDS 기반 복조를 적용하여 디코딩된다. 결과적으로, 색상 및 픽셀 관련 정보를 포함하는 시간순으로 정렬된 비디오 샘플의 원본 스트림이 비디오 소스로부터 비디오 싱크로 전달된다.

도 11은 신호 샘플(이 경우에는 아날로그 값)이 인코더 내에서 인코딩된 다음 전자기 경로를 통해 전송되는 방법을 보여주는 단순한 예를 도시한다. 비디오 프레임 내의 개별 픽셀의 전압을 나타내는 N 아날로그 값(902-908)의 입력 벡터가 표시된다. 이러한 전압은 흑백 이미지의 광도 또는 픽셀의 특정 색상 값, 예를 들어 픽셀의 R, G 또는 B 색상 값의 광도를 나타낼 수 있으며, 즉, 각 값은 지정된 칼라 공간에서 감지되거나 측정된 빛의 양을 나타낸다. 이 예에서는 픽셀 전압이 사용되지만 이 인코딩 기술은 LIDAR 값, 사운드 값, 촉각 값, 에어로졸 값 등과 같은, 센서의 다양한 신호 중 임의의 것을 나타내는 전압과 함께 사용될 수 있다. 디지털 값인 신호 샘플도 인코딩될 수 있고, 이 디지털 인코딩은 아래에 설명되어 있다. 또한, 하나의 인코더와 하나의 EM 경로가 도시되어 있지만, 본 발명의 실시예는 각각이 EM 경로를 통해 전송하는 다중 인코더와 잘 작동한다.

바람직하게는, 이들 전압의 범위는 효율성을 위해 0 내지 1V이지만, 다른 범위도 가능하다. 이러한 전압은 일반적으로 특정 순서로 프레임의 행에 있는 픽셀에서 취해지지만 다른 규칙을 사용하여 이러한 픽셀을 선택하고 정렬할 수 있다. 이러한 픽셀을 선택하고 인코딩을 위해 순서를 지정하는 데 사용되는 규칙이 무엇이든에 관계없이, 이러한 전압을 동일한 순서로 디코딩한 다음 해당 전압을 이들이 속한 결과 프레임에 배치하기 위해 동일한 규칙이 수신 단에서 디코더에 의해 사용된다. 마찬가지로, 프레임이 칼라가고 RGB를 사용하는 경우, 이 인코더의 규칙은 모든 R 픽셀 전압이 먼저 인코딩된 다음 G 및 B 전압이 인코딩되는 것이거나, 전압(902- 906)이 해당 행에 있는 픽셀의 RGB 값이고 다음 세 전압(908-912)은 다음 픽셀의 RGB 값을 나타내며, 등등과 같은 것이 규칙일 수 있다. 다시, 순서 및 인코딩 전압에 대해 이 인코더에 의해 사용되는 것과 동일한 규칙이 수신 단에서 디코더에 의해 사용될 것이다. 아날로그 값 902-908(색상 값, 행, 등)을 순서화하기 위한 임의의 특정 규칙이 디코더가 동일한 규칙을 사용하는 한 사용될 수 있다. 도시된 바와 같이, 임의의 수의 N 아날로그 값(902-908)은 코드 북(920)을 사용하여 한 번에 인코딩하기 위해 제시될 수 있으며, 코드 북의 N 항목의 수에 의해서만 제한된다.

언급한 바와 같이, 코드 북(920)은 임의의 수의 N 코드(932-938)를 갖고; 이 간단한 예에서 코드 북에는 4개의 코드가 있으며 이는 4개의 아날로그 값(902-908)이 한 번에 인코딩됨을 의미한다. 127코드, 255코드 등 더 많은 코드를 사용할 수 있으나 회로 복잡도 등의 실용적 고려사항으로 인해, 보다 적은 코드를 사용하는 것이 바람직하다. 당업계에 공지된 바와 같이, 코드 북(920)은 각각 길이 L인 N개의 상호 직교 코드를 포함하고; 이 예에서 L = 4이다. 전형적으로, 각각의 코드는 SSDS 코드이지만, 여기서 논의된 바와 같이 반드시 확산 코드일 필요는 없다. 표시된 것처럼 각 코드는 L 시간 구간("칩"이라고도 함)으로 나뉘고 각 시간 구간에는 해당 코드에 대한 이진 값이 포함된다. 코드 표현(942)에 도시된 바와 같이, 코드(934)는 전통적인 이진 형식 "1100"으로 표현될 수 있지만, 동일한 코드가, 아래 설명되는 것처럼 값을 변조함에 있어서, 사용 용이성을 위해 코드 표현(944)에 도시된 바와 같이 "1 1 -1 -1"로 표현될 수도 있다. 코드 932 및 936-938은 또한 942 또는 944에서처럼 표시될 수 있다. 길이 L의 각 코드는 상이한 컴퓨팅 장치(예: 전화), 상이한 사람 또는 상이한 송신기와 관련되지 않는다는 점에 유의해야한다.

따라서, (이 간단한 예에서) 4개의 아날로그 값(902-908)을 전송 매체(34)를 통해 수신기(해당 디코더 포함)로 전송하기 위해 다음 기술이 사용된다. 각 아날로그 값은 해당 코드의 표현(944)에서 각 칩에 의해 변조된다. 예를 들어, 값(902), 즉 .3은 시간상 순차적으로 코드(932)의 표현(944)에서 각 칩에 의해 변조(948)된다. 변조(948)는 승산 연산자일 수 있다. 따라서 .3을 코드 932로 변조하면 시리즈 ".3, .3, .3, .3"이 된다. 코드 934로 .7을 변조하면 ".7, .7, -.7, -.7"이 되고 값 "0"은 "0, 0, 0, 0"이 되고 "값 "1"은 "1, -1, 1, -1"이 된다. 일반적으로 각 코드의 제1 칩은 해당 아날로그 값을 변조하고, 각 코드의 다음 칩은 그 아날로그 값을 변조하지만, 일 구현예는 다음 아날로그 값으로 이동하기 전에 코드의 모든 칩에 의해 특정 아날로그 값을 또한 변조할 수 있다.

각 시간 구간에서, 변조된 아날로그 값은 아날로그 출력 레벨(952-958)을 얻기 위해 합산된다(951)(이 도면에서 수직으로 인식됨). 예를 들어, 이러한 시간 구간에 대한 변조 값들의 합계는 2, 0, .6, -1.4의 출력 레벨로 나타난다. 이러한 아날로그 출력 레벨(952-958)은 전송선의 전압 제한에 맞추기 위해 추가로 정규화 또는 증폭될 수 있으며, 그런 다음, 전송 매체(34)의 전자기 경로(예: 차동 트위스티드 페어)를 통해 해당 순서로 생성될 때 시간에 따라 순차적으로 전송될 수 있다. 그런 다음 수신기는 해당 출력 레벨(952-958)을 순서대로 수신한 다음, 여기에 표시된 인코딩 방식의 반대를 사용하여 동일한 코드 북(920)을 사용하여 디코딩한다. 결과적인 픽셀 전압(902-908)은 사용된 규칙에 따라 수신단에서 디스플레이의 프레임에 디스플레이될 수 있다. 따라서, 아날로그 값(902-908)은 L 아날로그 출력 레벨(952-958)의 순차적인 시리즈에서 단일 전자기 경로를 통해 효과적으로 병렬로 전송된다. 다수의 인코더 및 전자기 경로가 본 명세서에 도시되고 설명된 바와 같이 사용될 수도 있다. 또한, 이러한 방식으로 인코딩될 수 있는 N 샘플의 수는 코드 북에서 사용되는 직교 코드의 수에 따라 달라진다.

유리하게도, 강력한 SSDS 기술(예: 확산 코드)의 사용이 대역폭의 상당한 감소를 초래하더라도, 상호 직교 코드의 사용, 해당 코드의 칩에 의한 각 샘플의 변조, 합산, 및 L 출력 레벨을 사용한 N 샘플의 병렬 전송으로, 상당한 대역폭 이득이 발생한다. 이진 디지트가 직렬로 인코딩된 후 합산되는 전통적인 CDMA 기술과 달리, 본 발명은 먼저 해당 코드의 각 칩별로 각 샘플을 변조한 다음, 코드의 각 시간 구간에서 이러한 변조를 합산하여, 각각의 특정 시간 구간에 대해 결과적인 아날로그 전압 레벨을 얻을 수 있다. 전송 매체를 통해 전송되는 것은 이진 디지트 표현이 아니라 이러한 아날로그 출력 레벨이다. 또한, 본 발명은 하나의 비디오 소스로부터 다른 비디오 싱크로, 즉 엔드포인트에서 엔드포인트로, 아날로그 전압을 전송한다. 상이한 사람들, 상이한 장치들 또는 상이한 소스들에 의한 다중 액세스를 허용하는 CDMA 기술과 달리, 본 발명의 샘플의 변조 및 합산은 SSDS 기술에 의해 도입된 대역폭 손실을 보상하기 위해 사용되며, 비디오 정보의 프레임(들)을 단일 비디오 소스로부터 단일 비디오 싱크로, 즉 소스의 단일 센서(또는 여러 센서)로부터 싱크의 단일 위치로 전송한다.

도 12는 디지털 값인 신호 샘플에 적용 가능한 이 새로운 인코딩 기술을 도시한다. 여기서, 디지털 값(902'-908')은 전압의 디지털 표현, 즉 전송되고 비트로 저장되는 이진수이다. 전압의 다른 예를 사용하여 값 902'는 "1101", 값 904'는 "0011", 값 906'은 "0001", 값 908'은 "1000"이다. 각각의 디지털 값은 변조될 디지털 값에 대응하는 코드의 칩에 따라, 각 코드의 표현(944)에 의해, "1" 또는 "-1"로 변조(디지털 승산)된다. 각 코드의 제1 시간 구간(940)만 고려하고 부호 비트인 MSB(Most Significant Bit)를 더하면 "1101"을 변조하면 "01101"(MSB "0"은 양수 값을 의미함)이 되고, "0011"을 변조하면 "01101"이 된다. "0011"을 변조하면 "00011"을 생성하고 "0001"을 변조하면 "00001"을 생성하고 "1000"을 변조하면 "01000"을 생성한다. 이러한 변조된 값은 제1 시간 구간에 주석으로 표시된다. (표시되지는 않았지만 -1 칩에 의한 변조는 음수 값에 대한 적절한 이진 표현을 사용하여 이진수로 표현될 수 있는 음수 값을 산출한다).

디지털 합산하면, 제1 시간 구간에서 이러한 변조된 값은 디지털 값 952' "011001"(다시, MSB는 부호 비트임)을 생성하고; 다른 디지털 값 954'-958'은 이 예에 표시되지 않지만 동일한 방식으로 계산된다. 10진수에서 이 합계를 고려하면 변조된 값 13, 3, 1 및 8의 합계가 25임을 확인할 수 있다. 이 예에는 표시되지 않았지만 일반적으로 추가 MSB는 합계가 5비트보다 큰 값을 요한다는 점에서 결과 레벨 952'-958'에 사용할 수 있다. 예를 들어, 902'-908' 값이 4비트로 표현된다면, 952'-958' 레벨은 64개의 코드가 있는 경우(64비트의 log2 추가) 최대 10비트로 표현될 수 있다. 또는 32개의 변조된 값이 합산되면 5비트가 추가된다. 출력 레벨에 필요한 비트 수는 코드 수에 따라 달라질 것이다.

출력 레벨(950')은 먼저 DAC의 입력 요건에 맞게 조정되도록 정규화될 수 있고, 그 다음 EM 경로를 통한 전송을 위해 각각의 디지털 값을 대응하는 아날로그 값으로 변환하기 위해 DAC(959)에 순차적으로 공급될 수 있다. DAC(959)는 MAX5857 RF DAC(클록 곱셈 PLL/VCO 및 14비트 RF DAC 코어를 포함함, 복잡한 경로를 바이패스하여 RF DAC 코어에 직접 액세스할 수 있음)일 수 있으며, 그 뒤에 대역 통과 필터 및 그런 다음 가변 이득 증폭기(VGA)(도시되지 않음)가 이어질 수 있다. 일부 상황에서 레벨(950')에서 사용되는 비트의 수는 DAC(959)에 의해 허용되는 수보다 크며, 예를 들어 레벨(952')은 10비트로 표현되지만 DAC(959)는 8비트 DAC이다. 이러한 상황에서 디스플레이에서 결과 이미지의 시각적 품질 손실 없이, 적절한 수의 LSB가 폐기되고 나머지 MSB가 DAC에 의해 처리된다.

유리하게는, 전체 디지털 값이 변조된 다음, 이러한 전체 변조된 디지털 값이 디지털 방식으로 합산되어 변환 및 전송을 위한 디지털 출력 레벨을 생성한다. 이 기술은 디지털 값의 각 이진수를 변조한 다음 이러한 변조된 비트를 합산하여 출력을 생성하는 CDMA와 다르다. 예를 들어, 각 디지털 값에 B 비트가 있다고 가정하면, CDMA의 경우, 총 B*L 출력 레벨을 전송해야 하지만, 이 새로운 디지털 인코딩 기술의 경우, 총 L 출력 레벨만 보내면 되며, 이는 장점이 된다.

도 13은 도 11의 인코더를 사용하여 인코딩된 아날로그 입력 레벨의 디코딩을 도시한다. 도시된 바와 같이, L 입력 레벨(950)은 전송 매체(34)의 단일 전자기 경로를 통해 수신되었다. 여기서 설명하고 앞서 명시한 바와 같이, 코드 북(920)은 N개의 아날로그 값(902-908)(즉, 위에서 인코딩된 동일한 아날로그 값(902-908))의 출력 벡터를 생성하기 위해 입력 레벨(950)을 디코딩하는 데 사용될 N개의 직교 코드(932-938)를 포함한다. 디코딩을 수행하기 위해, 수직 화살표로 표시된 바와 같이, 각 입력 레벨(952-958)은 출력 벡터(902-908)의 특정 인덱스에 대응하는 각 코드의 각 칩에 의해 변조(961)된다. 제1 코드(932)에 의한 레벨(952-958)의 변조를 고려하면, 그러한 변조는 일련의 변조된 값 "2, 0, .6, -1.4"를 생성한다. 제2 코드(934)에 의한 레벨 952-958의 변조는 일련의 변조된 값 "2, 0, -.6, 1.4"를 생성한다. 제3 코드(936)에 의한 변조는 "2, 0, -.6, -1.4"를 생성하고, 제4 코드(938)에 의한 변조는 "2, 0, .6, 1.4"를 생성한다.

다음으로, 수평 화살표로 표시된 바와 같이, 아날로그 값(902-908) 중 하나를 생성하기 위해 각각의 일련의 변조된 값이 합산된다. 예를 들어, 제1 시리즈를 합산하여 아날로그 값 "1.2"(배율 인수 "4를 사용하여 정규화한 후 ".3"이 됨)를 생성한다. 유사한 방식으로, 변조된 값의 다른 3개 시리즈는 합산되어 아날로그 값 "2.8", "0" 및 "4"를 생성하고, 정규화된 후 아날로그 값 902-908의 출력 벡터를 생성한다. 각 코드는 입력 레벨을 변조한 다음, 해당 시리즈를 합산하거나 각 시리즈를 합산하기 전에 모두 입력 레벨을 변조할 수 있다. 따라서, N 아날로그 값(902-908)의 출력 벡터는 L 출력 레벨을 사용하여 병렬로 전송되었다.

이들 예에서 도시되지 않은 것은 디지털 입력 레벨을 디코딩하는 예이지만, 당업자는 상기 설명에서 디지털 값의 인코딩을 읽을 때 이러한 디코딩을 수행하는 것이 직관적임을 알 것이다.

도 14a, 14b 및 14c는 인코더 및 디코더가 아날로그 샘플 또는 디지털 샘플에서 작동할 수 있음을 도시한다. 다양한 아날로그 및 디지털 인코더와 디코더가 앞에서 설명된 바 있다.

도 14a는 아날로그 인코더 및 대응하는 아날로그 디코더의 사용을 예시한다. 아날로그 인코더(900)로의 입력은 아날로그 인코더에 위치한 DAC(972)에 의해 아날로그로 변환된 아날로그 샘플(970) 또는 디지털 샘플(971)이다. 이러한 방식으로, 아날로그 인코더에 도달하는 아날로그 또는 디지털 샘플은 송신 매체(34) 상의 전자기 경로를 통한 송신을 위해 인코딩될 수 있다. 아날로그 디코더(900')는 인코딩된 아날로그 샘플을 디코딩하여 출력을 위한 아날로그 샘플(970)을 생성한다. 아날로그 샘플(970)은 그대로 사용되거나 ADC를 사용하여 디지털 샘플로 변환될 수 있다.

도 14b는 디지털 인코더 및 대응하는 아날로그 디코더의 사용을 예시한다. 디지털 인코더(901)로의 입력은 디지털 인코더에 위치한 ADC(973)에 의해 디지털로 변환된 디지털 샘플(971) 또는 아날로그 샘플(970)이다. 인코더가 디지털이므로 인코더에 위치한 DAC(959)는 인코딩된 샘플을 전자기 경로를 통해 전송하기 전에 아날로그로 변환한다. 이러한 방식으로, 디지털 인코더에 도달하는 아날로그 또는 디지털 샘플은 전송 매체(34) 상의 전자기 경로를 통한 전송을 위해 인코딩될 수 있다. 아날로그 디코더(900')는 인코딩된 아날로그 샘플을 디코딩하여 출력을 위한 아날로그 샘플(970)을 생성한다. 아날로그 샘플(970)은 그대로 사용되거나 ADC를 사용하여 디지털 샘플로 변환될 수 있다.

도 14c는 전송 매체(34) 상의 전자기 경로를 통해 도달한, 인코딩된 아날로그 신호를 디코딩하기 위한 디지털 디코더의 사용을 예시한다. 인코딩된 아날로그 신호는 도 14a의 아날로그 인코더 또는 도 14b의 디지털 인코더를 사용하여 전송될 수 있다. 디지털 디코더(976)에 위치한 ADC(974)는 전자기 경로를 통해 전송되는, 인코딩된 아날로그 샘플을 수신하고, 샘플을 디지털로 변환한다. 이들 인코딩된 디지털 샘플은 디지털 디코더(976)에 의해 디지털 샘플(978)로 디코딩된다(전자기 경로를 통한 전송 전에 원래 인코딩되었던 샘플의 입력 벡터 값에 대응함). 디지털 샘플(978)은 그대로 사용되거나 DAC를 사용하여 아날로그 샘플로 변환될 수 있다.

도 15는 아날로그 인코더로부터 출력된 후(또는 디지털 인코딩되어 DAC에 의해 변환된 후) 전자기 경로를 통해 전송되는 SSVT 파형(602)의 시뮬레이션(이상화된 오실로스코프 트레이스와 유사함)을 보여준다. 수직 스케일은 전압이고 수평 스케일은 100ps 오실로스코프 측정 시간 구간이다. SSVT 신호(602)는 디지털 신호가 아닌 아날로그 파형(즉, 신호가 이진수를 나타내지 않음)이며 이 실시예에서는 약 -15V에서 약 +15V까지의 전압 범위를 전송할 수 있다. 전압 값 의 아날로그 파형은 완전히 아날로그이다(또는 적어도 그럴 수 있다). 또한 높은 값은 비실용적이지만 전압은 일부 최대값으로 제한되지 않는다.

이전에 설명된 바와 같이, 아날로그 전압 레벨은 전자기 경로를 통해 순차적으로 전송되며, 각 레벨은 (DAC를 통과한 후) 위의 아날로그 출력 레벨(952-958) 또는 위의 디지털 출력 레벨(952'-958')과 같은 시간 구간당 변조된 샘플의 합계이다. 전송시, 이들 출력 레벨은 파형(602)과 같은 파형으로 나타난다. 특히, 전압 레벨(980)은 변조된 샘플(즉, 출력 레벨)의 특정 시간 구간에서의 합계를 나타낸다. 단순한 예를 사용하여, 순차적인 전압 레벨(980-986)은 4개의 출력 레벨의 전송을 나타낸다. 도 9의 이 예에서는 32개의 코드가 사용되며 이는 32개의 샘플이 병렬로 전송될 수 있음을 의미한다. 따라서 전압 레벨(980-986)(28개의 후속 전압 레벨이 순차적으로 뒤따름)은 32개 샘플(비디오 소스로부터의 픽셀 전압과 같은)의 병렬 전송을 형성한다. 그 전송에 이어서, 파형(602)의 다음 32개 전압 레벨이, 다음 32개 샘플의 전송을 나타낸다. 일반적으로, 파형(602)은 아날로그 또는 디지털 값을 아날로그 출력 레벨로 인코딩하는 것과, 이산 시간 구간으로 이러한 레벨을 전송하여 복합 아날로그 파형을 형성하는 것을 나타낸다.

감쇠, 임피던스 부정합으로 인한 반사, 및 공격자 신호에 영향을 주는 것과 같은 현상으로 인해, 모든 전자기 경로는 이를 통해 전파되는 전자기 신호를 저하시키고, 따라서 수신 단자에서 입력 레벨의 측정은 항상 송신 단자에서 사용할 수 있는 해당 출력 레벨과 관련하여 오류에 빠지기 쉽다. 따라서, 수신기에서 입력 레벨의 스케일링(또는 송신기에서 출력 레벨의 정규화 또는 증폭)은 당업계에 공지된 바와 같이 보상을 위해 수행될 수 있다. 또한, 프로세스 이득으로 인해, 디코더에서 디코딩된 입력 레벨은 당업계에 알려진 바와 같이 전송된 출력 레벨을 복구하기 위해 코드 길이를 사용하여 스케일 팩터에 의해 정규화된다.

결론

본 실시예는 예시적인 것으로 간주되어야 하며 제한적이지 않아야 하며, 본 발명은 본 명세서에 제공된 세부사항에 제한되지 않고 첨부된 청구범위의 범위 및 등가물 내에서 수정될 수 있다.

Claims

다음을 포함하는, SSD(Spread Spectrum Direct Sequence) 코드를 사용하여 비디오 데이터의 샘플을 인코딩하는 방법:
(a) 각각이 제1 및 제2 차동 전압 값을 갖는 N개의 샘플을 포함하는 비디오 입력 벡터를 구성하는 단계 - 상기 N개의 샘플은 비디오 소스로부터의 다수의 픽셀을 나타내는 비디오 데이터의 샘플 스트림으로부터 도출되며, 여기서 N>=2임;
(b) 각각 N개의 SSDS 코드 중 하나의 제1 SSDS 칩을 사용하여 비디오 입력 벡터의 N개의 샘플 각각의 제1 및 제2 차동 전압 값 각각을 변조하는 단계 - N개의 SSDS 코드 각각은 N개의 샘플 중 하나를 변조하고, 각각의 변조는 제1 SSDS 칩의 상태에 따라 N개의 샘플의 제1 및 제2 차동 전압 값을 조건부로 반전하거나 반전하지 않는 것을 포함함; 그리고
(c) 조건부로 반전되거나 반전되지 않은 N개의 샘플의 변조된 제1 및 제2 차동 전압 값의 누산으로부터 한 쌍의 차동 출력 신호를 생성하는 단계.
제1항에 있어서, (b) 내지 (c)를 반복하는 단계를 더 포함하고, 각각의 반복은 상기 N개의 SSDS 코드 각각의 j번째 칩을 사용하고, j는 1에서 L까지 반복되고, 여기서 L>=N>=2이고, 생성된 차동 출력 신호 쌍은 상기 N개의 샘플의 인코딩된 형태를 나타내는, 방법.
제1항에 있어서, 상기 비디오 샘플의 스트림은 다수의 샘플 세트를 포함하고, 각각의 세트는 각각 다수의 픽셀에 대한 칼라 정보를 포함하는, 방법.
제3항에 있어서, 상기 칼라 정보는 다음 중 하나 이상을 포함하는, 방법:
(a) 적색(R) 값;
(b) 청색(B) 값;
(c) 녹색(G) 값;
(d) 휘도 값(Y);
(e) 색차(C) 값;
(f) 청색차 채도(Cb) 값;
(g) 적색차 채도(Cr) 값; 또는
(h) (a)에서 (g)까지의 임의의 조합.
제1항에 있어서, 상기 변조하는 단계는, N개의 샘플 각각에 대해 각자의 SSDS 칩이 각각 제1 상태 또는 제2 상태를 갖는 경우에, N개의 샘플의 제1 및 제2 차동 전압 값을 (+1) 또는 (-1)과 곱하는 단계를 더 포함하는, 방법.
제5항에 있어서, 상기 N개의 샘플 각각에 대해, 곱해진 제1 및 제2 차동 전압 값을 각각 제1 저장 장치 및 제2 저장 장치에 저장하는 단계를 더 포함하는, 방법.
제6항에 있어서, N개의 상기 제1 저장 장치 및 N개의 상기 제2 저장 장치에 각각 저장된 N개의 샘플의 변조된 제1 및 제2 차동 전압 값의 누산으로부터 차동 출력 신호 쌍을 생성하는 단계를 더 포함하는, 방법.
제1항에 있어서, 상기 한 쌍의 차동 출력 신호는 전자기 신호인, 방법.
제1항에 있어서, 전송 매체를 통해 상기 한 쌍의 차동 출력 신호를 비디오 싱크로 전송하는 단계를 더 포함하는, 방법.
SSDS(Spread Spectrum Direct Sequence) 코드를 사용하여 비디오 데이터의 샘플을 인코딩하는 인코더로서, 상기 인코더는 다음을 포함함:
N>=2인 복수의 N개의 승산기 회로 - 각각의 승산기 회로는:
(a) 비디오 샘플의 스트림으로부터 샘플을 수신하도록 구성되고, 각각의 샘플은 제1 및 제2 차동 전압 값을 포함함;
(b) N개의 SSDS 코드 중 하나의 제1 SSDS 칩의 상태에 따라 조건부로 제1 및 제2 차동 전압 값을 반전하거나 반전하지 않음으로써 샘플의 제1 및 제2 차동 전압 값을 변조하도록 구성되며, N개의 SSDS 코드 각각은 N개의 샘플 중 하나를 변조함; 그리고
(c) 샘플의 변조된 제1 및 제2 차동 전압 값을 각각 제1 및 제2 저장 장치에 저장하도록 구성됨; 그리고
N개의 승산기 회로의 제1 및 제2 저장 장치에 각각 저장된, 변조된 제1 및 제2 차동 전압 값의 누산으로부터 한 쌍의 차동 출력 신호를 생성하도록 구성된 누산기 회로.
제10항에 있어서, 각각의 승산기 회로는 상기 샘플의 제1 및 제2 차동 전압 값을 각각 수신하도록 구성된 제1 및 제2 입력 단자를 더 포함하는, 인코더.
제10항에 있어서, 각각의 승산기 회로는 샘플의 제1 및 제2 차동 전압 값을 조건부로 다음과 같이 저장하도록 구성된 스위칭 네트워크를 더 포함하는 인코더:
(a) 제1 SSDS 칩이 제1 상태인 경우, 각각 제1 및 제2 저장 장치 상에; 또는
(b) 제1 SSDS 칩이 제2 상태인 경우, 각각 제2 및 제1 저장 장치 상에.
제12항에 있어서, 상기 스위칭 네트워크는 다음을 포함하는, 인코더:
제1 및 제2 입력 단자를 각각 상기 제1 및 제2 저장 장치에 각각 선택적으로 연결하는 제1 세트의 스위치; 그리고
제1 및 제2 입력 단자를 각각 상기 제2 및 제1 저장 장치에 선택적으로 연결하는 제2 세트의 스위치.
제13항에 있어서, 상기 제1 세트의 스위치와 상기 제2 세트의 스위치는 서로 상보적이어서 상기 제1 세트의 스위치가 닫힐 때 상기 제2 세트의 스위치가 열리고 그 반대도 성립하는, 인코더.
제14항에 있어서, 상기 제1 SSDS 칩의 상태는 상기 제1 세트의 스위치 및 상기 제2 세트의 스위치가 각각 개방 또는 폐쇄되는 시기를 결정하는, 인코더.
제10항에 있어서, 상기 제1 및 제2 저장 장치는 각각 각 승산기 회로의 제1 및 제2 커패시터인, 인코더.
제10항에 있어서, 상기 누산기 회로는 각각 N개의 상기 승산기 회로와 관련된 상기 제1 및 제2 저장 장치에 저장된 상기 변조된 제1 및 제2 차동 전압 값을 수신하도록 구성된 N개의 연산 증폭기를 포함하는, 인코더.
제10항에 있어서, 상기 N개의 승산기 회로 각각은 제1 클록 신호의 제1 활성 상태 동안 변조를 수행하고, 상기 누산기 회로는 제2 클록 신호의 제2 활성 상태 동안 누산을 수행하도록 추가로 구성되는, 인코더.
제10항에 있어서, N개의 상기 샘플은 하나 이상의 샘플에 대한 칼라 정보를 포함하는 입력 비디오 벡터를 정의하는, 인코더.
제19항에 있어서, 상기 하나 이상의 샘플에 대한 칼라 정보는 다음 중 하나를 포함하는, 인코더:
(a) 적색(R) 값;
(b) 청색(B) 값;
(c) 녹색(G) 값;
(d) 휘도 값(Y);
(e) 색차(C) 값;
(f) 청색차 채도(Cb) 값;
(g) 적색차 채도(Cr) 값; 또는
(h) (a)에서 (g)까지의 임의의 조합.
제1항에 있어서, 아래를 더 포함하는, 방법:
제1 클록 신호의 제1 활성 상태 동안 상기 변조를 수행하고 제2 클록 신호의 제2 활성 상태 동안 상기 생성을 수행하는 단계.
제10항에 있어서,
상기 각각의 승산기 회로는 제1 클록 신호의 제1 활성 상태 동안 상기 제1 및 제2 차동 전압 값을 변조하고,
상기 누산기 회로는 제2 클록 신호의 제2 활성 상태 동안 상기 차동 출력 신호 쌍을 생성하는, 인코더.