CN101310441A - 电流模式逻辑数字电路 - Google Patents

Abstract

一种数字电路，包括：第一支路，包括作为负载器件的第一金属氧化物半导体场效应晶体管(M3)；第二支路，包括作为负载器件的第二金属氧化物半导体场效应晶体管(M4)；和用来选择第一和第二支路之一的开关(M1，M2)。第一和第二晶体管(M3，M4)中的每一个都具有100nm或更小的沟道长度，并且被偏置在弱反型区工作。在一种可替代的电路中，每个负载器件(M3，M4)的衬底都与它的漏极相连，并且被偏置在弱反型区工作。

Description

电流模式逻辑数字电路

技术领域

本发明涉及电流模式逻辑数字电路，特别是，尽管不必须，涉及MOS电流模式逻辑数字电路。

背景技术

目前，几乎所有的数字电路都是由互补金属氧化物半导体(CMOS)场效应晶体管(FET)技术构造而成的。图1示出了CMOS反相器电路。当输入电压vi为“高”时，n-MOSFET(NMOS)M1导通，同时p-MOSFET(PMOS)M2关断，所以，输出节点通过NMOS M1连接到地，输出电压为“低”。当输入电压为vi为“低”时，NMOS M1关断，同时PMOS M2导通，所以输出节点通过PMOS M2连接到Vdd电源线，输出电压为“高”。

支持CMOS逻辑电路应用的基本原理是当给定电路处于静态时，没有电流流过CMOS晶体管。电流只在电路的开关过程中流过。所以，CMOS逻辑电路的功耗极低。在实际中，即使在静态，也会有泄漏电流流过晶体管。大规模器件中这种泄漏电流相对较小。比如，对于采用微米级CMOS工艺的晶体管，静态时流过晶体管的泄漏电流大约在皮安培的量级。

CMOS数字电路的工作频率很大程度上是由晶体管的栅电容决定的。为了能使电路在非常高的频率下工作，栅电容(进一步说是栅尺寸)必须制作得尽量小。这就意味着沟道长度必须尽量短。当前的工艺方法能够允许沟道长度在深亚微米的范围内。

在亚微米沟道长度下，必须降低施加在MOSFET栅极的开关电压以免破坏器件。典型地，对于0.13μm到0.18μm工艺，开关电压必须在1.8V的量级或着更低。因此，开关电压将接近于传统MOSFET的阈值电压，即图2(a)和图2(b)中的V_T。(图2(a)和图2(b)取自“Operation andModeling of the MOS Transistor”，Yannis Tsividis，Oxford University Press(2003))。因此，器件被设计成具有更低的阈值电压。然而，这会导致为了完全关断NMOS[PMOS]器件，必须要有一个负的栅-源[源-栅]电压，而如果采用接近零伏特的关断电压时，就会存在一个较大的亚阈值泄漏电流。因此，CMOS数字电路的功耗会变大，而且会受开关噪声抑制能力降低和电源电压波动所引起的相关问题的影响。

CMOS逻辑电路的一种替代电路是电流模式逻辑(CML)。(当采用与MOSFET相对应的双极型晶体管时，CML有时被称作发射极耦合逻辑(ECL)。)CML基于如图3(a)所示的差分对，从电源消耗实质上恒定的电流。通过在差分对的输入端施加一个合适的电压摆幅，恒定的电流能够从一条支路转换到另一条支路。在CML中，由于泄漏电流是恒定电流源的一部分，因此它的影响并不显著。由于这个恒定电流从电源流向地，所以开关噪声被减小了，而且由于CML的工作是基于差分对的，由电源电压波动引起的问题也被减小了。

由于能够降低模拟和数字模块之间的数字干扰，CML适用于数模混合信号环境。由于CML电路采用了恒定的电流源，所以它具有与工作频率或逻辑门动作无关的恒定功耗。功耗与频率无关是因为两条支路被对称地驱动，并处于相反的相位。

按照M.Mizumo等在‘A GHz MOS Adaptive Pipeline Technique UsingMOS Current-Mode Logic’，IEEE Journal of Solid-Stage Circuits June 1996，Vol.31，No.6，pp.784-791.中所述，通过相应地改变电压摆幅，可以采用自适应的流水线技术来检测CML需要的工作速度并降低它的功耗。

由于具有恒定静态功耗，CML并不适合于低功耗、低频率的应用。

在有功耗限制的应用中，比如医学应用中，可以采用基于CMOS的模拟技术进行处理，这时，MOSFET工作在弱反型区，也称为“亚阈值区”或“亚V_T区”。在弱反型操作中，晶体管的弱反型漏-源电流I_DS与栅-源电压(V_GS)表现为指数关系，对于NMOS器件，当V_GS≤V_M时，这个关系表示为：

$I_{\mathrm{DS}}=\frac{W}{L}{I}_M\exp \left(\frac{V_{\mathrm{GS}}-V_M}{n{U}_T}\right)[1-\exp (-\frac{V_{\mathrm{DS}}}{U_T})]---\left(1\right)$

V_GS是晶体管的栅-源电压，V_M是“中等”反型开始时的V_GS的值。这个关系可以从图2(a)和图2(b)中的MOSFET电流随电压变化曲线中看出，其中分别表示出了log I_D和

与栅-源电压V_GS的关系。当V_GS≥V_M时，V_GS和I_DS之间的指数关系停止。当漏-源电压(V_DS)大于几个U_T时(其中U_T是热电压，室温下约为25mV)，晶体管工作在饱和区。在公式(1)中，W/L是晶体管的宽长比，I_M和n是工艺相关的因子(其中n通常在1到2之间)。工作在弱反型区的MOSFET器件的转换频率f_T可以达到几百MHz。

弱反型数字电路能够工作在几MHz，同时功耗可以非常低，比如在纳瓦的量级。这些微功耗领域中所需的数字处理是使用弱反型静态CMOS实现的。然而，弱反型静态CMOS对于工艺、温度变化和供电电压变化(鲁棒性问题)非常敏感，需要改进简单静态CMOS逻辑以克服这些问题。在可变阈值弱反型CMOS技术(见“A 0.9-V，150-MHz，10-mW，4mm²，2-Ddiscrete cosine transform core processor with variable threshold-voltage(VT)scheme”，T.Kuroda et al.，Solid-State Circuits，IEEE Journal of Volume 31，Issue 11，Nov.1996 pages：1770-1779)中，泄漏电流由控制电路监测，并在晶体管的衬底上施加合适的偏压以避免电流随温度、工艺、供电电源和其它因素变化。然而，泄漏电流并没有被消除，还需要额外的电路以提高鲁棒性。其它一些电路使用伪NMOS亚阈值逻辑(见“Ultra-low-power DLMSadaptive filter for hearing aid applications”，C.H.-I Kim et al.，Very LargeScale Integration(VLSI)Systems，IEEE Transactions on Volume 11，Issue 6，Dec.2003 Pages：1058-1067)，它是弱反型静态CMOS的另一种变型，用于使电路以超低功耗进行工作，同时提高工作速度。然而，它的鲁棒性问题与普通弱反型CMOS逻辑的鲁棒性问题基本相同。

同时待审的英国专利申请No.0415546.1公开了应用在CML结构中的被偏置在弱反型区的MOSFET的工作原理。

如上所述，CMOS技术中的沟道长度(L)的等比例缩小要求阈值电压(V_T)相应地等比例缩小，反过来导致了弱反型泄漏电流的指数性增长。这些已经被S.Borkar在‘Design challenges of technology scaling’，IEEEMicro，1999，Vol.19(4)，pp.23-29.中报导过。因此，这个弱反型泄漏电流在数字电路的功耗中不能被忽略。降低日益增长的功耗的一个设计方法是通过使用工作在弱反型区的MOS器件来最小化每个逻辑操作的能量消耗，也就是，使用最低的工作电压。迄今为止，大多数弱反型处理应用在模拟领域，用以产生纳瓦量级功耗的电路。然而，弱反型静态逻辑(SL)也已经由H.Soeleman等在‘Robust sub-threshold logic for ultar-low poweroperation’，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，Feb.2001，Vol.9，No.1，pp.90-99中提出，用于应用在混合信号系统中的数字处理。

为了提高数字操作的鲁棒性，推荐使用电流模式逻辑(CML)结构。事实上，在CML结构中，差分结构提高了对电源噪声的抑制，较低的输出电压摆幅减小了互扰，流过电源的恒定电流减小了产生的噪声水平。根据M.N.Martin等在‘Current-Mode differential logic circuit for low powerdigital systems，IEEE 39th Midwest symposium on Circuits and Systems，Aug.1996，Vol.1，pp.183-186’中的报导，弱反型CML方法已经在电流模式差分逻辑(CMDL)中使用。CMDL反相逻辑门由全MOS差分对构成，所述全MOS差分对采用了工作在弱反型饱和区的晶体管。

发明内容

本发明的第一个方面提供了一种数字电路，包括：第一支路，包括作为负载器件的第一金属氧化物半导体场效应晶体管；第二支路，包括作为负载器件的第二金属氧化物半导体场效应晶体管，和用来选择第一和第二支路之一的开关装置；其中第一和第二晶体管中的每一个都具有100nm或更小的沟道长度，并被偏置在弱反型区工作。

在Marin等人的方法(前文所述)中，当更多的逻辑门被级联时，输入-输出的直流失调可以通过交叠NMOS输入和PMOS输入差分级来容忍。为了保证数字逻辑门的输入/输出兼容性，本发明在弱反型区(亚阈值区)应用MCML方法，这个方法目前为止仅应用在工作在强反型区的晶体管中。通过把作为负载器件的晶体管的沟道长度减小到100nm或更小，可以实现具有能确保工作鲁棒性的逻辑摆幅的弱反型MCML。

本发明的第二个方面提供了一种数字电路，包括：第一支路，包括作为负载器件的第一金属氧化物半导体场效应晶体管；第二支路，包括作为负载器件的第二金属氧化物半导体场效应晶体管，和用来选择第一和第二支路之一的开关装置；其中每个负载器件的衬底与它的漏极连接，并被偏置在弱反型区工作。

本发明的第三个方面提供了一种集成电路，包括多个第一或第二方面的数字电路。

本发明的第四个方面提供了一种计算逻辑功能的方法，该方法包括在第一或第二方面的数字电路的第一和第二金属半导体场效应晶体管的栅极上施加输入信号。

下面将参照附图描述本发明的优选实施例。

附图说明

图1是CMOS反相器的示意图；

图2(a)和2(b)示出了NMOS器件的漏极电流与栅极-源极电压的关系；

图3(a)是CML电路的一般概念示意图；

图3(b)是以电阻为负载的CML反相器；

图3(c)是全MOSFET CML反相器电路；

图4是全MOSFET CML反相器电路的偏置电路；

图5(a)和图5(b)示出了PMOS器件的弱反型源极-漏极电流与源极-漏极电压的关系；

图6(a)和图6(b)分别示出了图3(b)中的差分对反相器的理论输入-输出差分特性和噪声裕度；

图7(a)和7(b)示出了沟道长度为100nm的MOSFET的源极-漏极电流与源极-漏极电压关系的仿真结果；

图8(a)和图8(b)示出了仿真得到的本发明的反相器的直流输入-输出特性；

图8(c)示出了仿真得到的本发明的反相器的差分增益；

图9(a)示出了衬底与源极短接的MOSFET的电路图；

图9(b)示出了衬底与漏极短接的MOSFET的电路图；

图10示出了衬底与漏极短接的MOSFET和衬底与源极短接的MOSFET的V_DS-I_DS曲线；

图11示出了衬底与漏极短接的MOSFET和衬底与源极短接的MOSFET的V_DS-I_DS曲线的百分比非线性；以及

图12示出了衬底与漏极短接的MOSFET的噪声裕度。

具体实施方式

本发明将以反相  逻辑门为例进行描述。但是，本发明并不局限于反相逻辑门，也可以应用于更复杂的逻辑门中。

为了全面理解本发明，首先需要理解MCML结构。

如图3(a)所示，在CML逻辑中，电阻被用作负载。图3(a)是CML数字逻辑门的示意电路图。上拉器件的电阻值决定了两个输出节点1和2的逻辑摆幅ΔV_o：ΔV_o＝RI_B。ΔV_o是节点1和2的最大电压变化范围。如果通过改变开关3的状态使流过电流的反相器的支路发生改变，差分输出电压(定义为V_od＝V_o1-V_o2)的符号就发生改变。当处理数字信号时，输入和输出电压摆幅优选是相等的(也就是，ΔV_i＝ΔV_o)，以使电路输出端的逻辑“高”和逻辑“低”等于电路输入端的逻辑“高”和逻辑“低”。

如图3(b)所示，开关3可以由一对NMOS晶体管M1和M2构成的源极耦合对来实现，这个源极耦合对用于在反相器的两个支路之间转换I_B。

在MOS共模逻辑或MCML中，MOS器件被用作负载。MCML逻辑门是差分结构，并用于在用作电阻的两个上拉MOS器件之间切换尾电流(tail current)I_B。

MCML的最简单的形式是基于一个单一MOS型差分对。图3(c)表示出了MCML反相逻辑门的实际构成。图3(a)中电路的每条支路的上拉电阻在这里由两个PMOS负载器件M3和M4实现。反相逻辑门也包括在电路的两个支路之间切换I_B的开关，在图3(c)中，这个开关由两个连接成源极耦合对的NMOS管M1和M2实现。通过调整PMOS负载器件的偏置电压和尺寸使其具有恒定的输出电阻R。PMOS的偏置电压V_RFP由反馈电路决定，可以是J.M.Musice等在‘MOS current mode logic for lowpower，low noise CORDIC computation in mixed-signal environments’，Proceedings of International Symposium on Low Power Electronics andDesign，2000，pp.102-107中提出的几种逻辑门中的一种。图4中的4示出了一个合适的偏置电路。它包括反相逻辑门的复制电路和运算放大器(单级运算跨导放大器OTA)5。理想地，偏置电路中的复制反相器的输入使I_B全部流入一条支路。运算放大器5通过改变栅-源电压V_GS改变PMOS的负载电阻，最终使低输出电压V_A等于希望的逻辑低电平V_L。

在弱反型区，PMOS器件M3和M4的栅-源电压被保持在小于图2中所示的阈值电压，以使PMOS器件工作在弱反型区(如前所述，这个区也叫做亚阈值区)。在弱反型区，PMOS器件的理想的I_DS-V_DS(漏-源电流I_DS对漏-源电压V_DS)的线性区域被限制在其电压小于弱反型饱和电压V_DSsat，它通常是热电压U_T(如前所述，室温下大约25mV)的4到5倍。这表明MCML应用于弱反型区域只能适用于逻辑摆幅小于100mV的电路，但是这种电路不能为逻辑门操作提供足够的噪声裕度。

然而，根据本发明，弱反型区的MCML电路的逻辑摆幅可以通过使用亚100nm技术来提高，也就是通过使用沟道长度为100nm或更小的器件作为负载器件M3和M4来实现。沟道长度L为100nm或更小的晶体管由于受到公知的短沟道二级效应的影响，加强了它在弱反型区的I_DS-V_DS的整体线性化特性。这种现象已经被R.R.Troutmann在‘VLSI limitationsfrom drain-induced barrier lowering’，IEEE Transactions on Electron Devices，Apr.1979，Vol.26，No.4，pp.461-469中报导过。由于这些短沟道二级效应的影响，I_DS-V_DS特性曲线中线性区与饱和区之间的斜率差异由于饱和区的有限电阻而减小了。根据Troutmann(前文)的报导，在饱和区，I_DS对V_DS的依赖是由于漏致势垒降低(DIBL)效应造成的，对于V_BS＝0(其中V_BS是基极-源极电压)的PMOS器件可以采用B.J.Sheu等在‘BSIM：Berkeleyshort-channel IGFET model for MOS transistors’，IEEE J.Solid-State Circuit，Aug.1987，Vol.22，No.4，pp.558-566中给出的BSIM模型公式建模，写作：

$\left|I_{\mathrm{DS}}\right|={\mathrm{Ae}}^{\frac{\left|V_{\mathrm{GS}}\right|}{{\mathrm{nU}}_T}}{e}^{\frac{\mathrm{\η}\left|V_{\mathrm{DS}}\right|}{{\mathrm{nU}}_T}}(1-e^{\frac{\left|V_{\mathrm{DS}}\right|}{U_T}})---\left(2\right)$

其中η是DIBL系数，n＞1是弱反型斜率因子，A由下式决定：

$A=\mathrm{\η}{C^{\′}}_{\mathrm{ox}}\left({W/L}_{\mathrm{eff}}\right){U_T}^2{e}^{1.8}---\left(3\right)$

其中μ是载流子迁移率，C′_ox是单位面积的栅氧化物电容，W/L_eff是器件的宽度与有效长度之比。

图5示出了四种不同栅-源电压V_SG下(a)0.25μm和(b)90nm工艺的最小尺寸的PMOS晶体管在弱反型区的I_DS-V_DS关系的仿真曲线。图5(a)和图5(b)中的PMOS管的沟道长度分别为250nm和100nm。与0.25μm工艺的曲线不同，图5(b)中的90nm CMOS工艺的曲线在V_SDsat(室温下大约100mV)附近并未出现明显的拐点。因此，在90nm工艺中，当V_SD从0变化到超过V_SDsat的电压时，PMOS器件可以被用作线性负载。

因此，根据本发明，图3(c)中的数字电路可以使用具有100nm或更小的沟道长度，比如沟道长度为100nm或90nm，甚至小于90nm的器件作为负载器件M3和M4，并将它们偏置在弱反型区工作。在图3(c)的实施例中，负载器件M3和M4是PMOS器件。采用沟道长度为100nm或更小的PMOS器件能够实现远大于100mV的电压摆幅。负载器件M3的沟道长度在制造工艺的误差限制之内等于负载器件M4的沟道长度。

可以预测，随着负载器件M3和M4的沟道长度被制作得更小，DIBL效应将会更加明显。因此，可以选择负载器件的沟道长度以得到需要的电压摆幅。

用于构成图3(c)中的电路开关的NMOS器件M1和M2被偏置在弱反型区。如果需要，它们可以具有小于100nm的沟道长度。然而，NMOS器件M1和M2的沟道长度并不关键，它们可以具有100nm或更大的沟道长度。器件M1的沟道长度在工艺允许的误差限制之内等于器件M2的沟道长度(这个电路是对称的，所以一条支路上的器件与另一条支路上对应的器件具有相同的特性。)

如图4所示，当本发明应用于数字电路，且其中的PMOS负载器件被包含数字电路的复制电路的偏置电路所偏置时，复制电路中的对应的PMOS器件同样也具有100nm或更小的沟道长度。复制电路中的PMOS器件具有与反相器电路中的PMOS器件M3和M4相等的沟道长度——偏置电路中的复制电路必须具有与反相器电路相同的特性。

在更复杂的数字电路中，偏置电路可以仅采用一个反相器单元，而不采用复杂电路的复制电路。

通过考虑图3(a)中的电路，可以估计图3(b)中的电路的噪声裕度。当NMOS器件M1和M2工作在弱反型区时，根据C.Mead在‘AnalogVLSI and Neural Systems’(Addison Wesley，1989)中的描述，可以得到如图6(a)所示的反相器输入-输出差分特性，即，

V_od＝ΔV_o tanh(V_id/2nU_T)            (4)

其中V_od＝V_o1-V_o2和V_id＝V_i1-V_i2分别是差分输出和输入电压。图6(b)表示了百分比噪声裕度nm(相对于标称差分逻辑摆幅2ΔV_o)和ΔV_o之间的关系。这些噪声裕度值是对图3(b)中的实际电路的噪声裕度值的过高估计。实际上，在这个电路中，NMOS器件具有有限的输出电阻，在整个逻辑摆幅中并不一直工作在饱和区。当I_B中的绝大部分被转换到一条支路时，它们进入了线性区：NMOS源电压V_S被偏置电路设置为V_L，NMOS的漏电压由于负载而降低。

采用商用的90nm CMOS工艺制作了一个工作在亚V_T区的反相器，它的输出电压为ΔV_o＝300mV(V_DD＝400mV)。反相器具有如图3(c)所示的通用形式，但是PMOS器件M3和M4中的每一个都具有100nm或更小的沟道长度，例如100nm或90nm。PMOS器件被偏置在弱反型区工作。NMOS器件M1和M2也被偏置在弱反型区工作。

使用Cadence Spectre 5.0.32和BSIM3v3模型对本发明的反相器进行了仿真。偏置电路决定了I_DS-V_DS曲线，其上的PMOS管的工作点由设置V_RFP确定。设置PMOS负载器件的源-栅电压V_GS和器件尺寸，使得在0＜V_SD＜ΔV_o的范围内，曲线斜率接近理论值R。图7(a)示出了沟道长度L＝100nm的最小尺寸的PMOS器件在几个V_GS值下仿真得到的I_DS-V_DS特性曲线，图7(b)示出了沟道长度L＝100nm、几个不同沟道宽度的PMOS在给定的V_GS电压下仿真得到的I_DS-V_DS特性曲线。根据本发明，采用I_B＝20nA，W/L＝1μm/0.1μm，PMOS I_DS-V_DS曲线的斜率接近于15MΩ。

图8(a)和图8(b)示出了根据本发明采用沟道长度为100nm或更小的PMOS器件并将其偏置在弱反型区工作的MCML反相器的直流输入-输出特性。NMOS器件也被偏置在弱反型区工作。图8(a)示出了两个输出节点的电压V_o1和V_o2，图8(b)示出了差分输出电压V_od＝V_o1-V_o2。图8(c)示出了仿真得到的差分增益|A_d|，可以看到其值大于4。电路的百分比噪声裕度nm是20％。估计噪声裕度(图6(b))是28％(在采用的工艺中n≈1.4)。

反相器的静态功耗是8nW。这不包括偏置电路的功耗——主要来自运算放大器——运算放大器可以在几个逻辑门中共用。

运算放大器的增益构成了反馈环路增益|A_loop|的主要部分，使V_A跟随V_L(图4)。偏置电路的小信号闭环增益A_bias，等于：

$A_{\mathrm{bias}}=\frac{{\mathrm{\ΔV}}_A}{{\mathrm{\ΔV}}_L}=\frac{-A_{\mathrm{loop}}}{1-(-A_{\mathrm{loop}})}---\left(5\right)$

如果|A_loop|＞＞1，则A_bias≈1，V_A≈V_L。这表明，为达到V_A和V_L之间1％的误差，|A_loop|必须大于100。因此，在本发明中，增益大于40dB的运算放大器确保了小于1mV的跟随误差。由于反馈定义了直流量，运算放大器能够设计为工作在弱反型区，并具有高增益和小带宽，因此具有非常低的功耗。另外，通过在运算放大器负端施加足够的电压，可以补偿运算放大器的失调。

本发明并不仅限于图3(c)中的差分反相器电路，本发明还可以应用在比图3(c)中的反相逻辑门更复杂的逻辑门电路结构。更复杂的数字电路的实现仍然是基于图3(c)中所示的差分方法，但是更复杂的数字电路在电路的支路上具有不同的开关组合。图3(c)中的差分反相器电路可以通过用其它开关或开关组合代替源耦合对而被改进成提供其它的逻辑功能，只要这些开关或开关组合对于任何数字输入组合，能够允许电流仅流过其中一条支路——这个开关或开关组合可以看作构成一个逻辑模块，电路的逻辑功能由这个逻辑模块的逻辑决定(其方式与图3(a)中电路的逻辑由连接在两个负载1、2和电流源之间的逻辑模块决定的方式相同)。

在图3(c)的电路中，电路支路中的负载器件是由PMOS器件实现的，用于选择其中一条支路的开关是由NMOS器件实现的。本发明并不局限于此，电路可以采用NMOS器件作为负载器件，PMOS器件作为开关实现。这时，图3(c)中的晶体管M3、M4，可以被沟道长度为100nm或更小的NMOS器件所代替，图3(c)中的晶体管M1、M2可以被PMOS器件(它们的沟道长度可以100nm以下或100nm以上)所代替。这些PMOS和NMOS器件将被偏置在弱反型区工作。

在一个集成电路中可以包含多个本发明所提出的数字电路。

本发明的数字电路可以被用作计算逻辑功能的方法。输出结果可以通过在本发明的数字电路的第一和第二金属氧化物半导体场效应晶体管的栅极上施加输入信号得到；例如，在图3(c)的数字电路中，通过在第一和第二NMOS器件M1、M2的栅极上施加输入信号来实现。

在以上所描述的实施例中，PMOS负载器件的衬底(或本体)被认为是连接到正电源电压V_DD。由于负载器件的源极同样也连接到电源电压V_DD，每个负载器件的衬底都与它的源极短接，源极-衬底之间的电压V_SB为零。这是PMOS晶体管工作的常见方法，可以避免体效应引起的阈值电压调制。

本发明的另一个实施例采用器件衬底与它的漏极相连的负载器件，比如，衬底与它的漏极相连的PMOS负载器件——也就是，漏极-衬底电压V_DB被设置为零。已发现这样可以扩展负载线性工作的范围：也就是，在保持线性负载工作的同时增大输出电压摆幅。这时也可以采用沟道长度大于100nm的负载器件，而同时保证负载的线性工作。

前面的公式(1)也可以表示如下：

$I_{\mathrm{DS}}=I_O\exp \left(\frac{V_{\mathrm{GS}}}{n{U}_T}\right)[1-\exp (-\frac{V_{\mathrm{DS}}}{U_T})]---\left(6\right)$

其中，

$I_O=I_S\exp -\left(\frac{V_{\mathrm{TO}}+(n-1)V_{\mathrm{SB}}}{{\mathrm{nU}}_T}\right)---\left(7\right)$

I_s(特定电流)和V_TO(V_SB＝0时的阈值电压)都是工艺常数。令V_B＝V_D(也就是，将衬底-漏极短接)重写公式(6)得到：

$I_{\mathrm{DS}}\text{=}{I}_S\exp \left(\frac{V_{\mathrm{GS}}-V_{\mathrm{TO}}}{{\mathrm{nU}}_T}\right)\exp (-\frac{V_{\mathrm{DS}}}{{\mathrm{nU}}_T})\left[\exp (\frac{V_{\mathrm{DS}}}{U_T}-1)\right]---\left(8\right)$

图9(a)和图9(b)是采用两个PMOS器件作负载的电路图。两个负载器件的尺寸相等，但是图9(a)中的负载器件的V_B＝V_DD(负载器件的衬底到漏极短接)，图9(b)中的负载器件的V_B＝V_D。图10示出了图9(a)和图9(b)中的PMOS器件的漏极-源极电流I_DS与漏源电压V_DS的关系曲线，其中，选择每个器件的栅极电压，使当V_DS等于一个给定的电压摆幅值ΔV时，这两种负载器件具有相等的漏极-源极电流I_max。衬底-漏极短接器件和衬底-源极短接器件的V_GS值之间的关系可以通过令公式(1)和公式(6)相等得到。在图10中实线给出了图9(a)中衬底-源极相连的负载器件的I_DS-V_DS特性，虚线给出了连接点(0，0)和六个ΔV值对应的(ΔV，I_max)的理想线性特性(直线)，而点线给出了图9(b)中衬底-漏极相连的负载器件的I_DS-V_DS特性。

尽管图10表明图9(b)中的衬底-漏极连接的负载器件的I_DS-V_DS特性是非线性的，可以看出这个特性曲线与理想直线的偏移小于衬底-源极连接的PMOS负载器件。这表示在图11中，其中画出了对于图9(a)中的衬底-源极连接的负载器件的终点非线性与电压摆幅ΔV之间的关系(实线)和对于图9(b)中的衬底-漏极连接的负载器件的终点非线性与电压摆幅ΔV之间的关系(虚线)。在图11中，终点非线性定义为I_DS-V_DS曲线与理想直线间的最大偏移。图10和图11是理论曲线，它对于不受短沟道效应影响的工艺是成立的。原则上，图10和图11对所有微米，亚微米和深亚微米工艺(其中“深亚微米”包含了沟道长度小于约0.25μm)都是成立的。

采用于前述相似的方法，图12示出了不同n值下，图9(b)中的衬底-漏极连接的负载器件的噪声裕度nm与差分逻辑摆幅2ΔV₀的关系。这个曲线是针对衬底-漏极相连的PMOS器件绘制的。图12又是一个对不受短沟道效应影响的工艺都成立的理论曲线，原则上它对所有的微米、亚微米和深亚微米工艺都成立。图3(c)的电路可以被替代的采用沟道长度大于100nm、工作在弱反型区的负载器件M3、M4实现，只要负载器件M3、M4是衬底-漏极相连的——如图12所示，只要负载器件是衬底-漏极相连的，负载器件原则上可以采用任何微米、亚微米和深亚微米工艺实现。尽管负载器件同样也可以采用沟道长度小于100nm的衬底-漏极相连的器件实现，但是这时，它们的特性可能与图10，11和12所示的不同，因为如前所述，图10、11和12并未考虑短沟道效应。

Claims (13)

1、一种数字电路，包括：第一支路，包括作为负载器件的第一金属氧化物半导体场效应晶体管；第二支路，包括作为负载器件的第二金属氧化物半导体场效应晶体管；和用来选择第一支路和第二支路之一的开关装置；其中第一晶体管和第二晶体管中的每一个都具有100纳米或更小的沟道长度，并且被偏置在弱反型区工作。

2、根据权利要求1所述的数字电路，其中每个负载器件的衬底都与它的漏极相连。

3、一种数字电路包括：第一支路，包括作为负载器件的第一金属氧化物半导体场效应晶体管；第二支路，包括作为负载器件的第二金属氧化物半导体场效应晶体管；和用来选择第一支路和第二支路之一的开关装置；其中每个负载器件的衬底都与它的漏极相连，并且被偏置在弱反型区工作。

4、根据权利要求3所述的数字电路，其中第一晶体管和第二晶体管中的每一个都具有100纳米或更小的沟道长度。

5、根据权利要求1至4中的任何一项所述的数字电路，其中第一晶体管和第二晶体管中的每一个都具有小于100纳米的沟道长度。

6、根据权利要求1至5中的任何一项所述的数字电路，其中第一晶体管和第二晶体管中的每一个都是PMOS晶体管。

7、根据权利要求1至5中的任何一项所述的数字电路，其中第一晶体管和第二晶体管中的每一个都是NMOS晶体管。

8、根据权利要求1至7中的任何一项所述的数字电路，其中开关包括按照电流模式逻辑结构配置的第三金属氧化物半导体场效应晶体管和第四金属氧化物半导体场效应晶体管。

9、根据从属于权利要求6的权利要求8所述的数字电路，其中第三晶体管和第四晶体管中的每一个都是NMOS晶体管。

10、根据从属于权利要求7的权利要求8所述的数字电路，其中第三晶体管和第四晶体管的每一个都是PMOS晶体管。

11、根据权利要求1至10中任何一项所述的数字电路，还包括用于将第一晶体管和第二晶体管偏置在弱反型区工作的偏置电路。

12、一种集成电路，包括多个如权利要求1至11中的任何一项所定义的数字电路。

13、一种计算逻辑功能的方法，所述方法包括把输入信号施加在权利要求1至11中的任何一项所定义的数字电路中的第一金属氧化物半导体场效应晶体管和第二金属氧化物半导体场效应晶体管的栅极。

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