CN103297036B - 低功耗电流模式逻辑电路 - Google Patents
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Abstract
本发明公开了一种电流模式逻辑电路，包括：第一PMOS晶体管，所述第一PMOS晶体管的源极耦接至电源端，栅极耦接至接地端，漏极耦接至第一输出节点；第二PMOS晶体管，所述第二PMOS晶体管的源极耦接至所述电源端，栅极耦接至所述接地端，漏极耦接至第二输出节点；以及输入单元，耦接在所述第一输出节点、所述第二输出节点与低电平端之间，并且具有第一输入节点和第二输入节点。
Description
技术领域
本发明涉及一种逻辑电路，尤其涉及一种低功耗电流模式逻辑（CurrentModeLogic，CML）电路。
背景技术
随着半导体技术的不断发展，电路工作频率不断提升。特别在高速数据传输情况下，当速度达到10GHz以上时，基于CMOS逻辑的单元电路将面临工作速度上的制约。在高速数据传输中通常用电流模式逻辑电路代替常规的CMOS逻辑电路。
在现有技术中，通常的CML电路结构如图1所示，其具有差分输入差分输出，并带有一个尾电流源和一对负载电阻。虚线框008表示CML电路的输入单元，其由NMOS晶体管构成，在不同组合下可以实现锁存、二选一和异或等不同功能。其中，输入对管004和006实现差分信号的输入，分别控制左右两条支路。尾电流源010为CML电路提供电流。在任何差分输入下，左右支路都只有一路导通，并流过全部的电流，该电流在负载电阻000或002上产生电压降，从而实现差分信号的输出。
由于输入对管004和006一直工作在饱和区，不像CMOS逻辑电路那样需要不断在线性区和饱和区之间切换，因此CML电路的速度比CMOS电路快。但这也意味着CML电路的缺点：由于CML电路工作时电源和地之间一直导通，且导通电流为尾电流源大小，因此工作时存在额定的静态功耗。
发明内容
本发明要解决的技术问题是：如何在保证功能的前提下，尽可能地减小CML电路的静态功耗。
为此目的，根据本发明的第一方面，提出了一种电流模式逻辑电路，包括：第一晶体管，所述第一晶体管的源极耦接至电源端，栅极耦接至接地端，漏极耦接至第一输出节点；第二晶体管，所述第二晶体管的源极耦接至所述电源端，栅极耦接至所述接地端，漏极耦接至第二输出节点；以及输入单元，耦接在所述第一输出节点、所述第二输出节点与低电平端之间，并且具有第一输入节点和第二输入节点。
在上述电流模式逻辑电路中，所述输入单元包括：第三晶体管，所述第三晶体管的漏极耦接至所述第一输出节点，栅极耦接至所述第一输入节点，源极耦接至所述低电平端；以及第四晶体管，所述第四晶体管的漏极耦接至所述第二输出节点，栅极耦接至所述第二输入节点，源极耦接至所述低电平端。
在上述电流模式逻辑电路中，所述第一晶体管和所述第二晶体管是PMOS晶体管，且所述PMOS晶体管工作在线性区。
在上述电流模式逻辑电路中，所述第三晶体管和所述第四晶体管是NMOS晶体管，且所述NMOS晶体管工作在饱和区。
在上述电流模式逻辑电路中，所述低电平端的电压大于0。
根据本发明的第二方面，提出了一种具有本发明的第一方面中所述电流模式逻辑电路的锁存器。
根据本发明的第三方面，提出了一种具有本发明的第一方面中所述电流模式逻辑电路的多选器。
此外，根据本发明的第四方面，本发明的实施例还提出了一种判决反馈均衡电路，一种判决反馈均衡电路，包括多个均衡器和多个锁存器，其中所述多个锁存器中的至少一个是根据本发明的第二方面所述的锁存器。
在上述判决反馈均衡电路中，还包括多选器，其中所述多选器是根据本发明的第三方面所述的多选器。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示例性的而不应理解为对本发明进行任何限制，在附图中：
图1示出了常规电阻负载CML电路的结构示意图；
图2示出了根据本发明实施例的低功耗CML电路的结构示意图；
图3a示出了具有根据本发明实施例的低功耗CML电路的低功耗锁存器的结构示意图；
图3b示出了常规电阻负载CML锁存器的结构示意图；
图4a示出了具有根据本发明实施例的低功耗CML电路的低功耗多选器的结构示意图；
图4b示出了常规电阻负载CML多选器的结构示意图；
图5是图3a中低功耗锁存器的瞬态仿真结果；
图6是图4a中低功耗多选器的瞬态仿真结果；
图7示出了具有根据本发明实施例的低功耗CML电路的低功耗判决反馈均衡电路（DecisionFeedbackEqualization，DFE）的结构示意图；
图8是图7中的低功耗判决反馈均衡电路的瞬态仿真结果；以及
图9是图7中的低功耗判决反馈均衡电路均衡前后的眼图对比。
具体实施方式
下面将结合附图对本发明的实施例进行详细描述，应当注意，实施例是示例性的而非限制性的。
本发明的核心思想在于：利用深线性区的PMOS负载代替常规CML电路的电阻负载，并且去掉常规CML电路中的尾电流源，实现降低功耗和面积的目的。此外，CML电路的低电平不直接接地，而是连接到一个可调的电平Vlow，通过调节Vlow的大小得到合适的输出摆幅，并有效降低电路功耗。
图2示出了根据本发明实施例的低功耗CML电路的结构示意图。如图2所示，第一PMOS晶体管012和第二PMOS晶体管014的源极耦接至电源端VDD，栅极耦接至接地端，且漏极分别耦接至第一输出节点OUT-和第二输出节点OUT+；输入单元020耦接在第一输出节点OUT-、第二输出节点OUT+与低电平端Vlow之间，为了实现不同的功能有不同的晶体管组合方式，但都包括输入对管016和018，其栅极分别连接至第一输入节点IN+和第二输入节点IN-，用于采样差分输入信号；低电平Vlow，用于为CML电路提供低电平，并通过调节Vlow达到调节输出摆幅和降低功耗的目的。
本发明实施例的低功耗CML电路工作原理为：输入对管016和018用于对输入差分信号进行采样，采样后通过输入单元020来实现不同的逻辑功能，例如锁存、二选一和异或等。
本发明实施例利用PMOS晶体管012和014代替图1中的负载电阻000和002，其工作在深线性区，充当负载电阻。由于半导体工艺中多晶硅电阻的版图面积往往很大，采用PMOS负载代替可以大大节省电路的版图面积。此外，图2中的低功耗CML电路将NMOS网络的最下层直接连接到低电平端Vlow（其中Vlow大于零），与图1中的常规CML电路相比，本发明实施例的CML电路去掉了图1中的尾电流源010，从而进一步节省了版图面积。由于减少了尾电流源010，所以本电路的输出摆幅得到提升，接近于满摆幅VDD。通过适当调节Vlow的大小，可以得到与图1中相同的输出摆幅，并且有效降低了本电路的静态功耗。
图3b示出了常规电阻负载CML锁存器的结构示意图。在图3b中，采用电流源64提供尾电流。当CLK+为高电平时，电流全部流过左边支路，左边支路导通，右边支路不工作，输入对管52和54对输入信号IN+和IN-进行采样，锁存器处于“采样”阶段。当CLK+为低，即CLK-为高时，电流全部流过右边支路，右边支路导通，左边支路不工作，交叉耦合对管56和58对采样到的数据进行放大，锁存器处于“保持”阶段。本电路通过负载电阻48和50上的电压差来区分高低电平，将电流转化为电压信号并输出。
图3a示出了具有根据本发明实施例的低功耗CML电路的低功耗锁存器的结构示意图，其与图3b中的常规电阻负载CML锁存器的区别在于：负载电阻采用线性区工作的PMOS管32和34代替，从而可以节省版图面积。本电路不采用尾电流源，而是直接将时钟对管44和46的源极接到低电平端Vlow。其中，Vlow根据输出摆幅的需要而选取，可以为地电平VSS，也可以高于VSS。图3a中的锁存器的工作原理与图3b相似，即：CLK+为高时，左边支路工作，电路为“采样”状态；CLK-为高时，右边支路工作，电路为“保持”状态。由于去掉了尾电流管，并且将电阻负载改为PMOS负载，因此与图3b中的常规结构相比，会占用更少的版图面积。并且，通过合理调节Vlow的大小，还十分有利于节省功耗。Vlow越高，功耗越低，同时锁存器输出摆幅也会越小。通过电路仿真得到，在同样的输出摆幅下，图3a中的锁存器比图3b中的常规锁存器的功耗更低。
基于同样的道理，根据图4b中的常规电阻负载CML多选器，提出了图4a中的具有根据本发明实施例的低功耗CML电路的低功耗多选器。其工作原理为：CLK+为高时，左边支路工作，输入对管70和72对输入数据A进行采样，OUT=A；CLK+为低时，右边支路工作，输出对管74和76对输入数据B进行采样，OUT=B。由于采用PMOS负载代替电阻负载，且去除了尾电流管，因此与图4b中的常规结构相比，可以节省版图面积。而且，通过调整Vlow的电压，可以达到合适的输出摆幅并且降低功耗。
在1.2V电源电压、0.13μmCMOS工艺下，用CadenceSpectre对本发明实施例的低功耗锁存器、多选器进行了仿真验证。仿真针对6.25Gbps的波特率，即1UI=160ps。
图5中示出了本发明实施例的低功耗锁存器的仿真波形。其中，最上面的波形为输入信号IN+，中间波形为时钟信号CLK+，最下面的波形为锁存器输出信号OUT+。由于该锁存器所有信号皆为差分信号，没有给出剩下的IN-、CLK-和OUT-的波形。由图5可见，在CLK+为高时，OUT+跟随IN+的变化；在CLK+为低时，OUT+保持原来的数据不变。
通过仿真得到，当输出摆幅为0.6～1.2V时，该锁存器在6.25Gbps数据率下的平均功耗为0.144mW。在相同的仿真条件下，对图3b中的常规电阻负载CML锁存器进行仿真，其功耗为0.204mW。相比之下，本发明实施例的低功耗锁存器节省了29.4%的功耗。可见，该锁存器具有良好的低功耗性能。
接下来，对本发明实施例的低功耗多选器进行仿真，仿真结果如图6所示。其中，上面两组波形分别为输入信号A+和B+，第三组波形为时钟选择信号CLK+，最下面的波形为输出信号OUT+。由图可见，当CLK+为高时，OUT+与A+保持一致；当CLK+为低时，OUT+与B+保持一致。这与理论分析结果相符。
同样，在输出摆幅为0.6～1.2V时，对改进前后两种多选器的功耗进行了仿真。仿真结果指出，图4a和图4b中的两种多选器，其平均功耗分别为0.162mW和0.199mW。因此，本发明实施例的低功耗多选器相比常规结构节省了18.6%的功耗。
图7示出了具有根据本发明实施例的低功耗CML电路的DFE的结构示意图。具体而言，图7中示出了一种4抽头半速DFE的结构示意图，其包括：第一均衡器（Equalizer，EQ）10和第二均衡器20，其输入为接收机输入信号和反馈回的信号，其作用为对这些信号进行加权求和，去除输入信号的码间干扰；第一锁存器（Latch）12，其连接在第一均衡器10后，由时钟上升沿采样；第二锁存器22，其连接在第二均衡器20后，由时钟下降沿采样；第三锁存器14，其连接在第一锁存器12后，由时钟下降沿采样；第四锁存器24，其连接在第二锁存器22后，由时钟上升沿采样；第五锁存器16，其连接在第三锁存器14后，由时钟上升沿采样；第六锁存器26，其连接在第四锁存器24后，由时钟下降沿采样；第七锁存器18，其连接在第五锁存器16后，由时钟下降沿采样；第八锁存器28，其连接在第六锁存器26后，由时钟上升沿采样；第一多选器（Multiplexer，MUX）30，其输入分别接第七锁存器18和第八锁存器28的输出信号，其输出即为均衡电路的输出信号。其中，八个锁存器的输出信号odd1～odd4和even1～even4分别交叉反馈到第一均衡器10和第二均衡器20的输入端，用于提供延迟后的接收信号，并通过EQ的加权求和来消除输入信号的码间干扰。
图7中所示的DFE的工作原理为：分别用时钟上升沿和下降沿进行采样，得到奇数路径和偶数路径，从而使均衡器工作在半速时钟下，降低了系统的时序要求。EQ均衡后的数据通过4个锁存器进行延迟，延迟后的数据又交叉反馈到EQ输入端，从而使EQ和锁存器构成一个反馈环路，实现判决反馈均衡。为了从当前接收到的位中减去之前位产生的码间干扰，奇偶数据需要交叉送至均衡器的输入端，例如：第一均衡器10处于奇路径上，接收奇数位数据，则需要将第二锁存器22的输出even1、第三锁存器14的输出odd2、第六锁存器26的输出even3和第七锁存器18的输出odd4反馈到EQ的输入端，和输入信号加权求和后得到消除码间干扰的信号，再经过各级锁存器放大该信号，恢复到合适的摆幅。最后，两路数据通过多选器30恢复成全速信号，以便进行仿真测试。实际接收机应用中，该多选器并不是必须的，因为在高速串行应用中，接收端本来就需要完成数据解串的功能。
图8中示出了图7中的DFE的瞬态仿真结果，其中，上面的波形为6.25Gbps的理想输入信号；中间波形为经过模拟信道后衰减了18dB的信号，即DFE的输入信号；下面的波形为DFE的输出信号，即均衡后的信号。由图8可见，经过模拟信道后，由于码间干扰的影响，DFE的输入信号已经非常不理想了，直接对这样的非理想信号进行采样输出会造成传输错误。而经过DFE均衡后的信号被恢复成相当理想的CML信号，其摆幅为0.6～1.2V，与输入信号相差若干个周期。图9中示出了均衡前后信号的眼图。其中，上面的图为均衡前信号的眼图，即DFE的输入信号眼图，经过18dB的衰减后，该眼图近乎完全关闭；而下面的图为均衡后的眼图情况。由图可知，均衡后眼图在水平方向张开了0.97UI，竖直方向的幅度为0.61V，达到了非常理想的均衡效果。仿真得到，该DFE的平均功耗为1.76mW。相比之下，采用常规CML锁存器和多选器的DFE，在相同的整体结构下，功耗为2.36mW。由此可见，本发明实施例的低功耗DFE，其功耗相比常规结构降低了25.4%，达到了非常好的低功耗效果。
如上所述，根据本发明实施例的低功耗DFE可以在保证均衡能力的前提下，有效降低其电路功耗，并且有利于节省版图面积，更加适用于高速低功耗的串行通信应用。
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (9)
1.一种电流模式逻辑电路，包括：
第一晶体管，所述第一晶体管的源极耦接至电源端，栅极耦接至接地端，漏极耦接至第一输出节点；
第二晶体管，所述第二晶体管的源极耦接至所述电源端，栅极耦接至所述接地端，漏极耦接至第二输出节点；以及
输入单元，耦接在所述第一输出节点、所述第二输出节点与低电平端之间，并且具有第一输入节点和第二输入节点，所述低电平端连接有可调电平。
2.根据权利要求1所述的电流模式逻辑电路，其中所述输入单元包括：
第三晶体管，所述第三晶体管的漏极耦接至所述第一输出节点，栅极耦接至所述第一输入节点，源极耦接至所述低电平端；以及
第四晶体管，所述第四晶体管的漏极耦接至所述第二输出节点，栅极耦接至所述第二输入节点，源极耦接至所述低电平端。
3.根据权利要求1所述的电流模式逻辑电路，其中所述第一晶体管和所述第二晶体管是PMOS晶体管，且所述PMOS晶体管工作在线性区。
4.根据权利要求2所述的电流模式逻辑电路，其中所述第三晶体管和所述第四晶体管是NMOS晶体管，且所述NMOS晶体管工作在饱和区。
5.根据权利要求1所述的电流模式逻辑电路，其中所述低电平端的电压大于0。
6.一种具有权利要求1至5中任一项所述电流模式逻辑电路的锁存器。
7.一种具有权利要求1至5中任一项所述电流模式逻辑电路的多选器。
8.一种判决反馈均衡电路，包括多个均衡器和多个锁存器，其中所述多个锁存器中的至少一个是根据权利要求6所述的锁存器。
9.根据权利要求8所述的判决反馈均衡电路，还包括多选器，其中所述多选器是根据权利要求7所述的多选器。
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