DE112006002873T5 - Digitale Current-Mode-Logikschaltungen - Google Patents

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Abstract

Digitale Schaltung mit: einem ersten Arm mit einem ersten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; einem zweiten Arm mit einem zweiten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; und einer Schalteinrichtung zum Auswählen des ersten oder des zweiten Arms; wobei der erste und der zweite Transistor eine Kanallänge von 100 nm oder weniger aufweist und eine solche Vorspannung an ihm anliegt, dass er im Regime mit schwacher Inversion arbeitet.

Description

  • Die Erfindung betrifft digitale Current-Mode-Logikschaltungen, und insbesondere, jedoch nicht notwendigerweise, betrifft sie digitale Current-Mode-Logikschaltungen mit MOS-Aufbau.
  • Heutzutage werden beinahe alle digitalen Schaltungen unter Verwendung der Technologie komplementärer Metalloxid-Halbleiter-(CMOS)-Feldeffekttransistoren(FET) aufgebaut. Die 1 veranschaulicht schematisch einen CMOS-Inverter. Wenn die Eingangsspannung vi "hoch" ist, ist der n-MOSFET (NMOS) M1 leitend, und der p-MOSFET (PMOS) M2 ist nicht leitend, so dass der Ausgangsknoten über den NMOS M1 mit Masse verbunden wird und die Ausgangsspannung "niedrig" ist. Wenn die Eingangsspannung vi "niedrig" ist, ist der NMOS M1 nicht leitend, und der PMOS M2 ist leitend, so dass der Ausgangsknoten über den PMOS M2 mit der Vdd-Versorgungsleitung verbunden wird und die Ausgangsspannung "hoch" ist.
  • Ein der CMOS-Logik zugrunde liegendes Grundprinzip besteht darin, dass durch die CMOS-Transistoren kein Strom fließt, wenn sich eine vorgegebene Schaltung im Ruhezustand befindet. Strom fließt nur während des Schaltvorgangs der Schaltung. Der Stromverbrauch in CMOS-Logikschaltungen ist daher extrem gering. In der Praxis fließen, selbst im Ruhezustand, Leckströme durch die Transistoren. Diese Leckströme sind bei Bauteilen mit großen Maßen relativ klein. Beispielsweise ist bei Transistoren unter Verwendung von CMOS-Technologien auf Mikrometerniveau der Leckstrom durch einen Transistor im Ruhezustand in der Größenordnung von Picoampère.
  • Die Betriebsfrequenz einer digitalen CMOS-Schaltung ist in starkem Ausmaß durch die Gatekapazität eines Transistors bestimmt. Um es zu ermöglichen, dass eine Schaltung bei sehr hohen Fre quenzen arbeitet, muss die Gatekapazität und demgemäß die Gategröße so klein wie möglich gemacht werden. Dies bedeutet, dass die Kanallänge so klein wie möglich sein muss. Aktuelle Herstellverfahren erlauben Kanallängen tief im Submikrometerbereich.
  • Bei Kanallängen im Submikrometerbereich muss die an das Gate des MOSFET legbare Schaltspannung verringert werden, um eine Beschädigung des Bauteils zu vermeiden. Typischerweise muss für 0,13- bis 0,18 μm-Technologien die Schaltspannung in der Größenordnung von 1,8 V oder weniger sein. Daher beginnt sich die Schaltspannung der herkömmlichen Schwellenspannung eines MOSFET anzunähern, bei der es sich um die in den 2(a) und 2(b) dargestellte Spannung VT handelt. (Die 2(a) und 2(b) sind "Operation and Modelling of the MOS Transistor", Yannis Tsividis, Oxford University Press (2003) entnommen). Daher werden die Bauteiledesigns so modifiziert, dass die Schwellenspannung abgesenkt werden. Dies führt jedoch zum Erfordernis einer negativen Gate-Source[Source-Gate]-Spannung, um ein MOSFET[PMOS]-Bauteil vollständig zu schalten, so dass bei einer Spannung unter der Schwellenspannung ein höherer Strom vorliegt, wenn eine Aus-Spannung nahe bei null Volt verwendet wird. Daher beginnen digitale CMOS-Schaltungen stromhungrig zu verwenden, und außerdem beginnen sie unter verringerter Immunität gegen Schaltrauschen und Problemen in Zusammenhang mit Schwankungen der Versorgungsspannung zu leiden.
  • Eine Alternative zur CMOS-Logik ist das, was als Current-Mode-Logik (CML) bekannt ist. (Wenn CML unter Verwendung von Bipolartransistoren im Gegensatz zu MOSFETs implementiert wird, ist dies manchmal als Emitter-gekoppelte Logik (ECL) bekannt.) CML beruht auf dem schematisch in der 3(a) dargestellten Differenzpaar, und dabei wird im Wesentlichen ein konstanter Strom von der Spannungsversorgung gezogen. Durch Anlegen eines geeigneten Spannungshubs an den Differenzeingang kann der Konstant strom von einem Zweig der Schaltung auf den anderen gelenkt werden. Der Einfluss von Leckströmen ist bei CML von geringerer Bedeutung, da diese Ströme einen Teil der Versorgung der Konstantstromquelle bilden. Aufgrund dieses konstanten Stromflusses von der Versorgung nach Masse ist das Schaltrauschen verringert, und da der Betrieb bei CML auf dem Differenzpaar beruht, sind auch Probleme aufgrund von Schwankungen der Versorgungsspannung verringert.
  • CML ist für Umgebungen mit gemischten analogen und digitalen Signalen bevorzugt, um die digitale Wechselwirkung zwischen dem analogen und dem digitalen Block zu verringern. Die bei CML verwendete Konstantstromquelle ist der Grund für konstanten Energieverbrauch, der unabhängig von der Betriebsfrequenz oder der Gateaktivität ist. Der Energieverbrauch ist von der Frequenz unabhängig, da die zwei Zweige symmetrisch und gegenphasig betrieben werden.
  • Es können adaptive Pipelinetechniken angewandt werden, um die benötigte Betriebsgeschwindigkeit zu erfassen und die Energieabfuhr bei CML durch entsprechendes Ändern des Spannungshubs zu verringern, wie es von M. Mizumo et al. in 'A GHz MOS Adaptive Pipeline Technique Using MOS Current-Mode Logic', IEEE Journal of Solid-State Circuits, Juni 1996, Vol. 31, Nr. 6, S. 784–791 vorgeschlagen ist.
  • Bei Anwendungen, bei denen geringe Energie und niedrige Frequenzen erforderlich sind, war CML aufgrund des konstanten, statischen Energieverbrauchs nicht bevorzugt.
  • Bei Anwendungen mit begrenzter Leistung, wie bei medizinischen Anwendungen, kann eine Verarbeitung mit Analogtechniken auf CMOS-Basis ausgeführt werden, wobei die MOSFET-Transistoren in einem Bereich schwacher Inversion betrieben werden, der auch als "Regime unter dem Schwellenwert" oder "Sub-VT-Regime" bekannt ist. Mit schwacher Inversion ist der Transistor durch ein exponentielles Verhalten des Drain-Source-Stroms IDS mit schwacher Inversion abhängig von der Gate-Source-Spannung (VGS) gekennzeichnet, und dieses Verhalten wird für ein NMOS-Bauteil wie folgt nachgebildet: IDS = (W/L)IMexp({VGS – VM}/nUT)[1 – exp(–VDS/UT)] (1)für VGS ≤ VM. VGS ist die Gate-Source-Spannung des Transistors, und VM ist der Wert von VGS, bei dem eine "moderate" Inversion beginnt. Dies ist aus den Diagrammen der 2(a) und 2(b) erkennbar, bei denen der MOSFET-Strom über der Spannung aufgetragen ist, und die logID bzw. √ID über der Gate-Source-Spannung VGS zeigen. Für VGS ≥ VM endet die exponentielle Beziehung zwischen VGS und IDS. Bei einer Drain-Source-Spannung (VDS) über einigen wenigen UT (wobei UT die thermische Spannung ist, die bei Raumtemperatur ungefähr 25 mV beträgt) arbeitet der Transistor im Sättigungsbereich. In der Gleichung (1) ist W/L das Verhältnis der Breite zur Länge des Transistors und IM und n sind prozessabhängige Faktoren (wobei n im Allgemeinen zwischen 1 und 2 liegt). Die Übergangsfrequenz, fT, eines mit schwacher Inversion arbeitenden MOSFET-Bauteils kann einige 100 MHz erreichen.
  • Digitale Schaltungen mit schwacher Inversion können bis zu einigen wenigen MHz arbeiten, während der Energieverbrauch sehr niedrig sein kann, beispielsweise in der Größenordnung von Nanowatt. Jegliche digitale Verarbeitung, wie sie innerhalb dieser Mikroleistungsregime erforderlich ist, wird unter Verwendung einer statischen CMOS-Technologie mit schwacher Inversion implementiert. Statische CMOS-Technologie mit schwacher Inversion reagiert jedoch sehr empfindlich auf den Prozess, eine Temperaturänderung, Änderungen der Spannungsversorgung (Robustheitsprobleme), und es mussten Modifizierungen der einfachen statischen CMOS-Logik entwickelt werden, um diese Probleme zu überwinden. Bei der CMOS-Technik mit variabler Schwelle und schwacher Inver sion (siehe "A 0,9–V, 150–MHz, 10–mW, 4 mm2, 2-D discrete cosine transform core processor with variable threshold-voltage (VT) scheme", T. Kurodaet al., Solid-State Circuits, IEEE Journal, 31, Ausgabe 11, Nov. 1996, S.: 1770–1779) wird der Leckstrom durch Steuerschaltungen überwacht, und an das Substrat des Transistors wird eine geeignete Vorspannung gelegt, um jegliche Stromänderung aufgrund von Temperatur-, Prozess-, Spannungsversorgungs- und anderen Variationen zu verhindern. Jedoch werden Leckströme nicht beseitigt, und für die Robustheit ist eine zusätzliche Schaltungsanordnung erforderlich. Einige andere Schaltungen nutzen eine unter der Schwelle arbeitende Pseudo-NMOS-Logik (siehe "Ultra-low-power DLMS adaptive filter for hearing aid applications", C. H.–I Kim et al., Very Large Scale Integration (VLSI) Systems, IEEE Transactions, Vol. 11, Ausgabe 6, Dez. 2003, S.: 1058–1067), wobei es sich um eine andere Modifizierung der statischen CMOS-Logik mit schwacher Inversion handelt, um die Schaltungen mit ultrageringer Leistung zu betreiben, während eine gewisse Verbesserung der Betriebsgeschwindigkeit erzielt wird. Jedoch sind die Robustheitsprobleme sehr vergleichbar mit denen bei einer CMOS-Logik mit normaler schwacher Inversion.
  • Die ebenfalls anhängige UK-Patentanmeldung Nr. 0415546.1 offenbart Betriebsweisen von MOSFETs, an die eine solche Vorspannung angelegt wird, dass sie bei einer CML-Konfiguration im Regime mit schwacher Inversion arbeiten.
  • Wie oben angegeben, erfordert das Skalieren der Kanallänge (L) bei CMOS-Technologie ein proportionales Skalieren der Transistorschwellenspannung (VT), was wiederum einen exponentiellen Anstieg des Leckstroms bei schwacher Inversion verursacht. Dies wurde von S. Borkar in 'Design challenges of technology scaling', IEEE Micro, 1999, Vol. 19(4), S. 23–29 mitgeteilt. Daher kann dieser Leckstrom bei schwacher Inversion beim Energieverbrauch digitaler Schaltungen nicht mehr vernachlässigt wer den. Eine Designvorgehensweise zum Absenken des Trends betreffend zunehmende Leistung besteht im Minimieren der pro Logikoperation aufgebrachten Energie unter Verwendung von MOS-Bauteilen, die im Bereich mit schwacher Inversion arbeiten, d. h. mit den niedrigsten Betriebsspannungen. Bis heute wurde die Verarbeitung mit der schwächsten Inversion in der Analogdomäne verwendet, um Schaltungen mit Nanoleistung zu erzeugen. Jedoch wurden auch mit schwacher Inversion arbeitende Schaltungen mit statischer Logik (SL) von H. Soeleman et al. in 'Robust sub-threshold logic for ultra-low power Operation', IEEE Transactions an Very Large Scale Integration (VLSI) Systems, Feb. 2001, Vol. 9, Nr. 1, S. 90–99 für digitale Verarbeitung in Systemen mit gemischten Signalen angegeben.
  • Um die Robustheit bei digitalem Betrieb zu verbessern, werden Current-Mode-Logik(CML)-Architekturen empfohlen. Sie sorgen tatsächlich aufgrund ihrer Differenzstruktur für höhere Immunität gegen Versorgungsspannungsrauschen, aufgrund des verringerten Hubs der Ausgangsspannung für geringeres Übersprechen, und aufgrund des durch die Versorgungsschienen fließenden Konstantstroms für einen niedrigeren erzeugten Störsignalpegel. Die Vorgehensweise einer CML mit schwacher Inversion wurde bei der Current-Mode-Differenzlogik (CMDL) verwendet, wie sie von M. N. Martin et al. in 'Current Mode differential logic circuits for low power digital systems', IEEE 39th Midwest symposium an Circuits and Systems, Aug. 1996, Vol. 1, S. 183–186 mitgeteilt wurde. Das Gate eines CMDL-Inverters besteht aus einem ganz in MOS-Technologie ausgebildeten Differenzpaar unter Verwendung von Transistoren, die im Sättigungsbereich bei schwacher Inversion arbeiten.
  • Durch eine erste Erscheinungsform der Erfindung ist eine digitale Schaltung mit Folgendem geschaffen: einem ersten Arm mit einem ersten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; einem zweiten Arm mit einem zweiten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; und einer Schalteinrichtung zum Auswählen des ersten oder des zweiten Arms; wobei der erste und der zweite Transistor eine Kanallänge von 100 nm oder weniger aufweist und eine solche Vorspannung an ihm anliegt, dass er im Regime mit schwacher Inversion arbeitet.
  • Bei der Vorgehensweise gemäß Martin et al. (siehe oben) wird der Eingangs-Ausgangs-Gleichspannungsoffset dadurch toleriert, wenn mehr Gates in Kaskade geschaltet werden, dass Differenzstufen mit NMOS-Eingang und PMOS-Eingang verschachtelt werden. Um eine Eingangs/Ausgangs-Kompatibilität der digitalen Gates zu gewährleisten, wird bei der Erfindung, im Regime mit schwacher Inversion (Sub-Schwelle-Regime), die MCML-Vorgehensweise angewandt, die bisher nur bei mit starker Inversion arbeitenden Transistoren Anwendung gefunden hat. Durch Verringern der Kanallänge der als Lastbauteile arbeitenden Transistoren auf 100 nm oder weniger ist es möglich, eine MCML mit schwacher Inversion mit Logikspannungshüben zu realisieren, die Robustheit des Betriebs gewährleisten.
  • Gemäß einer zweiten Erscheinungsform der Erfindung ist eine digitale Schaltung mit Folgendem geschaffen: einem ersten Arm mit einem ersten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; einem zweiten Arm mit einem zweiten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; und einer Schalteinrichtung zum Auswählen des ersten oder des zweiten Arms; wobei das Volumen jedes Lastbauteils mit seinem Drain verbunden ist und eine solche Vorspannung an ihm anliegt, dass es im Regime mit schwacher Inversion arbeitet.
  • Gemäß einer dritten Erscheinungsform der Erfindung ist ein integrierter Schaltkreis mit mehreren digitalen Schaltungen gemäß der ersten oder zweiten Erscheinungsform geschaffen.
  • Gemäß einer vierten Erscheinungsform der Erfindung ist ein Verfahren zum Berechnen einer Logikfunktion geschaffen, bei dem ein Eingangssignal an die Gates des ersten und zweiten Metalloxid-Halbleiter-Feldeffekttransistors einer digitalen Schaltung der ersten oder zweiten Erscheinungsform gelegt wird.
  • Nun werden bevorzugte Ausführungsformen der Erfindung als veranschaulichendes Beispiel unter Bezugnahme auf die beigefügten Figuren beschrieben:
  • 1 zeigt schematisch einen CMOS-Inverter;
  • 2(a) und 2(b) zeigen die Charakteristik des Drainstroms über der Gate-Source-Spannung für ein NMOS-Bauteil;
  • 3(a) veranschaulicht das allgemeine Konzept von CML-Schaltungen;
  • 3(b) zeigt eine durch Widerstände belastete CML-Inverterschaltung;
  • 3(c) zeigt eine ganz mit MOSFETs aufgebaute CML-Inverterschaltung;
  • 4 zeigt eine Vorspannungsschaltung der ganz mit MOSFETs aufgebauten CML-Inverterschaltung;
  • 5(a) und 5(b) zeigen die Charakteristik des Source-Drain-Stroms über der Source-Drain-Spannung bei schwacher Inversion für ein PMOS-Bauteil;
  • 6(a) und 6(b) zeigen die theoretische Eingangs-Ausgangs-Differenzcharakteristik bzw. die Störsignaltoleranz für einen Differenzpaarinverter in der 3(b);
  • 7(a) und 7(b) zeigen Simulationen der Charakteristik des Source-Drain-Stroms über der Source-Drain-Spannung für einen MOSFET mit einer Kanallänge von 100 nm;
  • 8(a) und 8(b) zeigen die simulierte Gleichspannungs-Eingangs/Ausgangs-Charakteristik eines Inverters gemäß der Erfindung;
  • 8(c) zeigt die simulierte Differenzverstärkung eines Inverters gemäß der Erfindung;
  • 9(a) ist ein schematisches Schaltbild eines MOSFET, dessen Volumen zur Source kurzgeschlossen ist;
  • 9(b) ist ein schematisches Schaltbild eines MOSFET, dessen Volumen zum Drain kurzgeschlossen ist;
  • 10 zeigt VDS-IDS-Kurven für MOSFETs, deren Volumen zum Drain kurzgeschlossen ist, und für einen MOSFET, dessen Volumen zur Source kurzgeschlossen ist;
  • 11 zeigt die prozentuale Nichtlinearität von VDS-IDS-Kurven für MOSFETs, bei denen das Volumen zum Drain kurzgeschlossen ist, und für MOSFETs, bei denen das Volumen zur Source kurzgeschlossen ist; und
  • 12 zeigt die Rauschtoleranz für MOSFETs, bei denen das Volumen zum Drain kurzgeschlossen ist.
  • Nun wird die Erfindung unter Bezugnahme auf ein Invertergate beschrieben. Jedoch ist die Erfindung nicht auf ein Invertergate beschränkt, sondern sie kann bei komplexeren Logikgatetopologien angewandt werden.
  • Um die Erfindung vollständig zu verstehen, ist ein Verständnis der MCML-Architektur erforderlich.
  • Bei einer CML-Logik werden Widerstände als Lasten verwendet, wie es in der 3(a) dargestellt ist. Die 3(a) ist ein schematisches Schaltbild eines digitalen CML-Gates. Der Wert des Pull-up-Bauteilwiderstands stellt den Logikhub ΔVo der zwei Ausgangsknoten 1, 2 ein: ΔVo = RIB. ΔVo ist die maximale Spannungsvariation an den knoten 1 und 2. Das Vorzeichen der Differenzausgangsspannung (als Vod = Vo1 – Vo2 definiert) ändert sich, wenn der Arm des Inverters, durch den der Strom fließt, durch Ändern des Zustands eines Schalters 3 geändert wird. Wenn ein digitales Signal verarbeitet wird, sind die Hübe der digitalen Eingangs- und der Ausgangsspannung vorzugsweise gleich (d. h. ΔVi = ΔVo), so dass die Spannungen logisch "hoch" und logisch "niedrig" am Ausgang der Schaltung den Spannungen logisch "hoch" und logisch "niedrig" am Eingang derselben entsprechen.
  • Wie es in der 3(b) dargestellt ist, kann der Schalter 3 durch ein Paar von NMOS-Transistoren M1, M2 implementiert sein, die als Source-gekoppeltes Paar angeordnet sind, das IB zwischen den zwei Armen des Inverters lenkt.
  • Bei der MOS-Common-Mode-Logik, oder MCML, werden MOS-Bauteile als Lasten verwendet. MCML-Gates verfügen über Differenzstruktur, und sie lenken den Schwanzstrom IB zwischen den als Widerständen wirkenden beiden Pull-up-MOS-Bauteilen.
  • In der einfachsten Form beruht eine MCML-Architektur auf einem einzelnen Differenzpaar vom MOS-Typ. Die 3(c) zeigt eine praktische Implementierung eines MCML-Invertergates. Der Pull-up-Widerstand in jedem Arm der Schaltung der 3(a) ist nun durch zwei PMOS-Lastbauteile M3, M4 realisiert. Das Invertergate enthält wiederum einen Schalter zum Lenken von IB zwischen den beiden Armen der Schaltung, und in der 3(c) enthält der Schalter zwei als Source-gekoppeltes Paar angeordnete NMOS-Transistoren M1, M2. Die PMOS-Lastbauteile erhalten eine Vorspannung, und sie sind so bemessen, dass sie einen konstanten Ausgangswiderstand R zeigen. Die PMOS-Vorspannung, VRFP, wird durch eine Rückführungsschaltung bestimmt, die von mehreren Logikgates gemeinsam genutzt werden kann, wie es von J. M. Musicer et al. in 'MOS current mode logic for low power, low noise CORDIC computation in mixed-signal environments', Proceedings of International Symposium an Low Power Electronics and Design, 2000, S. 102–107 vorgeschlagen ist. Eine geeignete Vorspannungsschaltung ist als 4 in der 4 dargestellt. Sie besteht aus einer Wiederholung des Invertergates sowie einem Operationsverstärker oder opamp (einstufiger Transkonduktanz-Operationsverstärker, OTA) 5. Die Eingangssignale des wiederholten Inverters in der Vorspannungsschaltung sind alle dergestalt, dass, Idealerweise, IB in einem Zweig fließt. Der opamp 5 zwingt die niedrige Ausgangsspannung, VA, dazu, mit dem gewünschten niedrigen Logikpegel VL übereinzustimmen, was durch Ändern der Gate-Source-Spannung, VGS, und demgemäß des PMOS-Lastwiderstands erfolgt.
  • Im Regime mit schwacher Inversion wird die Gate-Source-Spannung der PMOS-Bauteile M3, M4 unter der in der 2 dargestellten Schwellenspannung VT gehalten, so dass sie im Regime mit schwacher Inversion arbeiten (wie oben angegeben, ist dieses Regime auch als Sub-Schwelle-Regime bekannt). Im Regime mit schwacher Inversion ist der lineare Bereich der idealen IDS-VDS (Drain-Source-Strom, IDS, über der Drain-Source-Spannung, VDS)-Charakteristik eines PMOS-Bauteils auf Spannungen unter der Sättigungsspannung VDSsat bei niedriger Inversion, die typischerweise das 4- oder 5-fache der thermischen Spannung UT (die, wie oben angegeben, bei Raumtemperatur ungefähr 25 mV beträgt) beträgt, begrenzt. So erscheint es so, dass eine MCML im Regime mit schwa cher Inversion nur für Logikhübe unter 100 mV implementierbar ist, was jedoch für keine ausreichende Rauschsignaltoleranz für den Gatebetrieb sorgt.
  • Gemäß der Erfindung kann jedoch der Logikhub einer MCML-Schaltung im Regime mit schwacher Inversion unter Verwendung von Sub-100-nm-Technologien erhöht werden, d. h. unter Verwendung von Bauteilen mit einer Kanallänge von 100 nm oder weniger als Lastbauteilen M3, M4. Transistoren mit einer Kanallänge L von 100 nm oder weniger werden durch gut verstandene Kurzkanal-Sekundäreffekte beeinflusst, die zur Linearisierung des Gesamtverhaltens der zugehörigen IDS-VDS-Charakteristik bei schwacher Inversion beitragen. Dies wurde von R. R. Troutmann in 'VLSI limitations from drain-induced barrier lowering', IEEE Transactions an Electron Devices, Apr. 1979, Vol. 26, Nr. 4, S. 461–469 berichtet. Als Ergebnis dieser Kurzkanal-Sekundäreffekte ist die Steigungsdifferenz zwischen dem linearen Bereich und dem Sättigungsbereich der IDS-VDS-Charakteristik aufgrund des endlichen Widerstands im Sättigungsbereich verringert. Im Sättigungsbereich beruht die Abhängigkeit von IDS von VDS auf dem Drain-induzierten Barriereabsenk(DIBL)effekt, wie er von Troutmann (siehe oben) mitgeteilt wurde, und für ein PMOS-Bauteil mit VBS = 0 (wobei VHS die Basis-Source-Spannung ist), kann sie durch die von B. J. Sheu et al. in 'BSIM: Berkeley short-channel IGFET model for MOS transistors', IEEE J. Solid-State Circuits, Aug. 1987, Vol. 22, Nr. 4, S. 558–566 angegebene BSIM-Modellgleichung wie folgt nachgebildet werden:
    Figure 00120001
    wobei η der DIBL-Koeffizient ist, n > 1 der Steigungsfaktor bei schwacher Inversion ist und A wie folgt gegeben ist: A = μC' ox(W/Leff)UT 2e1,8 (3) wobei μ die Ladungsträgerbeweglichkeit ist, C'ox die Gateoxidkapazität pro Einheitsfläche ist und W/Leff das Verhältnis der Breite zur effektiven Länge des Bauteils ist.
  • Die 5 zeigt die simulierte IDS-VDS-Charakteristik bei schwacher Inversion für einen PMOS-Transistor minimaler Größe bei CMOS-Technologien von (a) 0,25 μm und (b) 90 nm für vier verschiedene Werte der Gate-Source-Spannung VSG. Die Kanallänge des PMOS-Transistors beträgt in der 5(a) 250 nm und in der 5(b) 100 nm. Abweichend von den Kurven bei der 0,25-μm-Technologie zeigen die Kurven in der 5(b) für die 90-nm-CMOS-Technologie kein gut definiertes Knie, um VSDsat herum (wobei dieser Wert bei Raumtemperatur ungefähr 100 mV beträgt). Daher können die PMOS-Bauteile bei der 90-nm-Technologie für einen Wert von VSD der von 0 bis auf Spannungen über VSDsat läuft, als lineare Lasten verwendet werden.
  • Gemäß der Erfindung ist daher die digitale Schaltung der 3(c) unter Verwendung von Bauteilen, als Lastbauteile M3, M4, mit einer Kanallänge von 100 nm oder weniger implementiert, beispielsweise mit einer Kanallänge von 100 nm oder 90 nm oder sogar unter 90 nm, wobei eine Vorspannung an sie angelegt wird, um sie im Regime mit schwacher Inversion zu betreiben. Bei der Ausführungsform der 3(c) sind die Lastbauteile M3, M4 PMOS-Bauteile. Die Verwendung von PMOS-Bauteilen mit einer Kanallänge von 100 nm oder weniger ermöglicht es, Spannungshübe zu erzielen, die deutlich größer als 100 mV sind. Die Kanallänge des Lastbauteils M3 entspricht, innerhalb der Herstelltoleranzen, der Kanallänge des Lastbauteils M4.
  • Es wird erwartet, dass dann, wenn die Kanallänge der Lastbauteile M3, M4 kleiner gemacht wird, der DIBL-Effekt ausgeprägter wird. Die Kanallänge der Lastbauteile kann daher so gewählt wer den, dass es möglich ist, einen gewünschten Spannungshub zu erzielen.
  • Die den Schalter der Schaltung in der 3(c) bildenden NMOS-Bauteile M1, M2 werden so mit einer Vorspannung versorgt, dass sie im Regime mit schwacher Inversion arbeiten. Sie können, falls erwünscht, eine Kanallänge unter 100 nm aufweisen. Jedoch ist die Kanallänge der NMOS-Bauteile M1, M2 nicht kritisch, und sie können eine Kanallänge von 100 nm oder mehr aufweisen. Die Kanallänge des Bauteils M1 entspricht, innerhalb der Herstelltoleranzen, derjenigen des Bauteils M2 (die Schaltung ist symmetrisch, so dass ein Bauteil in einem Zweig dieselbe Charakteristik wie das entsprechende Bauteil im anderen Zweig aufweist).
  • Wenn die Erfindung bei einer digitalen Schaltung angewandt wird, bei der die PMOS-Lastbauteile durch eine Vorspannungsschaltung vorgespannt werden, die eine Wiederholung der digitalen Schaltung enthält, wie es in der 4 dargestellt ist, verfügen auch die entsprechenden PMOS-Bauteile der wiederholten Schaltung in der Vorspannungsschaltung über eine Kanallänge von 100 nm oder weniger. Die PMOS-Bauteile in der wiederholten Schaltung verfügen über dieselbe Kanallänge wie die PMOS-Bauteile M3, M4 in der Inverterschaltung – die wiederholte Schaltung der Vorspannungsschaltung muss dieselbe Charakteristik wie die Inverterschaltung aufweisen.
  • Bei komplizierteren digitalen Schaltungen kann die Vorspannungsschaltung gerade nur eine Inverterzelle anstelle einer Wiederholung der komplizierten Schaltungsanordnung aufweisen.
  • Es ist möglich, die Rauschsignaltoleranz für die Schaltung der 3(b) durch Berücksichtigen der Schaltung der 3(a) abzuschätzen. Wenn die NMOS-Bauteile M1, M2 im Sättigungsbereich mit schwacher Inversion arbeiten, ist die in der 6(a) dargestellte Eingangs/Ausgangs-Differenzcharakteristik des Inver ters gemäß C. Mead in 'Analog VLSI and Neural Systems' (Addison Wesley, 1989) wie folgt gegeben: Vod = ΔVotanh(Vid/2nUT) (4)wobei Vod = Vo1 – Vo2 und Vid = Vi1 – Vi2 die Differenzausgangs- bzw. die Differenzeingangsspannung sind. Die 6(b) zeigt die prozentuale Rauschsignaltoleranz, nm, (bezogen auf den nominalen Differenzlogikhub 2ΔVo) über ΔVo. Diese Rauschsignal-Differenzwerte sind überhöhte Schätzwerte der Werte für die tatsächliche Schaltung der 3(b). Tatsächlich zeigen die NMOS-Bauteile in dieser Schaltung einen endlichen Ausgangswiderstand, und sie arbeiten über den gesamten Logikhub hinweg nicht in Sättigung. Sie gelangen in den linearen Bereich, wenn der größte Teil von IB in einen Zweig gelenkt wird: die NMOS-Sourcespannung VS wird durch die Vorspannungsschaltung auf VL eingestellt, und die NMOS-Drainspannung fällt aufgrund der Last.
  • Es wurde ein im Sub-VT-Regime arbeitender MCML-Inverter mit kommerzieller 90-nm-CMOS-Technologie für ΔVo = 300 mV (VDD = 400 mV) konzipiert. Der Inverter zeigt die in der 3(c) dargestellte allgemeine Form, jedoch verfügen die PMOS-Bauteile M3, M4 jeweils über eine Kanallänge von 100 nm oder weniger, beispielsweise 100 nm oder 90 nm. An die PMOS-Bauteile wird eine Vorspannung in solcher Weise angelegt, dass sie im Regime mit schwacher Inversion arbeiten. An die NMOS-Bauteile M1, M2 wird ebenfalls eine solche Vorspannung angelegt, dass sie im Regime mit schwacher Inversion arbeiten.
  • Der Inverter gemäß der Erfindung wurde mittels Cadence Spectre 5.0.32 mit BSIM3v3-Modellen simuliert. Die Vorspannungsschaltung bestimmt die IDS-VDS-Kurve, auf der der Arbeitspunkt des PMOS-Transistors erfolgt, was durch Einstellen von VRFP erfolgt. Die Source-Gate-Spannung VGS und die Größe der PMOS-Lastbauteile sind dergestalt, dass die Kurvensteigung für 0 < VSD < ΔVo näherungsweise dem theoretischen Wert R entspricht. Die 7(a) zeigt eine simulierte IDS-VDS-Charakteristik eines PMOS-Bauteils minimaler Größe mit einer Kanallänge L = 200 nm für mehrere Werte von VGS, während die 7(b) die simulierte IDS-VDS-Charakteristik eines PMOS-Bauteils mit einer Kanallänge L = 100 nm für mehrere Kanalbreiten bei vorgegebener Spannung VGS zeigt. Gemäß der Erfindung entspricht, unter Verwendung von IB = 20 nA und W/L = 1 μm/0,1 μm, die Steigung der IDS-VDS-Kurve des PMOS näherungsweise einem Wert von 15 MΩ.
  • Die 8(a) und 8(b) zeigen die simulierte Gleichspannungs-Eingangs/Ausgangs-Charakteristik eines MCML-Inverters gemäß der Erfindung, bei dem jedes PMOS-Bauteil eine Kanallänge von 100 nm oder weniger aufweist und eine solche Vorspannung an es angelegt wird, dass es im Regime mit schwacher Inversion arbeitet. Auch an die NMOS-Bauteile wird eine solche Vorspannung angelegt, dass sie im Regime mit schwacher Inversion arbeiten. Die 8(a) zeigt die Spannungen Vo1 und Vo2 an den zwei Ausgangsknoten, und die 8(b) zeigt die Differenzausgangsspannung Vod = Vo1 – Vo2. Die simulierte Inverterdifferenzverstärkung, |Ad|, ist in der 8(c) dargestellt, und es ist erkennbar, dass sie größer als 4 ist. Die prozentuale Rauschsignaltoleranz, nm, beträgt 20%. Die abgeschätzte Rauschsignaltoleranz (6(b)) beträgt 28% (bei der verwendeten Technologie gilt n ≈ 1,4).
  • Der statische Energieverbrauch des Inverters beträgt 8 nW. Dies beinhaltet nicht den Energieverbrauch der Vorspannungsschaltung – hauptsächlich aufgrund des opamp –, die von mehreren Logikgattern gemeinsam genutzt werden kann.
  • Die Verstärkung des opamp trägt am stärksten zur Verstärkung der Rückführungsschleife, |Aloop|, bei, die dafür sorgt, dass VA dem Wert VL folgt (4). Die Kleinsignalverstärkung des Kreises der Vorspannungsschaltung, Abias, entspricht: Abias = ΔVA/ΔVL = –Aloop/{1 – (–Aloop)} (5)
  • Wenn |Aloop| >> 1 gilt, gelten Abias ≈ 1 und VA ≈ VL. Daraus folgt, dass für einen Fehler von 1% zwischen VA und VL der Wert |Aloop| größer als 100 sein muss. Daher garantiert, bei der Erfindung, eine Verstärkung des opamp von 40 dB einen Nachführfehler von weniger als 1 mV. Da die Rückführung einen Gleichspannungswert bestimmt, kann der opamp mit Regime mit schwacher Inversion mit hoher Verstärkung und kleiner Bandbreite und demgemäß mit sehr niedrigem Energieverbrauch konzipiert werden. Außerdem kann der Offset des opamp dadurch kompensiert werden, dass an seinen negativen Anschluss eine angemessene Spannung gelegt wird.
  • Die Erfindung ist nicht auf die Differenzinverterschaltung der 3(c) eingeschränkt, sondern sie kann bei komplizierteren Logikgatetopologien als dem Invertergate der 3(c) angewandt werden. Die Implementierung komplizierterer digitaler Schaltungen beruht immer noch auf der in der 3(c) veranschaulichten Differenzvorgehensweise, jedoch verfügen kompliziertere digitale Schaltungen über eine andere Anordnung von Schaltern in den Zweigen der Schaltung. Die Differenzinverterschaltung der 3(c) kann so modifiziert werden, dass sie andere Logikfunktionen liefert, was durch Ersetzen des Sourcegekoppelten Paars durch einen anderen Schalter oder eine andere Kombination von Schaltern erfolgt, wodurch, für jede beliebige Kombination digitaler Eingangssignale, ein Stromfluss in nur einem der Zweige erlaubt wird – der Schalter oder die Kombination von Schaltern kann dahingehend gesehen werden, dass ein Logikblock gebildet ist, und die Logikfunktion der Schaltung wird durch die Logik dieses Logikblocks bestimmt (auf dieselbe Weise wie die Logik der Schaltung der 3(a) durch den Logikblock bestimmt ist, der zwischen die zwei Lasten 1,2 und die Stromquelle) geschaltet ist.
  • Bei der Schaltung der 3(c) sind die Lastbauteile in den Armen der Schaltung durch PMOS-Bauteile implementiert, und der Schalter zum Auswählen eines der Arme ist durch NMOS-Bauteile implementiert. Die Erfindung ist nicht hierauf eingeschränkt, sondern die Schaltung kann alternativ unter Verwendung von NMOS-Bauteilen als Lastbauteilen und unter Verwendung von PMOS-Bauteilen im Schalter implementiert werden. In diesem Fall würden die Transistoren M3, M4 der 3(c) durch NMOS-Bauteile mit einer Kanallänge von 100 nm oder weniger ersetzt werden, und die Transistoren M1, M2 der 3(c) würden durch PMOS-Bauteile ersetzt werden (deren Kanallänge entweder unter oder über 100 nm liegen kann). An die PMOS- und die NMOS-Bauteile würde eine solche Vorspannung angelegt werden, dass sie im Regime mit schwacher Inversion arbeiten.
  • In einem integrierten Schaltkreis können mehrere digitale Schaltungen gemäß der Erfindung enthalten sein.
  • Eine digitale Schaltung gemäß der Erfindung kann bei einem Verfahren zum Berechnen einer Logikfunktion verwendet werden. Ein Ausgangswert kann dadurch erhalten werden, dass ein Eingangssignal an die Gates des ersten und des zweiten Metalloxid-Halbleiter-Feldeffekttransistors einer digitalen Schaltung gemäß der Erfindung gelegt wird; bei der digitalen Schaltung der 3(c) wird beispielsweise ein Eingangssignal an die Gates des ersten und des zweiten NMOS-Bauteils M1, M2 angelegt.
  • Bei den bisher beschriebenen Ausführungsformen ist davon ausgegangen, dass das Volumen (oder der Körper) der PMOS-Lastbauteile mit der positiven Versorgungsspannung VDD verbunden ist. Da auch die Sources der Lastbauteile mit der Versorgungsspannung VDD verbunden sind, ist das Volumen jedes Lastbauteils mit seiner Source kurzgeschlossen, und die Source-Volumen-Spannung VSB beträgt null. Dies ist die normale Maßnahme zum Betreiben eines PMOS- Transistors, und dadurch wird eine Modulation der Schwellenspannung aufgrund des Körpereffekts vermieden.
  • Eine andere Ausführungsform der Erfindung verwendet Lastbauteile, beispielsweise PMOS-Lastbauteile, bei denen das Volumen des Bauteils an den Drain desselben gekoppelt ist – d. h., dass die Drain-Volumen-Spannung VDB auf null gesetzt ist. Es zeigte sich, dass dadurch der lineare Betriebsbereich der Last erweitert wird: d. h., dies dient dazu, für eine Vergrößerung des Hubs der Ausgangsspannung zu sorgen, über den der Betrieb mit linearer Last aufrecht erhalten wird. In diesem Fall können auch Lastbauteile mit Kanallängen über 100 nm verwendet werden, während immer noch linearer Betrieb der Last erzielt wird.
  • Die obige Gleichung (1) kann auch wie folgt ausgedrückt werden: IDS = Ioexp(VGS – nUT/nUT)[1 – exp(–VDS/UT)] (6)mit Io = ISexp – ({VTO + (n – 1)VSB}/nUT) (7)
  • IS (spezifischer Strom) und VT0 (Schwellenspannung für VSB = 9) sind beides Prozesskonstanten. Durch Umschreiben der Gleichung (6) mit VB = VD (d. h. mit einem Volumen-Drain-Kurzschluss) ergibt sich: IDS = ISexp({VGS – VT0}/nUT)exp(–VDS/UT)[exp(VDS/UT)] (8)
  • Die 9(a) und 9(b) sind schematische Schaltungsdiagramme zweier PMOS-Lastbauteile. Die Lastbauteile verfügen über dieselbe Größe, jedoch gilt beim Lastbauteil der 9(a) VB = VDD (bei diesem Lastbauteil liegt ein Kurzschluss des Volumens zur Source vor), und beim Lastbauteil der 9(b) gilt VB = VD (bei diesem Lastbauteil liegt ein Kurzschluss des Volumens zum Drain vor). Die 10 zeigt Kurven des Source-Drain-Stroms IDS über der Source-Drain-Spannung VDS für die PMOS-Bauteile der 9(a) und 9(b), wobei der wert der Gate-Source-Spannung VGS für jedes Bauteil so gewählt ist, dass die zwei Typen von Lastbauteilen denselben Drain-Source-Strom Imax zeigen, wenn VDS einem vorgegebenen Wert des Spannungshubs ΔV entspricht. Die Beziehung zwischen den zwei Werten von VGS für das Bauteil mit einem Kurzschluss vom Volumen zum Drain und dasjenige mit einem Kurzschluss vom Volumen zur Source kann dadurch aufgefunden werden, dass die Gleichungen (1) und (6) gleichgesetzt werden. In der 10 zeigt die durchgezogene Linie die IDS-VDS-Charakteristik des Lastbauteils mit einer Volumen-Source-Verbindung gemäß der 9(a), die gestrichelten Linien zeigen eine ideal lineare Charakteristik (gerade Linie), die die Punkte (0,0) und (ΔV, Imax) für sechs Werte von ΔV verbindet, während die gepunkteten Linien die IDS-VDs-Charakteristik des Lastbauteils der 9(b) mit einer Verbindung vom Volumen zum Drain zeigen.
  • Obwohl die 10 zeigt, dass die IDS-VDs-Charakteristik des Lastbauteils der 9(b) mit einer Verbindung vom Volumen zum Drain nichtlinear ist, ist es erkennbar, dass die Abweichung dieser Charakteristik von der ideal geraden Linie kleiner als beim PMOS-Lastbauteil mit einer Verbindung vom Volumen zur Source ist. Dies ist in der 11 dargestellt, in der die Endpunktnichtlinearität über dem Spannungshub ΔV für das Lastbauteil der 9(a) mit einer Verbindung vom Volumen zur Source (durchgezogene Linie) und für das Lastbauteil der 9(b) mit einer Verbindung vom Volumen zum Drain (gestrichelte Linie) aufgetragen ist. In der 11 ist die Endpunktlinearität als Maximalabweichung der IDS-VDs-Kurve von der ideal geraden Linie definiert. Die 10 und 11 sind theoretische Kurven, und sie gelten für Technologien, die durch keine Kurzkanaleffekte beeinflusst werden. Im Prinzip gelten die 10 und 11 für alle Mikrometer-, Submikrometer- und Tiefsubmikrometer-Technologien (wobei "Tiefsubmikrometer" Kanallängen unter ungefähr 0,25 μm abdeckt).
  • Unter Verwendung eines Verfahrens, das dem oben beschriebenen ähnlich ist, zeigt die 12 die Rauschsignaltoleranz nm des Lastbauteils der 9(b) mit einer Verbindung vom Volumen zum Drain über verschiedenen Differenzlogikhüben 2ΔV0 für mehrere Werte von n. Diese Kurve wurde für ein PMOS mit einer Verbindung vom Volumen zum Drain aufgetragen. Die 12 ist wiederum eine theoretische Kurve, die für Technologien gilt, die nicht durch Kurzkanaleffekte beeinflusst werden, und im Prinzip gilt sie für alle Mikrometer-, Submikrometer- und Tiefsubmikrometer-Technologien. Die Schaltung der 3(c) kann alternativ unter Verwendung von Lastbauteilen M3, M4 implementiert werden, die im Regime mit schwacher Inversion arbeiten und eine Gatelänge über 100 nm aufweisen, vorausgesetzt, dass sie eine Verbindung vom Volumen zum Drain aufweisen, wie es die 12 zeigt, und wenn diese Lastbauteile M3, M4 solche mit einer Verbindung vom Volumen zum Drain sind, können sie im Prinzip unter Verwendung jeder Mikrometer-, Submikrometer- oder Tiefsubmikrometer-Technologie implementiert werden. Die Lastbauteile können auch als Bauteile mit einer Verbindung vom Volumen zum Drain mit einer Kanallänge von unter 100 nm implementiert werden, wobei jedoch in diesem Fall die Charakteristik gegenüber denjenigen variieren kann, wie sie in den 10, 11 und 12 dargestellt sind, da, wie oben angegeben, diese 10, 11 und 12 keine Kurzkanaleffekte berücksichtigen.
  • Zusammenfassung
  • Eine digitale Schaltung ist mit Folgendem versehen: einem ersten Arm mit einem ersten Metalloxid-Halbleiter-Feldeffekttransistor (M3), der so konfiguriert ist, dass er als Lastbauteil wirkt; einem zweiten Arm mit einem zweiten Metalloxid-Halbleiter-Feldeffekttransistor (M4), der so konfiguriert ist, dass er als Lastbauteil wirkt; und einem Schalter (M1, M2) zum Auswählen des ersten oder des zweiten Arms. Sowohl der erste als auch der zweite Transistor (M3, M4) weist eine Kanallänge von 100 nm oder weniger auf, und es wird eine solche Vorspannung an ihn angelegt, dass er im Regime mit schwacher Inversion arbeitet. Bei einer alternativen Schaltung ist das Volumen jedes Lastbauteils (M3, M4) mit seinem Drain verbunden, und es wird eine solche Vorspannung an es angelegt, dass es im Regime mit schwacher Inversion arbeitet.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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    • - C. Mead in 'Analog VLSI and Neural Systems' (Addison Wesley, 1989) [0051]

Claims (13)

  1. Digitale Schaltung mit: einem ersten Arm mit einem ersten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; einem zweiten Arm mit einem zweiten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; und einer Schalteinrichtung zum Auswählen des ersten oder des zweiten Arms; wobei der erste und der zweite Transistor eine Kanallänge von 100 nm oder weniger aufweist und eine solche Vorspannung an ihm anliegt, dass er im Regime mit schwacher Inversion arbeitet.
  2. Digitale Schaltung nach Anspruch 1, bei der das Volumen jedes Lastbauteils mit seinem Drain verbunden ist.
  3. Digitale Schaltung mit: einem ersten Arm mit einem ersten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; einem zweiten Arm mit einem zweiten Metalloxid-Halbleiter-Feldeffekttransistor, der so konfiguriert ist, dass er als Lastbauteil wirkt; und einer Schalteinrichtung zum Auswählen des ersten oder des zweiten Arms; wobei das Volumen jedes Lastbauteils mit seinem Drain verbunden ist und eine solche Vorspannung an ihm anliegt, dass es im Regime mit schwacher Inversion arbeitet.
  4. Digitale Schaltung nach Anspruch 3, bei der sowohl der erste als auch der zweite Transistor eine Kanallänge von 100 nm oder weniger aufweist.
  5. Digitale Schaltung nach einem der vorstehenden Ansprüche, bei der sowohl der erste als auch der zweite Transistor eine Kanallänge unter 100 nm aufweist.
  6. Digitale Schaltung nach einem der vorstehenden Ansprüche, bei der sowohl der erste als auch der zweite Transistor ein PMOS-Transistor ist.
  7. Digitale Schaltung nach einem der Ansprüche 1 bis 5, bei der sowohl der erste als auch der zweite Transistor ein NMOS-Transistor ist.
  8. Digitale Schaltung nach einem der vorstehenden Ansprüche, bei der der Schalter einen dritten und einen vierten Metalloxid-Halbleiter-Feldeffekttransistor aufweist, die in einer Current-Mode-Logikkonfiguration konfiguriert sind.
  9. Digitale Schaltung nach Anspruch 8 in Abhängigkeit vom Anspruch 6, bei der der erste und der vierte Transistor ein NMOS-Transistor sind.
  10. Digitale Schaltung nach Anspruch 8 in Abhängigkeit vom Anspruch 7, bei der der erste und der vierte Transistor ein PMOS-Transistor sind.
  11. Digitale Schaltung nach einem der vorstehenden Ansprüche, ferner mit einer Vorspannungsschaltung zum Anlegen einer Vorspannung an den ersten und den zweiten Transistor, damit sie im Regime mit schwacher Inversion arbeiten.
  12. Integrierter Schaltkreis mit mehreren digitalen Schaltungen, wie sie in einem der vorstehenden Ansprüche definiert sind.
  13. Verfahren zum Berechnen einer Logikfunktion, bei dem ein Eingangssignal an die Gates des ersten und des zweiten Metalloxid-Halbleiter-Feldeffekttransistors einer digitalen Schaltung, wie sie in einem der Ansprüche 1 bis 11 definiert ist, angelegt wird.
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