CN105827235A

CN105827235A - 差分输出缓冲器

Info

Publication number: CN105827235A
Application number: CN201610032887.1A
Authority: CN
Inventors: 仓升智明
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2015-01-22
Filing date: 2016-01-19
Publication date: 2016-08-03
Also published as: US20160218715A1; JP6399938B2; JP2016134877A; US9479172B2

Abstract

本发明提供一种差分输出缓冲器。本发明的差分输出缓冲器具备差分输出电路、及作为差分输出缓冲器的复制电路的偏置电压生成电路。偏置电压生成电路通过运算放大器生成对流动于差分输出缓冲器的第1电流源及偏置电压生成电路的第2电流源的电流进行控制的偏置电压，以使偏置电压生成电路的第3内置电阻及第3外部电阻和第3开关之间的第3内部节点的电压与基准电压相等，所述基准电压与差分输出缓冲器的第1开关为导通状态时的第1内部节点的电压、或第2开关为导通状态时的第2内部节点的电压相等。

Description

差分输出缓冲器

技术领域

本发明涉及一种由CML(CurrentModeLogic：电流型逻辑)电路构成的差分输出缓冲器。

背景技术

图3是表示以往的差分输出缓冲器的结构的一例的电路图。该图所示的差分输出缓冲器30具备差分输出电路12、及生成对流动于差分输出电路12的电流进行控制的偏置电压的偏置电压生成电路34。

差分输出电路12是输出与差分输入信号对应的差分输出信号的CML电路，其具备第1开关16a及第2开关16b、第1内置电阻18a及第2内置电阻18b、第1电流源20a、第1外部电容22a及第2外部电容22b、和第1外部电阻24a及第2外部电阻24b。

该图表示了作为差分输入信号而在构成第1开关16a的NMOS(N型MOS晶体管)的栅极输入高电压，在构成第2开关16b的NMOS的栅极输入低电压，第1开关16a为导通状态，第2开关16b为断开状态的情况。

差分输出电路12的差分输出信号从第1内置电阻18a和第1开关16a之间的第1内部节点、及第2内置电阻18b和第2开关16b之间的第2内部节点输出。

偏置电压生成电路34具备第2电流源36及恒定电流生成电路38。构成第2电流源36的NMOS由尺寸为第1电流源20a的“1/a”倍(“a”为非零的正实数)的NMOS构成。

接着，对差分输出缓冲器30的动作进行说明。

在此，将第1内置电阻18a及第2内置电阻18b的电阻值设为R_INT，将第1外部电阻24a及第2外部电阻24b的电阻值设为R_EXT，将流过第1内置电阻18a和第2内置电阻18b的电流分别设为I_A和I_B，将第1内部节点和第2内部节点的电压分别设为V_A和V_B，并将流过第1电流源20a和第2电流源36的电流分别设为I_TOTAL、I_SOURCE。

如图3所示，在作为差分输入信号而在第1开关16a的NMOS的栅极输入高电压，在第2开关16b的NMOS的栅极输入低电压时，在差分输出电路12中，第1开关16a成为导通状态，第2开关16b成为断开状态。

此时，在电流I_A从高电压电源经由第1内置电阻18a而流动的同时，电流I_B从高电压电源经由第2内置电阻18b、第2外部电容22b、第2外部电阻24b、第1外部电阻24a、第1外部电容22a而流动，两者的总电流I_TOTAL经由第1开关16a、第1电流源20a流向低电压电源。其结果，输出第1内部节点成为低电压，第2内部节点成为高电压的差分输出信号。

偏置电压生成电路34中，由恒定电流生成电路38供给的恒定电流I_SOURCE经由第2电流源36流向低电压电源。第1电流源20a的NMOS及第2电流源36的NMOS构成电流镜电路，因此，在第1电流源20a流动有流向第2电流源36的电流I_SOURCE的“a”倍的电流I_TOTAL。

并且，根据电流I_TOTAL的电流值、电阻值R_INT、电阻值R_EXT，确定电压V_A及电压V_B，即差分幅度V_OD＝V_A-V_B。

其中，以往的差分输出缓冲器30中存在差分幅度V_A-V_B产生偏差的问题。作为产生差分幅度V_A-V_B的偏差的原因，可举出(1)和(2)两个原因。

(1)在构成电流镜电路的第1电流源20a的NMOS与第2电流源36的NMOS之间的源极-漏极电压V_DS的不匹配；

(2)第1内置电阻18a及第2内置电阻18b的电阻值R_INT的偏差。

关于(1)，虽然为了减少电压V_DS的不匹配的影响，而增大晶体管的沟道长度(L长度)，能在一定程度上降低电流I_TOTAL的偏差，即差分幅度V_A-V_B的偏差，但尺寸会变大。

关于(2)，流过电流镜电路的镜像源的第2电流源36的电流I_SOURCE是由于第2电流源36的NMOS的导通电阻而生成，因此会根据例如形成于半导体芯片的第1内置电阻18a及第2内置电阻18b的电阻值R_INT的偏差而增减，使差分幅度V_A-V_B产生偏差。另一方面，连接于半导体芯片的外部的第1外部电阻24a及第2外部电阻24b的电阻值R_EXT几乎不产生偏差，且与第1内置电阻18a及第2内置电阻18b的电阻值R_INT的偏差不一致。

接着，计算第1内置电阻18a及第2内置电阻18b的电阻值R_INT的偏差对差分输出信号的差分幅度V_A-V_B产生何种程度的影响。

电流I_TOTAL是电流I_A与电流I_B之和，因此以式(1)表示，

I_TOTAL＝I_A+I_B……式(1)。

电流I_A及电流I_B的电流值以式(2)与式(3)表示，

I_{A} = \frac{R_{I N T} + 2 R_{E X T}}{2 R_{I N T} + 2 R_{E X T}} \cdot I_{T O T A L}

……式(2)，

I_{B} = \frac{R_{I N T}}{2 R_{I N T} + 2 R_{E X T}} \cdot I_{T O T A L}

……式(3)。

电压V_A及电压V_B由电流值和电阻值之积计算出，因此若代入式(2)及式(3)，则以式(4)及式(5)表示，

V_{A} = I_{A} * R_{I N T} = \frac{R_{I N T} + 2 R_{E X T}}{2 R_{I N T} + 2 R_{E X T}} \cdot I_{T O T A L} \cdot R_{I N T}

……式(4)，

V_{B} = I_{B} * R_{I N T} = \frac{R_{I N T}}{2 R_{I N T} + 2 R_{E X T}} \cdot I_{T O T A L} \cdot R_{I N T}

……式(5)。

差分幅度V_A-V_B根据式(4)及式(5)，通过式(6)来计算，

V_{A} - V_{B} = \frac{I_{T O T A L} \cdot R_{I N T} \cdot R_{E X T}}{R_{I N T} + R_{E X T}}

……式(6)。

如此，以往的差分输出缓冲器30中，在差分幅度V_A-V_B的计算式中，包含电流I_TOTAL、第1内置电阻18a及第2内置电阻18b的电阻值R_INT、第1外部电阻24a及第2外部电阻24b的电阻值R_EXT的项。因此，可知差分幅度V_A-V_B根据电流I_TOTAL即电压V_DS的偏差而产生偏差的同时，也根据电阻值R_INT的偏差产生偏差。

图4是表示图3所示的差分输出缓冲器的差分幅度V_A-V_B的一例的眼图(EyeDiagram)。该图所示的眼图的纵轴为电压V(mV)，横轴为时间。该眼图是假设电阻值R_INT根据工艺的变动而产生±20％的变动的情况的图，实线为存在-20％的变动的情况，虚线为不存在变动的情况，单点划线为存在+20％的变动的情况。如该眼图所示，能够确认在以往的差分输出缓冲器30中，差分幅度V_A-V_B根据电阻值R_INT的偏差而大幅度变动。

在此，作为与本发明有关的现有技术文献，有与将输入电压转换成差分电流的模拟前置电路有关的专利文献1(日本特表平11-513235号公报)、与输入有输入差分信号生成并输出所期望的中心电压及所期望的幅度的输出差分信号的差分输出缓冲器有关的专利文献2(日本特开2010-98590号公报)、与互补地输出数据的输出缓冲电路有关的专利文献3(日本特开平11-41085号公报)、与能够抑制由制造工艺的变动引起的特性的偏差的CML电路有关的专利文献4(日本特开2009-225205号公报)、及与电流型逻辑电路中的信号电平有关的专利文献5(日本特开2006-42349号公报)等。

发明内容

技术问题

本发明的目的在于，解决前述现有技术的问题点，提供一种能够降低差分输出信号的差分幅度的偏差的差分输出缓冲器。

技术方案

为实现上述目的，本发明提供一种差分输出缓冲器，为具备差分输出电路、及生成对流动于所述差分输出电路的电流进行控制的偏置电压的偏置电压生成电路的差分输出缓冲器，其特征在于，

所述差分输出电路具备：

第1开关及第2开关，根据差分输入信号，一个成为导通状态，另一个成为断开状态；

具有相同电阻值的第1内置电阻及第2内置电阻，分别连接于高电压电源与所述第1开关之间及高电压电压与所述第2开关之间；

根据所述偏置电压而流过恒定值的电流的第1电流源，连接于所述第1开关及第2开关与低电压电源之间；及

具有相同电阻值的第1外部电阻及第2外部电阻，串联于所述第1内置电阻与所述第1开关之间的第1内部节点、及所述第2内置电阻与所述第2开关之间的第2内部节点之间，

所述偏置电压生成电路具备：

第3开关，与导通状态的所述第1开关或所述第2开关相当；

与所述第1内置电阻或所述第2内置电阻相当的第3内置电阻，连接于所述高电压电源与所述第3开关之间；

与所述第1电流源相当的第2电流源，连接于所述第3开关与所述低电压电源之间；

与所述第1外部电阻或所述第2外部电阻相当的第3外部电阻，与所述第3内置电阻并联于所述高电压电源和所述第3开关之间；及

运算放大器，生成对流动于所述第1电流源及所述第2电流源的电流进行控制的所述偏置电压，以使所述第3内置电阻及所述第3外部电阻与所述第3开关之间的与所述第1内部节点或所述第2内部节点相当的第3内部节点的电压与基准电压相等，所述基准电压与所述第1开关为导通状态时的所述第1内部节点的电压或所述第2开关为导通状态时的所述第2内部节点的电压相等。

技术效果

根据本发明，通过以使第3内部节点的电压与基准电压相等的方式进行控制，能够消除由第2电流源的MOS晶体管和第1电流源的MOS晶体管的源极-漏极电压V_DS之差引起的电流误差，且能够降低差分输出信号的差分幅度的偏差。

并且，根据本发明，能够与第1内置电阻及第2内置电阻的电阻值无关地通过基准电压来确定差分幅度。

附图说明

图1是表示本发明的差分输出缓冲器的结构的一个实施方式的电路图。

图2是表示图1所示的差分输出缓冲器的差分幅度V_A-V_B的一例的眼图。

图3是表示以往的差分输出缓冲器的结构的一例的电路图。

图4是表示图3所示的差分输出缓冲器的差分幅度V_A-V_B的一例的眼图。

具体实施方式

以下，根据附图所示的优选实施方式详细说明本发明的差分输出缓冲器。

图1是表示本发明的差分输出缓冲器的结构的一个实施方式的电路图。该图所示的差分输出缓冲器10具备差分输出电路12、及生成对流动于差分输出电路12的电流进行控制的偏置电压VBIAS的偏置电压生成电路14。

差分输出缓冲器10构成为流过偏置电压生成电路14的总电流I_REP与流过差分输出电路12的总电流I_TOTAL的比率(电流比)成为“1:a”(“a”为非零的正实数)。

差分输出电路12是输出与差分输入信号对应的差分输出信号的CML电路，其具备第1开关16a及第2开关16b、第1内置电阻18a及第2内置电阻18b、第1电流源20a、第1外部电容22a及第2外部电容22b、第1外部电阻24a及第2外部电阻24b。

第1开关16a及第2开关16b是根据差分输入信号，一个成为导通状态，另一个成为断开状态的差分开关，在本实施方式中，由NMOS构成。

该图表示了作为差分输入信号，在第1开关16a的NMOS的栅极输入高电压，在第2开关16b的NMOS的栅极输入低电压，第1开关16a为导通状态，第2开关16b为断开状态的情况。

另外，在作为差分输入信号，在第1开关16a的NMOS的栅极输入低电压，在第2开关16b的NMOS的栅极输入高电压的情况下，也与本实施方式的情况同样地进行动作。

第1内置电阻18a及第2内置电阻18b为具有相同电阻值R_INT的内部终端电阻，在本实施方式的情况下为50Ω的终端电阻，且分别连接于供给高电压的高电压电源与第1开关16a之间及所述高电压电源与第2开关16b之间。

差分输出电路12的差分输出信号从第1内置电阻18a与第1开关16a之间的第1内部节点、及第2内置电阻18b与第2开关16b之间的第2内部节点输出。

另外，第1内置电阻18a及第2内置电阻18b通常由多晶硅电阻等构成，但是也可由导通状态的MOS晶体管的导通电阻等构成。

第1电流源20a根据由偏置电压生成电路14生成的偏置电压VBIAS而流过恒定值的电流，本实施方式的情况，由NMOS构成。

第1电流源20a的NMOS连接于第1开关16a及第2开关16b与低电压电源之间，所述低电压电源供给有低于高电压的低电压，偏置电压VBIAS输入到第1电流源20a的NMOS的栅极。

第1外部电容22a及第2外部电容22b是具有相同电容值的电容元件，第1外部电阻24a及第2外部电阻24b是具有相同电阻值R_EXT的终端电阻，在本实施方式的情况下分别为50Ω的终端电阻。第1外部电容22a、第1外部电阻24a、第2外部电阻24b、第2外部电容22b以该顺序串联在第1内部节点和第2内部节点之间即差分输出信号之间。

另外，第1外部电容22a及第2外部电容22b并非必须的构成要件，也可将第1外部电阻24a、第2外部电阻24b以该顺序串联于第1内部节点和第2内部节点之间。

接着，偏置电压生成电路14为差分输出电路12的复制(replica)电路，其具备第3开关16c、第3内置电阻18c、第2电流源20b、第3外部电阻24c、及运算放大器26。

第3开关16c与差分输出电路12的导通状态的第1开关16a或第2开关16b相当，并由尺寸为第1开关16a或第2开关16b的“1/a”倍的NMOS构成。

根据导通状态的第1开关16a或第2开关16b，第3开关16c的NMOS的栅极连接于高电压电源。即，本实施方式的第3开关16c与导通状态的第1开关16a相当。

第3内置电阻18c与差分输出电路12的第1内置电阻18a或第2内置电阻18b相当，并连接于高电压电源与第3开关16c之间。

第3内置电阻18c具有第1内置电阻18a或第2内置电阻18b的电阻值R_INT的“1.5·a”倍的电阻值1.5·a·R_INT。

第2电流源20b与差分输出电路12的第1电流源20a相当，由尺寸为第1电流源20a的“1/a”倍的NMOS构成。

第2电流源20b的NMOS连接于第3开关16c与低电压电源之间，从运算放大器26输出的偏置电压VBIAS输入到第2电流源20b的NMOS的栅极。

第3外部电阻24c与差分输出电路12的第1外部电阻24a或第2外部电阻24b相当，且与第3内置电阻18c并联于高电压电源和第3开关16c之间。

第3外部电阻24c具有第1外部电阻24a或第2外部电阻24b的“1.5·a”倍的电阻值“1.5·a·R_EXT”。

另外，第3内置电阻18c及第3外部电阻24c的电阻值为在如一般的CML电路那样，第1内置电阻18a及第2内置电阻18b的电阻值R_INT分别为50Ω，第1外部电阻24a及第2外部电阻24b的电阻值R_EXT分别为50Ω，且流过偏置电压生成电路14的总电流I_REP与流过差分输出电路12的总电流I_TOTAL的比率为“1:a”时的值。

另一方面，即使在电阻值R_INT及电阻值R_EXT与本实施方式的情况不同时，差分输出缓冲器10也正确地动作。此时，第3内置电阻18c及第3外部电阻24c的电阻值根据电阻值R_INT及电阻值R_EXT来确定。在电流比“a＝1”的情况下，第3内置电阻18c及第3外部电阻24c的电阻值相对于电阻值R_INT及电阻值R_EXT的倍率“X”能够通过式(8)来计算，

X = \frac{R_{I N T} + 2 R_{E X T}}{2 R_{I N T} + 2 R_{E X T}} (1 + \frac{R_{I N T}}{R_{E X T}})

……式(8)。

如本实施方式的情况，若将电阻值R_INT＝50Ω、电阻值R_EXT＝50Ω代入式(8)，则倍率“X”等于1.5，能够确认式(8)正确。并且，例如在第1内置电阻18a及第2内置电阻18b的电阻值R_INT分别为50Ω，第1外部电阻24a及第2外部电阻24b的电阻值R_EXT分别为100Ω的情况下，倍率“X”等于1.25。

运算放大器26生成对流动于第1电流源20a及第2电流源20b的电流I_TOTAL及电流I_REP进行控制的偏置电压VBIAS，以使第3内置电阻18c及第3外部电阻24c与第3开关16c之间的与第1内部节点或第2内部节点相当的第3内部节点的电压与从外部的带隙基准(BGR)电路等的基准电压生成电路28供给的基准电压VREF相等。

在运算放大器26的-(反相)输入端子输入基准电压VREF，在运算放大器26的+(同相)输入端子输入第3内部节点的电压。在本实施方式的情况下，作为基准电压VREF而输入导通状态的第1内部节点的电压V_A。从运算放大器26输出的偏置电压VBIAS输入到构成第1电流源20a及第2电流源20b的NMOS的栅极。

即，第1电流源20a及第2电流源20b构成电流镜电路，电流I_REP与电流I_TOTAL的比率成为“1:a”。

另外，基准电压VREF设定为第1开关16a为导通状态时的第1内部节点的电压，或第2开关16b为导通状态时的第2内部节点的电压，即与差分输出信号的高电压相等的电压。

并且，例如在差分输出缓冲器10搭载于半导体芯片的情况下，第1开关16a、第2开关16b及第3开关16c、第1内置电阻18a、第2内置电阻18b及第3内置电阻18c、第1电流源20a及第2电流源20b、以及运算放大器26搭载于半导体芯片，第1外部电容22a及第2外部电容22b、第1外部电阻24a、第2外部电阻24b及第3外部电阻24c安装于半导体芯片的外部。

接着，对差分输出缓冲器10的动作进行说明。

这里，将流过第1内置电阻18a、第2内置电阻18b、第3内置电阻18c、及第3外部电阻24c的电流分别设为I_A、I_B、I_C及I_D，将第1内部节点、第2内部节点、及第3内部节点的电压分别设为V_A、V_B、及V_{A_REP}。并且，将第1开关16a与第1电流源20a之间的第4内部节点的电压设为V_C，将第3开关16c与第2电流源20b之间的第5内部节点的电压设为V_{C_REP}。

如图1所示，在作为差分输入信号而在第1开关16a的NMOS的栅极输入高电压，在第2开关16b的NMOS的栅极输入低电压的情况下，在差分输出电路12中，第1开关16a成为导通状态，第2开关16b成为断开状态。

此时，电流I_A从高电压电源经由第1内置电阻18a而流过，同时电流I_B从高电压电源经由第2内置电阻18b、第2外部电容22b、第2外部电阻24b、第1外部电阻24a及第1外部电容22a而流过，两者的总电流I_TOTAL经由第1开关16a、第1电流源20a而流向低电压电源。其结果，输出第1内部节点成为低电压，第2内部节点成为高电压的差分输出信号。

在偏置电压生成电路14中，在第3开关16c的NMOS的栅极输入有高电压，因此第3开关16c为导通状态。

此时，电流I_C从高电压电源经由第3内置电阻18c而流过，并且电流I_D从高电压电源经由第3外部电阻24c而流过，两者的总电流I_REP经由第3开关16c、第2电流源20b而流向低电压电源。

其中，第1内部节点的电压V_A是能够基于差分输出信号的差分幅度计算的值。因此，将基准电压VREF设为与第1内部节点的电压V_A相等的电压，使用运算放大器26，通过偏置电压VBIAS对流过第2电流源20b的电流I_REP进行控制，以使第3内部节点的电压V_{A_REP}与基准电压VREF相等。由此，第3内部节点的电压V_{A_REP}成为与基准电压VREF即第1内部节点的电压V_A相等的电压。

由第1开关16a及第3开关16c产生的电压降(Drop)相等，因此第1开关16a及第2开关16b与第1电流源20a之间的第4内部节点的电压V_C、和第3开关16c与第2电流源20b之间的第5内部节点的电压V_{C_REP}最终相等。即，能够消除由电流镜电路的作为镜像源的第2电流源20b的NMOS和作为镜像目标的第1电流源20a的NMOS的源极-漏极电压V_DS之差引起的电流误差。

并且，电流I_REP通过式(9)计算，

I_{R E P} = \frac{V_{A}}{(1.5 \cdot a \cdot R_{E X T} / / 1.5 \cdot a \cdot R_{I N T})} = \frac{R_{I N T} + R_{E X T}}{1.5 \cdot a \cdot (R_{I N T} \cdot R_{E X T})} \cdot V_{A}

……式(9)。

电流I_TOTAL与电流I_REP之间的关系通过式(10)表示，

I_TOTAL＝a·I_REP……式(10)。

差分幅度V_A-V_B利用将式(9)及式(10)代入式(6)而得到的式(11)表示，

V_{A} - V_{B} = \frac{2}{3} V_{A}

……式(11)。

基准电压VREF＝电压V_A，因此式(11)以式(12)表示，

V_{A} - V_{B} = \frac{2}{3} V_{R E F}

……式(12)。

即，在本实施方式的差分输出缓冲器10中，从差分幅度V_A-V_B的计算式消去第1内置电阻18a及第2内置电阻18b的电阻值R_INT、第1外部电阻24a及第2外部电阻24b的电阻值R_EXT的项，仅剩下差分输出电压V_A的项。因此，能够与第1内置电阻18a及第2内置电阻18b的电阻值R_INT无关地，通过基准电压VREF来确定差分幅度V_A-V_B。

例如，假设电流I_TOTAL为8mA。在第1外部电阻24a及第2外部电阻24b的电阻值R_EXT分别为50Ω(两者的合成电阻的电阻值为100Ω)，第1内置电阻18a及第2内置电阻18b的电阻值R_INT分别为50Ω的情况下，将这些数值代入式(6)，则差分幅度V_A-V_B成为200mV。

在以往的差分输出缓冲器30中，若假设第1内置电阻18a及第2内置电阻18b的电阻值R_INT因偏差而增加10％，则电阻值R_INT＝55Ω。此时，差分幅度V_A-V_B成为209.5mV，产生误差。

相对于此，在本实施方式的差分输出缓冲器10中，电压V_A根据式(4)计算为300mV，即从基准电压生成电路28供给的基准电压VREF为300mV。

在本实施方式的差分输出缓冲器10中，仅由基准电压VREF的值来确定差分幅度V_A-V_B的值，因此若将VREF＝300mV代入式(12)，则差分幅度V_A-V_B成为200mV，不依赖于第1内置电阻18a及第2内置电阻18b的电阻值R_INT的偏差。

图2是表示图1所示的差分输出缓冲器的差分幅度V_A-V_B的一例的眼图。同样地，该图所示的眼图的纵轴为电压V(mV)，横轴为时间。该眼图是假设电阻值R_INT因工艺的变动而存在±20％的变动的情况的眼图，实线为存在-20％的变动的情况、虚线为无变动的情况、单点划线为存在+20％的变动的情况。如该眼图中所示，可知在本实施方式的差分输出缓冲器10中，即使在电阻值R_INT产生偏差的情况下，差分幅度V_A-V_B也几乎不产生偏差。

另外，在第3内置电阻18c和第3外部电阻24c的电阻值不分别为第1内置电阻18a及第2内置电阻18b的电阻值R_INT的“X·a”的电阻值、和第1外部电阻24a及第2外部电阻24b的电阻值R_EXT的“X·a”倍的电阻值的情况下，无法完全从差分幅度V_A-V_B的计算式消去电阻值R_INT、电阻值R_EXT的项，但即使在这种情况下，也能够比以往降低差分幅度V_A-V_B的偏差。

本发明基本上如上述内容所述。

以上，对于本发明进行了详细的说明，但本发明并不限定于上述实施方式，在不脱离本发明的主旨的范围内，可以进行各种改进和/或变更。

Claims

1.一种差分输出缓冲器，为具备差分输出电路、及生成对流动于所述差分输出电路的电流进行控制的偏置电压的偏置电压生成电路的差分输出缓冲器，其特征在于，

所述差分输出电路具备：

具有相同电阻值的第1内置电阻及第2内置电阻，分别连接于高电压电源与所述第1开关之间及高电压电源与所述第2开关之间；

所述偏置电压生成电路具备：

第3开关，与导通状态的所述第1开关或所述第2开关相当；

与所述第1内置电阻或所述第2内置电阻相当的第3内置电阻，连接于所述高电压电源和所述第3开关之间；

与所述第1电流源相当的第2电流源，连接于所述第3开关和所述低电压电源之间；

2.根据权利要求1所述的差分输出缓冲器，其中，

在所述第1内置电阻及所述第2内置电阻的电阻值分别为R_INT、所述第1外部电阻及所述第2外部电阻的电阻值分别为R_EXT的情况下，所述第3内置电阻及所述第3外部电阻分别具有所述电阻值R_INT的“X”倍的电阻值及所述电阻值R_EXT的“X”倍的电阻值，所述“X”通过式(13)计算出，

X = \frac{R_{I N T} + 2 R_{E X T}}{2 R_{I N T} + 2 R_{E X T}} (1 + \frac{R_{I N T}}{R_{E X T}})

……式(13)。

3.根据权利要求2所述的差分输出缓冲器，其中，

所述第3开关及所述第2电流源分别由尺寸为所述第1开关或所述第2开关的“1/a”倍的晶体管、及所述第1电流源的“1/a”倍的晶体管构成，“a”为非零的正实数，

所述第3内置电阻及所述第3外部电阻分别具有所述电阻值R_INT的“X·a”倍的电阻值及所述电阻值R_EXT的“X·a”倍的电阻值。

4.根据权利要求1～3中任一项所述的差分输出缓冲器，其中，

在所述第1内置电阻和第2内置电阻与所述第1外部电阻和第2外部电阻之间还分别连接有具有相同电容值的第1外部电容及第2外部电容。

5.根据权利要求1～3中任一项所述的差分输出缓冲器，其中，

所述第1内置电阻、第2内置电阻及第3内置电阻由多晶硅电阻构成。

6.根据权利要求1～3中任一项所述的差分输出缓冲器，其中，

所述第1内置电阻、第2内置电阻及第3内置电阻由导通状态的MOS晶体管的导通电阻构成。