JPH1141085A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】製造プロセス、温度、動作電圧のばらつきの影
響が少なく、高速に動作することが可能な出力バッファ
回路を提供する。 【解決手段】ＰＭＯＳトランジスタＰＴ１１を介して電
源電圧ＶＤＤの供給ラインに接続された基準ノードＲＮ
１１と、基準電位ＶＲＥＦと基準ノードの電位とを比較
し、両電位が一致するようにＰＭＯＳトランジスタＰＴ
１１に流れる電流値を制御し、基準ノードＲＮ１１の電
位をＶＤＤと出力電圧との間の値に設定された基準電位
に保持するオペアンプＡＭＰ１１と、基準ノードＲＮ１
１と出力端子ＴＯＵＴ１，ＴＯＵＴ２との間に接続され
たＰＭＯＳトランジスタＰＴ１２，ＰＴ１３と、出力端
子ＴＯＵＴ１、ＴＯＵＴ２とＶＤＤより低い第２の電源
との間にそれぞれ接続された終端抵抗素子Ｒ１１，Ｒ１
２とを備え、ＰＭＯＳトランジスタＰＴ１２，ＰＴ１３
のゲートに逆相の信号ＶＩＮ，ＶＩＮＢを供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相補的にデータを
出力する出力バッファ回路に関するものである。

【０００２】

【従来の技術】半導体回路の出力部分のインターフェー
スには、論理Ｈ（以下これをＶＯＨとよぶ）の電位の定
義や、論理Ｌ（以下これをＶＯＬとよぶ）の電位の定義
が、非常に細かい電位の範囲でなされているものがあ
る。

【０００３】たとえば、疑似ＥＣＬ回路と呼ばれるもの
においては、ＶＯＨおよびＶＯＬは下記の（１）、
（２）式に示すように定義されている。

【０００４】

【数１】 ＶＯＨ＝（ＶＤＤ−1.025 Ｖ）〜（ＶＤＤ−0.88Ｖ） …（１）

【０００５】

【数２】 ＶＯＬ＝（ＶＤＤ−1.81Ｖ）〜（ＶＤＤ−1.62Ｖ） …（２）

【０００６】そして、それぞれの設定電位の幅はＶＯＨ
で１４５ｍＶ、ＶＯＬで１９０ｍＶである。

【０００７】この疑似ＥＣＬインターフェースは、終端
方法として、図４のようなものが定義される。図４にお
いて、ＤＶＣは半導体デバイス、ＴＯＵＴは出力端子を
それぞれ示している。この終端方法は、抵抗素子（５０
Ω）Ｒ１を出力端子ＴＯＵＴと電源電圧ＶＤＤより２Ｖ
低い電圧（ＶＤＤ−２Ｖ）の供給ラインとの間に接続す
るものである。

【０００８】このようなインターフェースとしての出力
バッファ回路をＭＯＳ(Metal OxideSemiconductor) 系
で実現する場合、たとえば図５に示すような構成が可能
である。

【０００９】この出力バッファ回路１は、ＰＭＯＳトラ
ンジスタＰＭ１、差動型の演算増幅器（以下、オペアン
プという）ＡＭＰ１、終端抵抗素子Ｒ１により構成され
ている。ＰＭＯＳトランジスタＰＭ１のソースは電源電
圧ＶＤＤの供給ラインに接続され、ドレインはオペアン
プＡＭＰ１の出力端子ＴＯＵＴに接続されている。オペ
アンプＡＭＰ１の非反転入力端子（＋）は出力端子（Ｐ
ＭＯＳトランジスタＰＭ１のドレイン）に接続され（出
力信号（電圧）ＶＯＵＴが入力され）、反転入力端子
（−）は入力信号（電圧）ＶＩＮの入力ラインに接続さ
れている。

【００１０】オペアンプＡＭＰ１は、入力電圧ＶＩＮよ
り出力電圧ＶＯＵＴが低ければ、その出力であるノード
ＮＡの電位（以下ＶＮＡ）を下げてＰＭＯＳトランジス
タＰＭ１の電流能力をあげる。これに対して、入力電圧
ＶＩＮより出力電圧ＶＯＵＴが高ければノードＮＡの電
位ＶＮＡを上げてＰＭＯＳトランジスタＰＭ１の電流能
力を下げる。つまりＶＯＵＴは負帰還がかかっている。
結果として、入力電圧ＶＩＮと出力電圧ＶＯＵＴの電位
は等しくなるので、ＶＩＮをＶＯＨやＶＯＬに設定すれ
ば出力端子ＴＯＵＴから出力電圧ＶＯＵＴがＶＯＨやＶ
ＯＬとして出力される。

【００１１】

【発明が解決しようとする課題】しかしながら、図４の
回路では、出力信号ＶＯＵＴは図６に示すようなアンダ
ーシュート／オーバーシュートを引き起こす。このこと
について、図６に関連付けてさらに詳述する。

【００１２】上述したように、入力電圧ＶＩＮが上昇す
ると、オペアンプＡＭＰ１はその出力電位ＶＮＡを下
げ、ＰＭＯＳトランジスタＰＭ１の電流能力を上げる。
出力電圧ＶＯＵＴが入力電圧ＶＩＮと同電位になると、
オペアンプＡＭＰ１はその出力電位ＶＮＡを下げること
を停止するが、オペアンプＡＭＰ１、ＰＭＯＳトランジ
スタＰＭ１にはその挙動が動作するのには若干の時間的
な遅れが生じる。よって、図６に示すように、オペアン
プＡＭＰ１の出力電位ＶＮＡを必要以上に下げてしま
う。その結果、出力電圧ＶＯＵＴは入力電圧ＶＩＮより
電位が高くなり、オペアンプＡＭＰ１に入力される。以
上の動作が繰り返されることによって、出力電圧ＶＯＵ
Ｔにはアンダーシュート／オーバーシュートの現象が発
現してしまう。

【００１３】この問題を避けるために、オペアンプＡＭ
Ｐ１のゲインを下げることも考えられるが、結果とし
て、出力電圧ＶＯＵＴの遷移時間を延ばしてしまい、高
速動作が困難になる。

【００１４】また、図７および図８に示すような構成に
することにより、上述したアンダーシュート／オーバー
シュートの現象の発現を防止することができる。

【００１５】図７の回路は、ＰＭＯＳトランジスタＰＴ
１，ＰＴ２，ＰＴ３およびＮＭＯＳトランジスタＮＴ１
を電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列に接続
し、ＰＭＯＳトランジスタＰＴ２およびＰＴ３をゲート
とドレインを接続していわゆるダイオードとして機能さ
せ、抵抗分圧するかたちで出力電圧ＶＯＵＴを得るよう
に構成されている。

【００１６】図８の回路は、電源電圧ＶＤＤと接地電位
ＧＮＤとの間にＰＭＯＳトランジスタＰＴ１およびＮＭ
ＯＳトランジスタＮＴ１を直列に接続し、また出力端子
ＴＯＵＴと接地電位ＧＮＤとの間にＮＭＯＳトランジス
タＮＴ１に並列にＰＭＯＳトランジスタＰＴ４を接続
し、さらに電源電圧ＶＤＤと接地電位ＧＮＤとの間にダ
イオード接続したＰＭＯＳトランジスタＰＴ２，ＰＴ３
を接続し、それらの接続点をＰＯＳトランジスタＰＴ
１，ＰＴ４のゲートに接続して、図７の回路と同様に、
抵抗分圧するかたちで出力電圧ＶＯＵＴを得るように構
成されている。

【００１７】しかしながら、図７および図８の回路は、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが混在
する回路である等の理由から、いずれも、プロセスばら
つきの影響を取り除けない。特に、ＮＭＯＳとＰＭＯＳ
のばらつきの程度が異なると実用的でない。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、製造プロセス、温度、動作電圧
のばらつきの影響が少なく、高速に動作することが可能
な出力バッファ回路を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、相補的にデータを出力する出力バッファ
回路であって、第１の出力ノードおよび第２の出力ノー
ドと、基準ノードと、上記基準ノードの電位を第１の電
源電圧より低い電位に保持するノード電位保持手段と、
上記基準ノードと上記第１の出力ノードとの間に接続さ
れた第１のトランジスタと、上記基準ノードと上記第２
の出力ノードとの間に接続された第２のトランジスタ
と、上記第１の出力ノードと第１の電源より低い第２の
電源との間に接続された第１の負荷素子と、上記第２の
出力ノードと第２の電源との間に接続された第２の負荷
素子とを有し、上記第１のトランジスタおよび第２のト
ランジスタは、相補的に導通制御される。

【００２０】また、本発明では、上記基準ノードは第３
の負荷素子を介して第１の電源に接続され、上記ノード
電位保持手段は、基準電位と上記基準ノードの電位とを
比較し、両電位が一致するように上記第３の負荷素子に
流れる電流値が一定となるように制御する。

【００２１】また、本発明では、上記第１および第２の
トランジスタは、同一導電型の絶縁ゲート型電界効果ト
ランジスタである。

【００２２】また、本発明では、上記第３の負荷素子
は、上記第１および第２のトランジスタは、同一導電型
の絶縁ゲート型電界効果トランジスタであり、上記ノー
ド電位保持手段は、反転入力端子に上記基準電位が接続
され、非反転入力端子に上記基準ノードが接続され、出
力端子が上記第３の負荷素子としての電界効果トランジ
スタのゲートに接続された演算増幅器を有する。

【００２３】また、本発明では、上記第１および第２の
負荷素子は、抵抗素子である。

【００２４】また、本発明では、上記基準電位は、第１
の電源電圧と出力信号電位との間の値に設定されてい
る。

【００２５】本発明によれば、ノード電位保持手段によ
り、たとえば基準ノードの電位と基準電位とが比較さ
れ、両電位が一致するように第３の負荷素子に流れる電
流値が一定となるように制御される。これにより、基準
ノードの電位が、たとえば第１の電源電圧と出力信号電
位との間の値に設定されている基準電位に設定される。
その結果、基準ノードの電位がほとんど変化しないの
で、第１および第２の出力ノードからの出力電圧はそれ
ぞれ、第１および第２のトランジスタと出力の終端抵抗
素子としての第１と第２の抵抗素子との抵抗分割で電位
が決定される。これにより、出力トランジスタとしての
第１および第２のトランジスタのＯＮ抵抗がばらついた
場合でも、たとえば疑似ＥＣＬ回路で定義される出力で
あるＶＯＨおよびＶＯＬはスペックを満たし、また、プ
ロセス、温度、動作電圧のばらつきの影響を少なくし、
高速に動作する。

【００２６】

【発明の実施の形態】図１は、本発明に係る出力バッフ
ァ回路の一実施形態を示す回路図である。この出力バッ
ファ回路１０は、たとえば疑似ＥＣＬインタフェース用
回路として用いられる。

【００２７】出力バッファ回路１０は、図１に示すよう
に、第１の負荷素子としての抵抗値５０Ωの終端抵抗素
子Ｒ１１、第２の負荷素子としての抵抗値５０Ωの終端
抵抗素子Ｒ１２、第３の負荷素子としてＰＭＯＳトラン
ジスタＰＴ１１、第１のトランジスタとしてのＰＭＯＳ
トランジスタＰＴ１２、第２のトランジスタとしてのＰ
ＭＯＳトランジスタＰＴ１３、オペアンプ（演算増幅
器）ＡＭＰ１１、第１の出力ノードとしての出力端子Ｔ
ＯＵＴ１、および第２の出力ノードとしての出力端子Ｔ
ＯＵＴ２により構成されている。

【００２８】ＰＭＯＳトランジスタＰＴ１１のソースは
電源電圧ＶＤＤの供給ラインに接続され、ドレインはＰ
ＭＯＳトランジスタＰＴ１２，ＰＴ１３のソースに接続
されいている。そして、これらの接続点により基準ノー
ドＲＮ１１が構成され、この基準ノードＲＮ１１がオペ
アンプＡＭＰ１１の非反転入力端子（＋）に接続されて
いる。オペアンプＡＭＰ１１の反転入力端子（−）は基
準電位ＶＲＥＦの供給ラインに接続され、出力端子（ノ
ードＮＡ）がＰＭＯＳトランジスタＰＴ１１のゲートに
接続されている。

【００２９】ＰＭＯＳトランジスタＰＴ１２のドレイン
出力端子ＴＯＵＴ１に接続され、ＰＭＯＳトランジスタ
ＰＴ１３のドレイン出力端子ＴＯＵＴ２に接続されてい
る。出力端子ＴＯＵＴ１と電源電圧ＶＤＤより２Ｖ低い
電圧（ＶＤＤ−２Ｖ）の供給ライン（第２の電源）との
間に終端抵抗素子Ｒ１１が接続されている。同様に、出
力端子ＴＯＵＴ２と電源電圧ＶＤＤより２Ｖ低い電圧
（ＶＤＤ−２Ｖ）の供給ラインとの間に終端抵抗素子Ｒ
１２が接続されている。そして、ＰＭＯＳトランジスタ
ＰＴ１２のゲートが入力信号（電圧）ＶＩＮの入力ライ
ンに接続され、ＰＭＯＳトランジスタＰＴ１３のゲート
が入力信号（電圧）ＶＩＮの反転信号ＶＩＮＢの入力ラ
インに接続されている。

【００３０】オペアンプＡＭＰ１１の反転入力端子
（−）が接続される基準電位ＶＲＥＦは、電源電圧ＶＤ
Ｄと出力電圧ＶＯＵＴとの間の電位に設定される。たと
えば出力電圧が（ＶＤＤ−０．８８Ｖ）である場合に、
基準電位は（ＶＤＤ−０．８Ｖ）に設定される。

【００３１】オペアンプＡＴＰ１１は、基準電位ＶＲＥ
Ｆより基準ノードＲＮ１１の電位が低ければ、その出力
であるノードＮＡの電位（以下ＶＮＡ）を下げてＰＭＯ
ＳトランジスタＰＭ１１の電流能力をあげる。これに対
して、基準電位ＶＲＥＦより基準ノードＲＮ１１の電位
が高ければノードＮＡの電位ＶＮＡを上げてＰＭＯＳト
ランジスタＰＴ１１の電流能力を下げる。つまり、オペ
アンプＡＭＰ１１は、基準ノードＲＮ１１を基準電位Ｖ
ＲＥＦと同じ電位に保持するノード電位保持手段として
機能する。

【００３２】なお、図１の回路において、ＰＭＯＳトラ
ンジスタＰＴ１１に流れる電流をＩ１１とすると、電流
Ｉ１１は、ＰＭＯＳトランジスタＰＴ１２に流れる電流
Ｉ１２とＰＭＯＳトランジスタＰＴ１３に流れる電流Ｉ
１３との和（Ｉ１１＝Ｉ１２＋Ｉ１３）となる。

【００３３】次に、上記構成による動作および電流特性
について、第２に関連付けて説明する。

【００３４】図２（Ａ）は第１および第２の出力ノード
である出力端子ＴＯＵＴ１，ＴＯＵＴ２から出力される
出力電圧ＶＯＵＴおよびＶＯＵＴＢを示している。出力
用トランジスタであるＰＭＯＳトランジスタＰＴ１２の
ゲートおよびＰＭＯＳトランジスタＰＴ１３のゲートに
供給される入力電圧ＶＩＮとＶＩＮＢは前述したように
相補的であるから、ＰＭＯＳトランジスタＰＴ１２，Ｐ
Ｔ１３は同時に非活性化されることもない。よって、Ｖ
ＯＵＴの電位が高い時間は、ＶＯＵＴＢの電位は低い。

【００３５】また、図２（Ｂ）は、ＰＭＯＳトランジス
タＰＴ１１〜ＰＴ１３に流れる電流Ｉ１１，Ｉ１２，Ｉ
１３の特性を示している。ＰＭＯＳトランジスタＰＴ１
１が流す電流は、ＰＭＯＳトランジスタＰＴ１２のみま
たはＰＭＯＳトランジスタＰＴ１３のみの電流である。
もし、ＰＭＯＳトランジスタＰＴ１２とＰＭＯＳトラン
ジスタＰＴ１３の電流能力が等しければ、ＰＭＯＳトラ
ンジスタＰＴ１１にはＰＭＯＳトランジスタＰＴ１２ま
たはＰＭＯＳトランジスタＰＴ１３の一方が流すだけの
定電流が流れることになる。したがって、ＰＭＯＳトラ
ンジスタＰＴ１１は電流がほとんど変化しないので、基
準ノードＲＮ１１の電位（以下ＶＮ１１と呼ぶ）もほと
んど変化せず、その結果オペアンプＡＭＰ１１の出力の
電位ＶＮＡもほとんど変化しない。

【００３６】基準ノードＲＮ１１の電位ＶＮ１１がほと
んど変化しないので、出力電圧ＶＯＵＴ、ＶＯＵＴＢは
それぞれ、ＰＭＯＳトランジスタＰＴ１２、ＰＴ１３と
出力の終端抵抗素子Ｒ１１，Ｒ１２との抵抗分割で電位
が決定される。つまり、ＰＭＯＳトランジスタＰＴ１
２，ＰＴ１３の抵抗値をそれぞれＲＰＴ１２、ＲＰＴ１
３と置けば、ＰＭＯＳトランジスタＰＴ１２またはＰＭ
ＯＳトランジスタＰＴ１３が活性化されている場合に
は、出力電圧ＶＯＵＴおよびＶＯＵＴＢは、下記の
（３）式および（４）式で与えられる電位を持つことに
なる。

【００３７】

【数３】 ＶＯＵＴ＝｛ＶＮ１１−（ＶＤＤ−２Ｖ）｝・Ｒ／（Ｒ＋ＲＰＴ１２） ＋ＶＤＤ−２Ｖ …（３）

【００３８】

【数４】 ＶＯＵＴＢ＝｛ＶＮ１１−（ＶＤＤ−２Ｖ）｝・Ｒ／（Ｒ＋ＲＰＴ１３） ＋ＶＤＤ−２Ｖ …（４）

【００３９】次に、ＶＯＵＴを例にとり、具体的にこの
出力回路の特性を説明する。今、終端抵抗素子Ｒ１１，
Ｒ１２の抵抗値Ｒが５０Ωで、ＶＮ１１＝ＶＤＤ−０・
８Ｖ、ＰＭＯＳトランジスタＰＴ１２のＯＮ抵抗ＰＲＴ
１２が７Ωだったとすれば、ＶＯＵＴは次式で与えられ
る。

【００４０】

【数５】 ＶＯＵＴ＝（ＶＤＤ−０．８−ＶＤＤ＋２Ｖ）・５０／（５０＋７） ＋ＶＤＤ−２Ｖ ＝ＶＤＤ＋１．２・５０／５７−２＝ＶＤＤ−０．９５（Ｖ） …（５）

【００４１】これは疑似ＥＣＬインターフェースのＶＯ
Ｈスペックである、ＶＤＤ−0.88〜ＶＤＤ−1.025 の範
囲に入る。

【００４２】さらに、プロセスや温度、電圧の変化によ
り、抵抗値ＲＰＴ１２が0.7 〜1.4倍の範囲でばらつい
た場合を考察する。もし、抵抗値ＲＰＴ１２が0.7 倍で
あれば、ＶＯＵＴは次式で与えられる。

【００４３】

【数６】 ＶＯＵＴ＝ＶＤＤ＋１．２・５０／（５０＋７・０．７）−２ ＝ＶＤＤ−０．９１（Ｖ） …（６）

【００４４】また、抵抗値ＲＰＴ１２が1.4 倍であれ
ば、ＶＯＵＴは次式で与えられる。

【００４５】

【数７】 ＶＯＵＴ＝ＶＤＤ＋１．２・５０／（５０＋７・１．４）−２ ＝ＶＤＤ−０．１０（Ｖ） …（７）

【００４６】これら（６）式および（７）式で示すＶＯ
ＵＴは、いずれの場合も疑似ＥＣＬインターフェースの
ＶＯＨスペックであり、ＶＤＤ−0.88〜ＶＤＤ−1.025
の範囲に入る。つまり、上記（３）式および（４）式で
示す抵抗値ＲＰＴ１２，ＲＰＴ１３がばらついた場合で
も、基準ノードＲＮ１１の電位ＶＮ１１を適切に設定す
ることで十分にスペック内に収めることが可能である。

【００４７】また、ＰＭＯＳトランジスタＰＴ１２のゲ
ートへの入力電圧ＶＩＮおよびＰＭＯＳトランジスタＰ
Ｔ１３のゲートへの入力電圧ＶＩＮＢはいわゆるＣＭＯ
Ｓのフル振幅であるので、ＰＭＯＳトランジスタＰＴ１
２，ＰＴ１３のゲインは非常に大きく、ＶＯＵＴおよ
び、ＶＯＵＴＢは非常に急峻な過渡特性を示す。

【００４８】以上に、疑似ＥＣＬインターフェースのＶ
ＯＨのスペックを満たす具体例を説明した。同様な方法
によりＶＯＬのスペックを満たす回路も簡単に実現でき
る。たとえば抵抗値ＲＰＴ１３＝２００Ωとすれば、Ｖ
ＯＵＴは次式で与えられる。

【００４９】

【数８】 ＶＯＵＴ＝（ＶＤＤ−０．８−ＶＤＤ＋２Ｖ）・５０／（５０＋２００） ＋ＶＤＤ−２Ｖ ＝ＶＤＤ＋１．２・５０／２５０−２＝ＶＤＤ−１．７６（Ｖ） …（８）

【００５０】仮に抵抗値ＲＰＴ１３がが０．７倍になっ
た場合、ＶＯＵＴは次式で与えられる。

【００５１】

【数９】 ＶＯＵＴ＝（ＶＤＤ−０．８−ＶＤＤ＋２Ｖ）・５０／（５０＋１４０） ＋ＶＤＤ−２Ｖ ＝ＶＤＤ＋１．２・５０／１９０−２＝ＶＤＤ−１．６８（Ｖ） …（９）

【００５２】さらに、抵抗値ＲＰＴ１３がが１．４倍に
なった場合、ＶＯＵＴは次式で与えられる。

【００５３】

【数１０】 ＶＯＵＴ＝（ＶＤＤ−０．８−ＶＤＤ＋２Ｖ）・５０／（５０＋２８０） ＋ＶＤＤ−２Ｖ ＝ＶＤＤ＋１．２・５０／２８０−２＝ＶＤＤ−１．７９（Ｖ） …（１０）

【００５４】いずれの場合でも疑似ＥＣＬインターフェ
ースのＶＯＬのスペックを満たす。これら（８）式〜
（１０）式で示すＶＯＵＴは、いずれの場合も疑似ＥＣ
ＬインターフェースのＶＯＬのスペックを満たす。

【００５５】つまり、図１の回路においては、出力トラ
ンジスタとしてのＰＭＯＳトランジスタＰＴ１２，ＰＴ
１３のソース電圧を、実際のスペックに近づけること
で、プロセス等のばらつきを抑えることが可能になる。

【００５６】図３にトランジスタ能力のばらつきと本発
明の効果を明らかにするグラフを示す。図中、縦軸は出
力電圧、横軸はトランジスタのＯＮ抵抗をそれぞれ示し
ている。また、図３中、複数のグラフ中の２本のプロッ
トは、トランジスタのソース電圧をパラメータとしてプ
ロットしたものである。図３中、Ａで示す曲線がＰＭＯ
ＳトランジスタＰＴ１２，ＰＴ１３のソース側（基準ノ
ード）の電位をＶＤＤにした場合の電圧特性を示してい
る。これに対して、Ｂで示す曲線がＰＭＯＳトランジス
タＰＴ１２，ＰＴ１３のソース側（基準ノード）の電位
を（ＶＤＤー０．８Ｖ）にした場合の電圧特性を示して
いる。

【００５７】図３から明らかなように、ソース側電位を
電源電圧ＶＤＤにしたものは、トランジスタのＯＮ抵抗
が0.7 倍〜1.4 倍にばらつくと、ＶＯＨのスペックを満
たさない。一方、ソース側電位を０．８Ｖの電位に設定
すれば、トランジスタのＯＮ抵抗が0.7 倍〜1.4 倍にば
らついた場合でもＶＯＨスペックを満たしている。

【００５８】以上説明したように、本実施形態によれ
ば、ＰＭＯＳトランジスタＰＴ１１を介して電源電圧Ｖ
ＤＤの供給ラインに接続された基準ノードＲＮ１１と、
基準電位ＶＲＥＦと基準ノードの電位とを比較し、両電
位が一致するようにＰＭＯＳトランジスタＰＴ１１に流
れる電流値が一定となるように制御し、基準ノードＲＮ
１１の電位をＶＤＤと出力電圧との間の値に設定された
基準電位に保持するオペアンプＡＭＰ１１と、基準ノー
ドＲＮ１１と出力端子ＴＯＵＴ１との間に接続されたＰ
ＭＯＳトランジスタＰＴ１２と、基準ノードＲＮ１１と
出力端子ＴＯＵＴ２との間に接続されたＰＭＯＳトラン
ジスタＰＴ１３と、出力端子ＴＯＵＴ１、ＴＯＵＴ２と
ＶＤＤより低い第２の電源との間にそれぞれ接続された
終端抵抗素子Ｒ１１，Ｒ１２とを備え、ＰＭＯＳトラン
ジスタＰＴ１２，ＰＴ１３のゲートに逆相の信号ＶＩ
Ｎ，ＶＩＮＢを供給するように構成したので、出力トラ
ンジスタとしてのＰＭＯＳトランジスタＰＴ１２，ＰＴ
１３のソース側の電位を一定のレベルに制御することが
でき、設定されるべき電位に与える、プロセスのばらつ
き、動作温度のばらつき、動作電圧のばらつきなどを原
因とするトランジスタの電源能力のばらつきの影響が少
なく、高速動作可能である。

【００５９】なお、この実施形態では、ｐ型の電界効果
トランジスタであるＰＭＯＳトランジスタを用いた場合
を例に説明したが、本発明がｎ型のトランジスタを用い
る場合にも適用できることはいうまでもない。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
設定されるべき電位に与える、プロセスのばらつき、動
作温度のばらつき、動作電圧のばらつきなどを原因とす
るトランジスタの電源能力のばらつきの影響が少なく、
高速動作可能となるという利点がある。

【図面の簡単な説明】

【図１】本発明に係る出力バッファ回路の一実施形態を
示す回路図である。

【図２】（Ａ）は出力電圧ＶＯＵＴおよびＶＯＵＴＢの
特性を示す図、（Ｂ）はＰＭＯＳトランジスタに流れる
電流特性を示す図である。

【図３】トランジスタ能力のばらつきと本発明の効果を
明らかにするグラフを示す図である。

【図４】疑似ＥＣＬインターフェースの説明図である。

【図５】第１の従来例を示す回路図である。

【図６】図５の回路の動作を説明するための図である。

【図７】第２の従来例を示す回路図である。

【図８】第３の従来例を示す回路図である。

【符号の説明】 １０…出力バッファ回路、Ｒ１１…第１の負荷素子とし
ての終端抵抗素子、Ｒ１２…第２の負荷素子としての終
端抵抗素子、ＰＴ１１…第３の負荷素子としてＰＭＯＳ
トランジスタ、ＰＴ１２…第１のトランジスタとしての
ＰＭＯＳトランジスタ、ＰＴ１３…第２のトランジスタ
としてのＰＭＯＳトランジスタ、ＡＭＰ１１…オペアン
プ（演算増幅器）、ＴＯＵＴ１…第１の出力ノードとし
ての出力端子、ＴＯＵＴ２…第２の出力ノードとしての
出力端子。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 相補的にデータを出力する出力バッファ
   回路であって、 第１の出力ノードおよび第２の出力ノードと、 基準ノードと、 上記基準ノードの電位を第１の電源電圧より低い電位に
   保持するノード電位保持手段と、 上記基準ノードと上記第１の出力ノードとの間に接続さ
   れた第１のトランジスタと、 上記基準ノードと上記第２の出力ノードとの間に接続さ
   れた第２のトランジスタと、 上記第１の出力ノードと第１の電源より低い第２の電源
   との間に接続された第１の負荷素子と、 上記第２の出力ノードと第２の電源との間に接続された
   第２の負荷素子と、を有し、 上記第１のトランジスタおよび第２のトランジスタは、
   相補的に導通制御される出力バッファ回路。
2. 【請求項２】 上記基準ノードは第３の負荷素子を介し
   て第１の電源に接続され、 上記ノード電位保持手段は、基準電位と上記基準ノード
   の電位とを比較し、両電位が一致するように上記第３の
   負荷素子に流れる電流値が一定となるように制御する請
   求項１記載の出力バッファ回路。
3. 【請求項３】 上記第１および第２のトランジスタは、
   同一導電型の絶縁ゲート型電界効果トランジスタである
   請求項１記載の出力バッファ回路。
4. 【請求項４】 上記第１および第２のトランジスタは、
   同一導電型の絶縁ゲート型電界効果トランジスタである
   請求項２記載の出力バッファ回路。
5. 【請求項５】 上記第１および第２のトランジスタの導
   電型はｐ型である請求項３記載の出力バッファ回路。
6. 【請求項６】 上記第１および第２のトランジスタの導
   電型はｐ型である請求項４記載の出力バッファ回路。
7. 【請求項７】 上記第３の負荷素子は、絶縁ゲート型電
   界効果トランジスタであり、 上記ノード電位保持手段は、反転入力端子に上記基準電
   位が接続され、非反転入力端子に上記基準ノードが接続
   され、出力端子が上記第３の負荷素子としての電界効果
   トランジスタのゲートに接続された演算増幅器を有する
   請求項２記載の出力バッファ回路。
8. 【請求項８】 上記第３の負荷素子は、上記第１および
   第２のトランジスタと同一導電型の絶縁ゲート型電界効
   果トランジスタであり、 上記ノード電位保持手段は、反転入力端子に上記基準電
   位が接続され、非反転入力端子に上記基準ノードが接続
   され、出力端子が上記第３の負荷素子としての電界効果
   トランジスタのゲートに接続された演算増幅器を有する
   請求項４記載の出力バッファ回路。
9. 【請求項９】 上記第１、第２および第３のトランジス
   タの導電型はｐ型である請求項８記載の出力バッファ回
   路。
10. 【請求項１０】 上記第１および第２の負荷素子は、抵
    抗素子である請求項１記載の出力バッファ回路。
11. 【請求項１１】 上記第１および第２の負荷素子は、抵
    抗素子である請求項２記載の出力バッファ回路。
12. 【請求項１２】 上記第１および第２の負荷素子は、抵
    抗素子である請求項３記載の出力バッファ回路。
13. 【請求項１３】 上記第１および第２の負荷素子は、抵
    抗素子である請求項７記載の出力バッファ回路。
14. 【請求項１４】 上記第１および第２の負荷素子は、抵
    抗素子である請求項８記載の出力バッファ回路。
15. 【請求項１５】 上記基準電位は、第１の電源電圧と出
    力信号電位との間の値に設定されている請求項２記載の
    出力バッファ回路。
16. 【請求項１６】 上記基準電位は、第１の電源電圧と出
    力信号電位との間の値に設定されている請求項４記載の
    出力バッファ回路。
17. 【請求項１７】 上記基準電位は、第１の電源電圧と出
    力信号電位との間の値に設定されている請求項７記載の
    出力バッファ回路。
18. 【請求項１８】 上記基準電位は、第１の電源電圧と出
    力信号電位との間の値に設定されている請求項８記載の
    出力バッファ回路。