JP2008271307A - 半導体回路 - Google Patents
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Abstract
【解決手段】本発明にかかる半導体回路は、第1の電源と出力端子との間に接続され入力信号が印加される第1導電型の第1トランジスタと、第2の電源と前記出力端子との間に接続される第2導電型の第2トランジスタと、前記第1の電源と前記出力端子との間に接続される第2導電型の第3トランジスタと、前記第2の電源と前記出力端子との間に接続される第1導電型の第4トランジスタとを有する。
【選択図】図1
Description
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をバッファ回路(擬似差動バッファ回路の片側)に適用したものである。
In1=(βN/2)×(WMN1/LMN1)×(VGSMN1−VthN)2・・・(1)式
Ip1=(βP/2)×(WMP1/LMP1)×(VGSMP1−VthP)2・・・(2)式
In3=(βN/2)×(WMN3/LMN3)×(VGSMN3−VthN)2・・・(3)式
Ip3=(βP/2)×(WMP3/LMP3)×(VGSMP3−VthP)2・・・(4)式
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2は、実施の形態1のバッファ回路を2つ並列に接続し、擬似差動バッファ回路に適用したものである。
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3は、実施の形態1または実施の形態2と同様、本発明をバッファ回路または擬似差動バッファ回路に適用したものである。
MN1、MN2、MN3、MN4 n型MOSトランジスタ
MP1、MP2、MP3、MP4 p型MOSトランジスタ
1、3 入力端子
2、4 出力端子
In1 MOSトランジスタMN1に流れる電流
Ip1 MOSトランジスタMP1に流れる電流
In2 MOSトランジスタMN2に流れる電流
Ip2 MOSトランジスタMP2に流れる電流
In3 MOSトランジスタMN3に流れる電流
Ip3 MOSトランジスタMP3に流れる電流
In4 MOSトランジスタMN4に流れる電流
Ip4 MOSトランジスタMP4に流れる電流
Claims (7)
- 第1の電源と第1の出力端子との間に接続され第1の入力端子からの入力信号が印加される第1導電型の第1トランジスタと、
第2の電源と前記第1の出力端子との間に接続される第2導電型の第2トランジスタと、
前記第1の電源と前記第1の出力端子との間に接続される第2導電型の第3トランジスタと、
前記第2の電源と前記第1の出力端子との間に接続される第1導電型の第4トランジスタと、
を有する半導体回路。 - 前記第3トランジスタおよび前記第4トランジスタの導通状態は、回路非活性化信号により制御されることを特徴とする請求項1に記載の半導体装置。
- 前記回路非活性化信号は、前記第3トランジスタと、前記第4トランジスタのゲートに入力されることを特徴とする請求項2に記載の半導体装置。
- 前記第1の電源と第2の出力端子との間に接続され第2の入力端子からの入力信号が印加される第1導電型の第5トランジスタと、
前記第2の電源と前記第2の出力端子との間に接続される第2導電型の第6トランジスタと、
前記第1の電源と前記第2の出力端子との間に接続される第2導電型の第7トランジスタと、
前記第2の電源と前記第2の出力端子との間に接続される第1導電型の第8トランジスタと、
をさらに有する請求項1乃至請求項3のいずれか1項に記載の半導体回路。 - 前記第7トランジスタおよび前記第8トランジスタの導通状態は、前記回路非活性化信号により制御されることを特徴とする請求項4に記載の半導体装置。
- 前記回路非活性化信号は、前記第7トランジスタと、前記第8トランジスタのゲートに入力されることを特徴とする請求項5に記載の半導体装置。
- 前記第1導電型で形成されるトランジスタ、および前記第2導電型で形成されるトランジスタはそれぞれが同一工程で形成されていることを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置。
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