JPH048014A - 入力回路 - Google Patents

入力回路

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JPH048014A
JPH048014A JP2108850A JP10885090A JPH048014A JP H048014 A JPH048014 A JP H048014A JP 2108850 A JP2108850 A JP 2108850A JP 10885090 A JP10885090 A JP 10885090A JP H048014 A JPH048014 A JP H048014A
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transistor
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昌典 衣笠
Hiroshi Mobara
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    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は半導体集積回路における入力回路に係り、特
に相補ＭＯ５トランジスタで構成された入力回路に関す
る。
（従来の技術） １１３５図はＣＭＯＳ半導体集積回路内で入力回路とし
て用いられる従来のインバータを示す。このインバータ
は電源電位ＶＣＣと出力端子Ｏｕｔとの間にＰチャネル
のＭＯＳトランジスタ７１を挿入し、出力端子Ｏｕｔと
接地電位ｖｓ、との間にＮチャネルのＭＯＳトランジス
タフ２を挿入し、両トランジスタ７１．７２のゲートを
入力端子Ｉｎに接続することによって構成されている。
また、第３６図はＣＭＯＳ半導体集積回路内で入力回路
として用いられる従来の２人力ＮＡＮＤ回路を示す。こ
のＮＡＮＤ回路は電源電位ＶＣＣと出力端子Ｏｕｔとの
間にＰチャネルのＭＯＳトランジスタフ３を、出力端子
Ｏｕｔと接地電位ＶＳＳとの間に２個のＮチャネルのＭ
ＯＳトランジスタ７４．７５を挿入し、さらに電源電位
ＶＣＣと出力端子Ｏｕｔとの間にＰチャネルのＭＯＳト
ランジスタ７６を、出力端子Ｏｕｔと接地電位ＶＳＳと
の間に２個のＮチャネルのＭＯＳトランジスタフ７、７
８を挿入し、トランジスタ７３．７４．７８の各ゲート
を第１の入力端子Ｉｎｌに共通に接続し、トランジスタ
７５．７８．７７の各ゲートを第２の入力端子Ｉｎ２に
共通に接続することによって構成されている。
さらに第３７図は、ＣＭＯＳ半導体集積回路内で入力回
路として用いられる従来の２人力ＮＯＲ回路を示す。こ
のＮＯＲ回路は電源電位ＶＣＣと出力端子Ｏｕｔどの間
に２個のＰチャネルのＭＯＳトランジスタ７９．　Ｆ２
Ｏを、出力端子Ｏｕｔと接地電位Ｖ５．との間にＮチャ
ネルのＭＯＳトランジスタ８１を挿入し、さらに電源電
位ＶＣＣと出力端子Ｏｕｔとの間に２個のＰチャネルの
ＭＯＳトランジスタ８２゜８３を、出力端子Ｏｕｔと接
地電位ｖｓｓとの間にＮチャネルのＭＯＳトランジスタ
８４を挿入し、トランジスタ７９．８３の各ゲートを第
２の入力端子Ｉｎ２に共通に接続し、トランジスタ８０
．８１．８２．８４の各ゲートを第１の入力端子１ｎｌ
に共通に接続することによって構成されている。
ＭＯＳトランジスタによって構成されたインバータ、Ｎ
ＡＮＤ回路及びＮＯＲ回路等の入力回路では、製造時に
ＭＯＳトランジスタのしきい値電圧がばらつくと、回路
しきい値電圧もばらつくことが知られている。そして、
入力信号としてＴＴＬレベルの信号を受ける際には、Ｃ
ＭＯＳレベルの信号を受ける場合と比べて入力ノイズマ
ージンの規格範囲が広くなり、回路しきい値電圧のばら
つきを極力おさえるべき対策が必要となってきている。
ところで、上記従来の各入力回路の回路しきい値電圧は
、２種類のトランジスタ、即ちＰチャネルとＮチャネル
のＭＯＳトランジスタのしきい値電圧が相補的にばらつ
く場合に大きく変動する。
例えば第３５図のインバータにおいて、入力端子Ｉｎの
電位が回路しきい値電圧の近傍に達した時の等価回路を
第３８図に示す。この場合、Ｐチャネル及びＮチャネル
のＭＯＳトランジスタの導通抵抗は共にＲで等しいと仮
定すると、出力電位は電源電圧ＶＣＣの半分の値になる
。
一般に、第３５図に示すようなインバータの回路しきい
値電圧ｖ　ｔｈｅは次の１式で表される。
ここで、 ＶＣＣ＋電源電位 βＰＤＰチャネルＭＯＳトランジスタのβ値βＮ　；Ｎ
チャネルＭＯＳトランジスタのβ値Ｖｔｈｐｌ；Ｐチャ
ネルＭＯ８トランジスタのしきい値電圧（絶対値） ＶｔｈＮ；ＮチャネルＭＯＳトランジスタのしきい値電
圧 上記１式において、βＰ−βＮなる条件を加えて簡単化
すると、次の２式が得られる。
られる。
上記２式より、回路しきい値電圧は、インバータを構成
している２種類のチャネルのＭＯＳトランジスタのしき
い値電圧が相補的に、即ちＶｔｈｐ　ｌ　カＶｔｈＮ　
ヨ？）　モ大、モジ＜ハＶｔｈｐｌがＶ　ｔｈＮよりも
小となるようにばらついた時に変動することが理解でき
る。換言すれば、入力電位がインバータの回路しきい値
電圧の近傍に達した時に、導通抵抗にばらつきが生じる
ことによって回路しきい値電圧に変動が生じることを意
味している。
ここで、第３５図のインバータにおいて、Ｐチャネルの
ＭＯＳトランジスタの導通抵抗がＲからＲ＋ΔＲに、Ｎ
チャネルのＭＯＳトランジスタの導通抵抗がＲからＲ−
ΔＲにそれぞれ変化した時の等価回路を第３９図に示す
。この第３９図の等価回路における出力電位ｖ　ｏｕｔ
は次の３式で与え一方、上記とは逆に、ＰチャネルのＭ
ＯＳトランジスタの導通抵抗がＲからＲ−ΔＲに変化し
、ＮチャネルのＭＯＳトランジスタの導通抵抗がＲから
Ｒ＋ΔＲに変化した時の等価回路は第４０図であり、こ
の等価回路における出力電位ｖ　ｏｕｔは次の４式で与
えられる。
このように従来のインバータでは、トランジスタのしき
い値電圧が変動することにより、回路しきい値電圧が変
動するという問題がある。
上記のような問題は、電源電位ｖｃｃと接地電位ＶＳＳ
との間にＰチャネル及びＮチャネルのＭＯＳトランジス
タが直列に挿入されている第３６図のＮＡＮＤ回路や第
３７図のＮＯＲ回路等でも同様に生じる。
また、入力信号が外乱要因により影響を受けることが予
想される場合には通常、入力回路としてシュミットトリ
ガ回路が用いられる。第４１図は従来のシュミットトリ
ガ回路の構成を示すものであり、この回路は、電源電位
Ｖ。ＣとノードＮｉｌとの間に２個のＰチャネルのＭｏ
５トランジスタ９１゜９２を挿入し、ノードＮｉｌと接
地電位ＶＳＳとの間に２個のＮチャネルのＭｏ５トラン
ジスタ９３．９４ヲ挿入し、これらトランジスタ９１．
９２．９３．９４の各ゲートに入力信号を供給し、上記
ノードＮｉｌの信号を直列接続された２個のインノく一
夕９５．９６で順次反転して出力信号として取り出すと
共に、さらにトランジスタ９１と９２の直列接続ノード
Ｎ１２と接地電位ＶＳｇとの間にＰチャネルのＭＯＳト
ランジスタ９７を、トランジスタ９３と９４の直列接続
ノードＮｌｌと電源電位ＶＣＣとの間にＮチャネルのＭ
ＯＳトランジスタ９８をそれぞれ挿入し、両トランジス
タ９７．９８の各ゲートにインバータ９６の出力信号、
すなわち出力端子Ｏｕｔの信号を供給することによって
構成されている。
次にこのシュミットトリガ回路の動作原理について簡単
に説明する。いま、入力信号が接地電位Ｖｓｓ（以下、
これを“Ｌ”と称する）のとき、ノードＮ１３の電位ｖ
ｂはトランジスタ９８によりＶ。Ｃ−Ｖ　ｔｈＮに設定
されている。そして、入力信号の電位が上昇するにつれ
て電位ｖｂは下降していくが、トランジスタ９３が導通
し始める入力電位はＶｂ’　＋ＶｔｈＮ　　（ただし、
ｖｂ’　はトランジスタ９４、９８の素子定数と入力電
位に応じて定まる電位）である。ここで、仮に帰還素子
であるトランジスタ９８が設けられていない場合に、ト
ランジスタ９３が導通し始める入力電位はＶ　ｔｈＮで
あり、トランジスタ９８を付加したことにより、入力が
“Ｌ”から電源電位Ｖｃｃ（以下、これを“Ｈ′と称す
る）に上昇する時の回路しきい値電圧はｖｂ′だけ高く
なる。
一方、入力信号が“Ｈ′のとき、ノードの電位Ｖａはト
ランジスタ９７により１■ｔｈｐ　１に設定されている
。そして、入力信号の電位が下降するにつれて電位Ｖａ
は上昇していくが、トランジスタ９２が導通し始める入
力電位はＶａ’　＋　ｌ　ｖｔｈｐ（ただし、Ｖａ’　
はトランジスタ９１．９７の素子定数と入力電位に応じ
て定まる電位）である。ここで、仮に帰還素子であるト
ランジスタ９７が設けられていない場合に、トランジス
タ９２が導通し始める入力電位はＶｃｃ−ｌ　Ｖｔｈｐ
　ｌであり、トランジスタ９７を付加したことにより、
入力が“Ｈ”から“Ｌｏに下降する時の回路しきい値電
圧は■。。−Ｖａ’だけ低くなる。そして、Ｖｂ’＋Ｖ
ｔｈＮとＶｃｃ　　ｌ　Ｖｔ１１ｐ　ｌとの電位差がヒ
ステリシス電圧幅となる。
ところで、上記従来のシュミットトリガ回路では、予め
定められた入力ノイズマージン、例えば電源電位ＶＣＣ
が２ｖのときは最小高レベル入力電位（Ｖ　ＩＨｍｉｎ
　）が１，５Ｖ、最大低レベル入力電位（Ｖ　ＩＬｍａ
ｘ　）がＱ、５　Ｖ％Ｖｃｃが５ｖのときはＶ　ＩＨｍ
ｌｎが３．５　Ｖ、　ＶＩＬｍａｘが１．５Ｖの規格内
でシュミット特性を実現し、かつなるべくヒステリシス
電圧幅を広く設定しようとした場合、トランジスタのし
きい値電圧の変動の影響により、特に低電源電圧下では
大きな制約を受けることになる。
換言すれば、Ｖｃｏが５Ｖの条件のときは入力ノイズマ
ージン規格に対して余裕があるにもかかわらず、これ以
上にヒステリシス電圧幅を広く設定するとＶ。Ｃが２ｖ
の条件のときに上記規格を守れなくなってしまう。
（発明が解決しようとする課題） 上記のようにＣＭＯＳ半導体集積回路内で入力回路とし
て用いられる従来のインバータ、ＮＡＮＤ回路、ＮＯＲ
回路及びシュミットトリガ回路では、トランジスタのし
きい値電圧が変動することにより、回路しきい値電圧も
大幅に変動するという問題があり、特にシュミットトリ
ガ回路ではこの影響により、低電源電圧下におけるヒス
テリシス電圧幅を広く設定することができないという問
題が発生する。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、トランジスタのしきい値電圧の変動
に対する回路しきい値電圧の変動を従来に比べて抑制す
ることができる入力回路を提供することにある。
［発明の構成コ （課題を解決するための手段） この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが入力端子に接続された第１導電型の
第２のＭＯＳトランジスタと、上記第１のＭＯＳトラン
ジスタの他端と出力端子との間に接続されゲートが第１
の電位に接続された第２導電型の第３のＭＯＳトランジ
スタと、一端が第２の電位に接続されゲートが入力端子
に接続された第２導電型の第４のＭＯＳトランジスタと
、 上記第４のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが入力端子に接続された第２導電型の
第５のＭＯＳトランジスタと、上記第４のＭＯＳトラン
ジスタの他端と出力端子との間に接続されゲートが第２
の電位に接続された第１導電型の第６のＭＯＳトランジ
スタとを具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが第１の入力端子に
接続された第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の入力端子に接続された第１導
電型の第２のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の電位に接続された第２導電型
の第３のＭＯＳトランジスタと、一端が第２の電位に接
続されゲートが第２の入力端子に接続された′！ｓ２導
電型の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端に一端がされゲー
トが第１の入力端子に接続された第２導電型の第５のＭ
ＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の入力端子に接続された第２導
電型の第６のＭＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第２の電位に接続された第２導電型
の第７のＭＯＳトランジスタと、一端が第１の電位に接
続されゲートが第２の入力端子に接続された第１導電型
の第８のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第２の入力端子に接続された第１導
電型の第９のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の電位に接続された第１導電型
の第１０のＭＯＳトランジスタと、一端が第２の電位に
接続されゲートがｊＩｌｌの入力端子に接続された第２
導電型の第１１のＭＯＳトランジスタと、 上記第１１のＭＯＳトランジスタの他端に一端がされ接
続ゲートが第２の入力端子に接続された第２導電型の第
１２のＭＯＳトランジスタと、上記第１２のＭＯＳトラ
ンジスタの他端と出力端子との間に接続されゲートが第
２の入力端子に接続された第２導電型の第１３のＭＯＳ
トランジスタと、 上記第１２のＭＯＳトランジスタの他端と出力端子との
間に接続されゲートが第２の電位に接続された第２導電
型の第１４のＭＯＳトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが第１の入力端子に
接続された第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の入力端子に接続された第１導
電型の第２のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の電位に接続された第２導電型
の第３のＭＯＳトランジスタと、一端が第２の電位に接
続されゲートが第１の入力端子に接続された第２導電型
の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端に一端がされゲー
トが第２の入力端子に接続された第２導電型の第５のＭ
ＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の入力端子に接続された第２導
電型の第６のＭＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第２の電位に接続された第２導電型
の第７のＭＯＳトランジスタと、一端が第１の電位に接
続されゲートが第２の入力端子に接続された第１導電型
の′１ａ８のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第２の入力端子に接続された第１導
電型の第９のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが第１の電位に接続された第１導電型
の第１０のＭＯＳトランジスタと、一端が第２の電位に
接続されゲートが第２の入力端子に接続された第２導電
型の第１１のＭＯＳトランジスタと、 上記第１１のＭＯＳトランジスタの他端に一端が接続さ
れゲートが第１の入力端子に接続された第２導電型の第
１２のＭＯＳトランジスタと、上記第１２のＭＯＳトラ
ンジスタの他端と出力端子との間に接続されゲートが第
２の入力端子に接続された第２導電型の第１３のＭＯＳ
トランジスタと、 上記第１２のＭＯＳトランジスタの他端と出力端子との
間に接続されゲートが第２の電位に接続された第２導電
型の第１４のＭＯＳトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが入力端子に接続された第１導電型の
第２のＭＯＳトランジスタと、上記第１のＭＯＳトラン
ジスタの他端と出力端子との間に接続されゲートが第１
の電位に接続された第２導電型の第３のＭＯＳトランジ
スタと、一端が第２の電位に接続されゲートが入力端子
に接続された第２導電型の第４のＭＯＳトランジスタと
、 上記第４のＭＯＳトランジスタの他端と出力端子との間
に接続されゲートが入力端子に接続された第２導電型の
第５のＭＯＳトランジスタと、上記第４のＭＯＳトラン
ジスタの他端と出力端子との間に接続されゲートが第２
の電位に接続された第２導電型の第６のＭＯＳトランジ
スタと、上記第１のＭＯＳトランジスタの他端と第２の
電位との間に接続されゲートが出力端子に接続された第
１導電型の第７のＭＯＳトランジスタと、上記第４のＭ
ＯＳトランジスタの他端と第１の電位との間に接続され
ゲートが出力端子に接続された第２導電型の第８のＭＯ
Ｓトランジスタとを具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と第１のノードと
の間に接続されゲートが入力端子に接続された第１導電
型の第２のＭＯＳトランジスタと、上記第１のＭＯＳト
ランジスタの他端と第１のノードとの間に接続されゲー
トが１１の電位に接続された第２導電型の第３のＭＯＳ
トランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
れた第２導電型の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端と第１０ノードと
の間に接続されゲートが入力端子に接続された第２導電
型の第５のＭＯＳトランジスタと、上記第４のＭＯＳト
ランジスタの他端と第１のノードとの間に接続されゲー
トが第２の電位に接続された第２導電型の第６のＭＯＳ
トランジスタと、 上記第１のノードと出力信号を得る第２のノードとの間
に直列に挿入された偶数個の反転回路と、上記第１のＭ
ＯＳトランジスタの他端と第２の電位との間に接続され
ゲートが第２のノードに接続された第１導電型の第７の
ＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端とｊｌ！１の電位
との間に接続されゲートが第２のノードに接続された第
２導電型の第８のＭＯＳトランジスタと を具備したことを特徴とする。
この発明の入力回路は、 一端が第１の電位に接続されゲートが入力端子に接続さ
れた第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と第１のノードと
の間に接続されゲートが入力端子に接続された第１導電
型の第２のＭＯＳトランジスタと、上記第１のノードと
出力信号を得る第２のノードとの間に直列に挿入された
偶数個の反転回路と、上記第１のＭＯＳトランジスタの
他端と第１のノードとの間に接続されゲートが第２のノ
ードに接続された第２導電型の第３のＭＯＳトランジス
タと、 一端が第２の電位に接続されゲートが入力端子に接続さ
れた第２導電型の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端と第１のノードと
の間に接続されゲートが入力端子に接続された第２導電
型の第５のＭＯＳトランジスタと、上記第４のＭＯＳト
ランジスタの他端と第１のノードとの間に接続されゲー
トが第２のノードに接続された第２導電型の′！ｓ６の
ＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と第２の電位との
間に接続されゲートが第２のノードに接続された第１導
電型の第７のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端と第１の電位との
間に接続されゲートが第２のノードに接続された第２導
電型の第８のＭＯＳトランジスタと を具備したことを特徴とする。
（作　用） 上記入力回路では、入力信号が供給される第１導電型の
ＭＯＳトランジスタに対してはゲートが第１の電位に接
続され導通可能にされた２導電型のＭＯＳトランジスタ
を、第２導電型のＭＯＳトランジスタに対してはゲート
が第２の電位に接続され導通可能にされた１導電型のＭ
ＯＳトランジスタをそれぞれ並列に接続することにより
、第１導電型と２導電型のＭＯＳトランジスタのしきい
値電圧が相補的にばらついた場合の並列抵抗の値を当初
の設計値に近づけることができる。これにより、トラン
ジスタのしきい値電圧が変動しても、回路しきい値電圧
の変動を抑制することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の入力回路をインバータに実施した場
合の構成を示す回路図である。電源電位ＶＣＣと出力端
子Ｏｕｔとの間には２個のＰチャネルのＭＯＳトランジ
スタ１１．１２が直列に挿入されている。また、上記出
力端子Ｏｕｔと接地電位ＶＳＳとの間には２個のＮチャ
ネルのＭＯＳトランジスタ１３、１４が直列に挿入され
ている。上記トランジスタ１１．１２．　ＩＩ、　１４
の各ゲートは入力端子Ｉｎに共通に接続されている。さ
らに上記トランジスタ１２に対してＮチャネルのＭＯＳ
トランジスタ１５が並列に接続されており、このトラン
ジスタ１５のゲートは電源電位ＶＣＣに接続されている
。また、上記トランジスタ１３に対してＰチャネルのＭ
ＯＳトランジスタ１６が並列に接続されており、このト
ランジスタ１６のゲートは接地電位■ｓｓに接続されて
いる。
すなわち、上記インバータは、ゲートに入力信号が供給
されるＰチャネルのＭＯＳトランジスタ１２に対し、ゲ
ートが電源電位ＶＣＣに接続され導通可能にされたＮチ
ャネルのＭＯＳトランジスタ１５を並列に接続し、ゲー
トに入力信号が供給されるＮチャネルのＭＯＳトランジ
スタ１３に対し、ゲートが接地電位ＶＳＳに接続され導
通可能にされたＰチャネルのＭＯＳトランジスタ１６を
並列に接続したものである。
このような構成のインバータにおいて、入力端子Ｉｎの
信号が′Ｌ１のときは、Ｐチャネルのトランジスタ１１
．１２が導通するので出力端子Ｏｕｔの信号は“Ｈ″に
なる。一方、入力端子Ｉｎの信号が“Ｈ”のときは、Ｎ
チャネルのトランジスタ１３゜１４が導通するので出力
端子Ｏｕｔの信号は“Ｌｏになる。すなわち、この回路
は入力信号を反転するインバータとして作用する。
次に上記実施例回路において、Ｐチャネル及びＮチャネ
ルのトランジスタのしきい値電圧が変動した場合を考え
る。前記のように、入力電位がインバータの回路しきい
値電圧の近傍に達した時に、各トランジスタの導通抵抗
にばらつきが生じることによって回路しきい値電圧に変
動が生じるのである。そこでら、入力電位がインバータ
の回路しきい値電圧の近傍に達した時のＰチャネルのＭ
ＯＳトランジスタの導通抵抗がそれぞれＲからＲ＋ΔＲ
に変化し、ＮチャネルのＭＯＳトランジスタの導通抵抗
がそれぞれＲからＲ−ΔＲに変化した時の等価回路を第
２図に示す。そして、この第２図の等価回路における出
力電位Ｖ　ｏｕｔは次の５式で与えられる。
ただし、 また、上記とは逆に、ＰチャネルのＭＯＳトランジスタ
の導通抵抗がそれぞれＲからＲ−ΔＲに変化し、Ｎチャ
ネルのＭＯＳトランジスタの導通抵抗がそれぞれＲから
Ｒ＋ΔＲに変化した時の等価回路を第３図に示す。そし
て、この第３図の等価回路における出力電位Ｖ　ｏｕｔ
は次の６式で与えられる。
ここで、従来回路における前記３式、４式と上記実施例
回路における上記５式、６式とをそれぞれ比較すると、
上記実施例回路の方が従来回路よりも出力電位の変動が
抑制されていることがわかる。換言すれば、トランジス
タの導通抵抗のばらつきが抑制されており、回路しきい
値電圧のばらつきを抑制する効果が得られることがわか
る。
第４図は上記実施例によるインバータと前記第３５図に
示す従来のインバータにおいて、ＰチャネルＭＯ５トラ
ンジスタのしきい値電圧ｖ　ｔｈｐとＮチャネルＭＯＳ
トランジスタのしきい値電圧Ｖ　ｔｈＮとを変化させた
場合の、回路しきい値電圧Ｖ　ｔｈＣの変化を示す特性
図であり、特性ａは上記実施例回路のものであり、特性
すは従来回路のものである。第４図に示すように、Ｖ　
ｔｈＰを高くかつＶ　ｔｈＮを低く設定した場合と、ｖ
　ｔｈｐを低くかつＶ　ｔｈＮを高く設定した場合の回
路しきい値電圧の差分、すなわち回路しきい値電圧のば
らつきΔｖ　ｔｈｅが、従来回路では０．６■であるの
に対し、上記実施例回路では０．４１Ｖにすることがで
きた。
第５図は、ＴＴＬ入力を受けるために回路しきい値電圧
を下げた場合の、従来回路と上記実施例回路における回
路しきい値電圧のばらつき特性を示す特性図であり、特
性ａは上記実施例回路のものであり、特性すは従来回路
のものである。なお、このときの電源電位ＶＣＣは５■
である。図示のように、従来回路における回路しきい値
電圧のばらつきΔＶｔｈＣが０．５７Ｖであるのに対し
、上記実施例回路では０．４３Ｖに抑制されている。こ
の場合のＴＴＬ回路における最小高レベル入力電位（Ｖ
ｌ）Ｉ鳳ｉｎ　）は２．ＯＶ、最大低レベル入力電位（
Ｖ　ＩＬｍａｘ　）は０．８Ｖであり、上記実施例０　
路ノ場合にΔＶ　ｔｈＣはこのＶＩＨ厘ｉｎとＶ　ＩＬ
ｓａｘとの範囲に十分入っており、十分な電源マージン
を持っている。
第６図はこの発明の入力回路を２人力のＮＡＮＤ回路に
実施した場合の構成を示す回路図である。電源電位ＶＣ
Ｃと出力端子Ｏｕｔとの間には２個のＰチャネルのＭＯ
Ｓトランジスタ２１．２２が直列に挿入されている。上
記出力端子Ｏｕｔと接地電位ＶＳＳとの間には３個のＮ
チャネルのＭＯＳトランジスタ２３．２４．２５が直列
に挿入されている。
上記トランジスタ２１．２２．２８及び２４の各ゲート
は第１の入力端子１ｎｌに共通に接続され、トランジス
タ２５のゲートは第２の入力端子１ｎ２に接続されてい
る。上記トランジスタ２２に対してＮチャネルのＭＯＳ
トランジスタ２６が並列に接続されており、このトラン
ジスタ２６のゲートは電源電位Ｖ。０に接続されている
。また、上記トランジスタ２３に対してＰチャネルのＭ
ＯＳトランジスタ２７が並列に接続されており、このト
ランジスタ２７のゲートは接地電位ＶＩｉ５に接続され
ている。さらに、電源電位ＶＣＣと出力端子Ｏｕｔとの
間には２個のＰチャネルのＭＯＳトランジスタ２８．２
９が直列に挿入されている。上記出力端子Ｏυｔと接地
電位Ｖ、５との間には３個のＮチャネルのＭＯＳトラン
ジスタ３０．３１゜３２が直列に挿入されている。上記
トランジスタ２８゜２９、３０及び３１の各ゲートは第
２の入力端子Ｉｎ２に共通に接続され、トランジスタ３
２のゲートは第１の入力端子１ｎｌに接続されている。
上記トランジスタ２９に対してＮチャネルのＭＯＳトラ
ンジスタ３３が並列に接続されており、このトランジス
タ３３のゲートは電源電位Ｖ。Ｃに接続されている。ま
た、上記トランジスタ３０に対してＰチャネルのＭＯＳ
トランジスタ３４が並列に接続されており、このトラン
ジスタ３４のゲートは接地電位ｖ５．に接続されている
。
上記実施例のＮＡＮＤ回路において、第１の入力端子Ｉ
ｎｌ及び第２の入力端子Ｉｎ２の信号が共に′″Ｈ＃の
ときは、トランジスタ２４．２５．２８が導通し、トラ
ンジスタ３０．３１．８２が導通するため、出力端子Ｏ
ｕｔの信号はＬ１になる。第１の入力端子Ｉｎｌ及び第
２の入力端子１ｎ２の信号のうちいずれか一方又は両方
が“Ｌゝのときは、トランジスタ２１．２２及び２８．
２９のいずれか１組又は両組が導通し、出力端子Ｏｕｔ
の信号はＨ”になる。
ここで、Ｐチャネルのトランジスタ２２にはＮチャネル
のトランジスタ２６が、Ｎチャネルのトランジスタ２３
にはＰチャネルのトランジスタ２７がそれぞれ並列に接
続され、Ｐチャネルのトランジスタ２９にはＮチャネル
のトランジスタ３３が、Ｎチャネルのトランジスタ３０
にはＰチャネルのトランジスタ３４がそれぞれ並列に接
続されているため、上記実施例のインバータの場合と同
様に、トランジスタの導通抵抗のばらつきが抑制され、
回路しきい値電圧のばらつきを抑制させることができる
。
第７図はこの発明の入力回路を２人力のＮＡＮＤ回路に
実施した場合の構成を示す回路図である。この実施例回
路が上記第６図の実施例回路と異なる点は、前記トラン
ジスタ２４のゲートを第１の入力端子１ｎｌに接続する
代わりに第２の入力端子Ｉｎ２に接続し、前記トランジ
スタ２５のゲートを第２の入力端子Ｉｎ２に接続する代
わりに第１の入力端子Ｉｎｌに接続すると共に、前記ト
ランジスタ３１のゲートを第２の入力端子Ｉｎ２に接続
する代わりに第１の入力端子１ｎｌに接続し、前記トラ
ンジスタ３１のゲートを第１の入力端子１ｎｌに接続す
る代わりに第２の入力端子Ｉｎ２に接続するようにした
ことである。
この実施例回路の場合も、トランジスタ２２．２３゜２
９及び３０に対しそれぞれ逆導電型のトランジスタ２Ｂ
、　２７．３３及び３４が並列に接続されているので、
トランジスタの導通抵抗のばらつきが抑制され、回路し
きい値電圧のばらつきを抑制させることができる。
第８図は、ＴＴＬ入力を受けるために回路しきい値電圧
を下げた場合の、前記第３６図に示す従来のＮＡＮＤ回
路と上記両実施例のＮＡＮＤ回路における回路しきい値
電圧のばらつき特性を示す特性図であり、特性ａは上記
両実施例回路のものであり、特性すは従来回路のもので
ある。なお、このときの電源電位ＶＣＣは５ｖである。
図示のように、従来回路における回路しきい値電圧のば
らツ＠　ΔＶ　ｔｈｅ　ハ１．１３Ｖ　テあり、ＴＴＬ
回路における最小高レベル入力電位（Ｖ　ＩＨｍｉｎ　
）の２．Ｏｖと、最大低レベル入力電位（Ｖ　ＩＬ■ａ
Ｘ　）の０．８ｖとの範囲からずれている。これに対し
、上記両実施例回路テハΔＶ　ｔｈＣハ１．０５Ｖ　ｔ
’あり、ＶＩＨｍｌｎトＶＩＬ■ａＸとの間の範囲に収
まっている。
第９図はこの発明の入力回路を２人力のＮＯＲ回路に実
施した場合の構成を示す回路図である。
電源電位ＶＣＣと出力端子Ｏｕｔとの間には３個のＰチ
ャネルのＭＯＳトランジスタ４１．４２．４３が直列に
挿入されている。上記出力端子Ｏｕｔと接地電位ＶＳＳ
との間には２個のＮチャネルのＭＯＳトランジスタ４４
．４５が直列に挿入されている。上記トランジスタ４１
のゲートは第２の入力端子１ｎ２に接続され、トランジ
スタ４２．４３．４４及び４５の各ゲートは第１の入力
端子Ｉｎｌに共通に接続されている。
上記トランジスタ４８に対してＮチャネルのＭＯＳトラ
ンジスタ４６が並列に接続されており、このトランジス
タ４６のゲートは電源電位ＶＣＣに接続されている。ま
た、上記トランジスタ４４に対してＰチャネルのＭＯＳ
トランジスタ４７が並列に接続されており、このトラン
ジスタ４７のゲートは接地電位ｖｓｓに接続されている
。さらに、電源電位ＶＣＣと出力端子Ｏｕｔとの間には
３個のＰチャネルのＭＯＳトランジスタ４Ｂ、　４９．
５０が直列に挿入されている。上記出力端子Ｏｕｔと接
地電位Ｖｓ５との間には２個のＮチャネルのＭＯＳトラ
ンジスタ５１゜５２が直列に挿入されている。上記トラ
ンジスタ４８のゲートは第１の入力端子１ｎｌに接続さ
れ、トランジスタ４９．５０．５１及び５２の各ゲート
は第２の入力端子Ｉｎ２に共通に接続されている。上記
トランジスタ５０に対してＮチャネルのＭＯＳトランジ
スタ５３が並列に接続されており、このトランジスタ５
３のゲートは電源電位■ｃｃに接続されている。また、
上記トランジスタ５１に対してＰチャネルのＭＯＳトラ
ンジスタ５４が並列に接続されており、このトランジス
タ５４のゲートは接地電位ｖ５．に接続されている。
上記実施例のＮＯＲ回路において、第１の入力端子１ｎ
ｌ及びｊ＠２の入力端子１ｎ２の信号が共に“Ｌ″のと
きは、トランジスタ４１．４２．４３が導通し、トラン
ジスタ４８．４９．５０が導通するため、出力端子Ｏｕ
ｔの信号は”Ｈ”になる。第１の入力端子１ｎｌ及び第
２の入力端子１ｎ２の信号のうちいずれか一方が“Ｈ”
のときは、トランジスタ４４．４５及び５１．５２のい
ずれか１組又は両組が導通し、出力端子Ｏｕｔの信号は
１Ｌ”になる。
ここで、Ｐチャネルのトランジスタ４３にはＮチャネル
のトランジスタ４６が、Ｎチャネルのトランジスタ４４
にはＰチャネルのトランジスタ４７がそれぞれ並列に接
続され、Ｐチャネルのトランジスタ５０にはＮチャネル
のトランジスタ５３が、Ｎチャネルのトランジスタ５１
にはＰチャネルのトランジスタ５４がそれぞれ並列に接
続されているため、上記実施例のインバータの場合と同
様に、トランジスタの導通抵抗のばらつきが抑制され、
回路しきい値電圧のばらつきを抑制させることができる
。
第１０図はこの発明の入力回路を２人力のＮＯＲ回路に
実施した場合の構成を示す回路図である。この実施例回
路が上記第９図の実施例回路と異なる点は、前記トラン
ジスタ４１のゲートを第２の入力端子Ｉｎ２に接続する
代わりに第１の入力端子１ｎｌに接続し、前記トランジ
スタ４２のゲートを第１の入力端子Ｉｎｌに接続する代
わりに第２の入力端子１ｎ２に接続すると共に、前記ト
ランジスタ４８のゲートを第１の入力端子１ｎｌに接続
する代わりに第２の入力端子Ｉｎ２に接続し、前記トラ
ンジスタ４９のゲートを第２の入力端子Ｉｎ２に接続す
る代わりに第１の入力端子Ｉｎｌに接続するようにした
ことである。
この実施例回路の場合も、トランジスタ４３．４４゜５
０及び５１に対しそれぞれ逆導電型のトランジスタ４Ｂ
、　４７．５３及び５４が並列に接続されているので、
トランジスタの導通抵抗のばらつきが抑制され、回路し
きい値電圧のばらつきを抑制させることができる。
ところで、上記第６図、第７図に示すＮＡＮＤ回路、上
記第９図、第１０図に示すＮＯＲ回路では、第１、第２
の入力端子１ｎＬＩｎ２のうち、いずれか一方の信号を
“Ｈ＃もしくは°Ｌ°に固定し、インバータとして使用
する場合が多々ある。
そして、このように使用される場合、ＮＡＮＤ回路では
前記トランジスタ２６と２７及びトランジスタ３３と３
４のうちいずれか一方を省略することができる。すなわ
ち、第１の入力端子Ｉｎｌの信号を“Ｈ”に固定する場
合にはトランジスタ２Ｂと２７を、第２の入力端子Ｉｎ
２の信号を′Ｈ′に固定する場合にはトランジスタ３３
と３４をそれぞれ省略することができる。
同様に、ＮＯＲ回路でも前記トランジスタ４６と４７及
びトランジスタ５３と５４のうちいずれか一方を省略す
ることができる。すなわち、第１の入力端子Ｉｎｌの信
号を“Ｌｏに固定する場合にはトランジスタ４６と４７
を、第２の入力端子Ｉｎ２の信号をＬ”に固定する場合
にはトランジスタ５３と５４をそれぞれ省略することが
できる。
第１１図はこの発明の入力回路をシュミットトリガ回路
に実施した場合の構成を示す回路図である。電源電位Ｖ
ＣＣとノードＮとの間には２個のＰチャネルのＭＯＳト
ランジスタ８１．８２が直列に挿入されている。上記ノ
ードＮ１と接地電位ＶＳＳとの間には２個のＮチャネル
のＭＯＳトランジスタ８３、８４が直列に挿入されてい
る。上記トランジスタ８１．６２．８！ｌ及び６４の各
ゲートは入力端子Ｉｎに接続されている。また、上記ト
ランジスタ６２に対してＮチャネルのＭＯＳトランジス
タロ５が並列に接続されており、このトランジスタ６５
のゲートは電源電位ＶＣＣに接続されている。さらに、
上記トランジスタ６３に対してＰチャネルのＭＯＳトラ
ンジスタ６６が並列に接続されており、このトランジス
タ６６のゲートは接地電位ＶＳＳに接続されている。
上記トランジスタ６２と６５の接続ノードＮ２と接地電
圧ｖ５．との間にはＰチャネルのＭＯＳトランジスタロ
７が、上記トランジスタ６３と６４の接続ノードＮ３と
電源電位ＶＣＣとの間にはＮチャネルのＭＯＳトランジ
スタロ８がそれぞれ挿入されている。
一方、上記ノードＮ１はインバータ６９の入力端に、さ
らにこのインバータ６９の出力端はインバータ７０の入
力端にそれぞれ接続されており、インバータ７０の出力
端は出力端子Ｏｕｔに接続されている。
そして、上記両トランジスタ６７、６８のゲートは出力
端子Ｏｕｔに接続されている。
なお、上記実施例回路では、トランジスタ６２゜６３、
６５及び６Ｂそれぞれの導通時の抵抗値が、トランジス
タ８１．６４．８７．６＋１ぞれそれの２倍となるよう
に素子寸法等が設定されている。
このような構成でなるシュミットトリガ回路は、前記第
４１図の従来回路に対して新たにＮチャネルのＭＯＳト
ランジスタロ５とＰチャネルのＭＯＳトランジスタ６Ｂ
が追加されたものであり、Ｐチャネルのトランジスタ６
２が導通する際にその両端間の導通抵抗の値は、これと
並列に接続されたＮチャネルのトランジスタ６５の導通
抵抗との並列抵抗値となる。他方、Ｎチャネルのトラン
ジスタ６３が導通する際にその両端間の導通抵抗の値は
、これと並列に接続されたＰチャネルのトランジスタ６
６の導通抵抗との並列抗値となる。従って、製造時にＮ
チャネルのトランジスタとＰチャネルのトランジスタの
しきい値電圧が相補的にばらついた場合でも、ノードＮ
１とＮ２及びノードＮ１とＮ３と間の抵抗値を設計値に
近づけることができ、回路しきい値電圧のばらつきが抑
制される。
次に上記実施例回路が従来回路に比べて、回路しきい値
電圧のばらつきがどの程度改善されているかについて説
明する。
前記第４１図に示す従来回路において、入力端子Ｉｎの
信号が“Ｌｏから“Ｈ”へと変化する過程で、入力信号
電位が（１／２）Ｖｃｃに達したときの等価回路をｊ＠
１２図に示す。このとき、前記トランジスタ９１〜９４
の各導通抵抗値はｒであり、トランジスタ９７及び９８
の導通抵抗値はＲであるとする。そして、この第１２図
の等価回路における出力信号電位Ｖ　ｏｕｔ　（１）は
次式で与えられる。
ただし、ｒ　／　ＲはｒとＲの並列抵抗値を示しており
、以降記号「／」は両抵抗値の並列抵抗値を表現してい
るものとする。
また、Ｐチャネルのトランジスタ９１．９２の導通抵抗
値がｒからｒ十Δｒに変化し、Ｎチャネルのトランジス
タ９３．９４の導通抵抗値がｒからｒ　−Δｒに変化し
、さらにトランジスタ９７．９１１の導通抵抗値がＲか
らＲ−ΔＲに変化したときの等価回路を第１３図に示す
。そして、この第１３図の等価回路における出力信号電
位Ｖ　ｏｕｔ（２）は次式で与えられる。
ＶＯ帆（２） Δｒに変化し、さらにトランジスタ９７．９８の導通抵
抗値がＲからＲ＋ΔＲに変化したときの等価回路を第１
４図に示す。そして、この第１４図の等砺回路における
出力信号電位Ｖｏｕｔ（３）は次式で与えられる。
Ｖｏｕｔ（３） ・・・９ 一方、従来回路において、入力端子Ｉｎの信号が上記と
は逆に“Ｈ″から“Ｌ”へと変化する過程で、入力信号
電位が（１／２）Ｖｃｃに達したときの等価回路を第１
５図に示す。そして、この場合の出力信号電位Ｖｏｕｔ
（４）は次式で与えられる。
さらに、Ｐチャネルのトランジスタ９１．９２の導通抵
抗値がｒからｒ−Δｒに変化し、Ｎチャネルのトランジ
スタ９３．９４の導通抵抗値がｒからｒ＋・・・８ また、Ｐチャネルのトランジスタ９１．９２の導通抵抗
値がｒからｒ十Δｒに変化し、Ｎチャネルのトランジス
タ９３．９４の導通抵抗値がｒからｒ−Δｒに変化し、
さらにトランジスタ９７．９８の導通抵抗値がＲからＲ
＋ΔＲに変化したときの等価回路を第１６図に示す。そ
して、この第１６図の等価回路における出力信号電位Ｖ
ｏｕｔ（５）は次式で与えられる。
さらに、Ｐチャネルのトランジスタ９１．９２の導通抵
抗値がｒからｒ−Δ「に変化し、Ｎチャネルのトランジ
スタ９３．９４の導通抵抗値がｒからｒ十Δｒに変化し
、さらにトランジスタ９７．９８の導通抵抗値がＲから
Ｒ−ΔＲに変化したときの等価回路を１１７図に示す。
そして、この第１７図の等価回路における出力信号電位
Ｖｏｕｔ（Ｂ）は次式で与えられる。
程で入力信号電位が（１／２）Ｖｅｃに達したときの出
力信号電位は前記７式のＶｏｕｔ（１）と同じになる。
そして、上記実施例のシュミットトリガ回路において、
Ｐチャネルのトランジスタ６１の導通抵抗値がｒからｒ
＋Δｒに、Ｐチャネルのトランジスタ８２．　Ｈの導通
抵抗値が２ｒから２（ｒ十Δｒ）に、Ｎチャネルのトラ
ンジスタｅａ、　８５の導通抵抗値が２ｒから２（ｒ−
Δｒ）に、Ｎチャネルのトランジスタ６４の導通抵抗値
がｒからｒ−Δｒにそれぞれ変化し、さらにＮチャネル
のトランジスタ６８の導通抵抗値がＲからＲ−ΔＲに変
化したときの等価回路を第１８図に示し、この等砺回路
における出力信号電位Ｖｏｕｔ（７）は次式で与えられ
る。
これに対し、上記実施例のシュミットトリガ回路におい
て、各トランジスタの導通抵抗値が設計値と等しくなる
ように製造された場合に、入力端子Ｉｎの信号が“Ｌ“
から“Ｈ”へと変化する過の関係を代入してまとめると
、次の１４式が得られる。
また、上記実施例のシュミットトリガ回路において、Ｐ
チャネルのトランジスタ６１の導通抵抗値がｒからｒ−
Δ「に、Ｐチャネルのトランジスタ６２、６６の導通抵
抗値が２ｒから２（ｒ−Δｒ）に、Ｎチャネルのトラン
ジスタ６３．６５の導通抵抗値が２ｒから２（「十Δｒ
）に、Ｎチャネルのトランジスタ６４の導通抵抗値がｒ
からｒ十Δｒにそれぞれ変化し、さらにＮチャネルのト
ランジスタ６８の導通抵抗値がＲからＲ十ΔＲに変化し
たときの等価回路を第１９図に示し、この等価回路にお
ける出力信号電位Ｖ　ｏｕｔ（８）は次式で与えられる
。
関係を代入してまとめると、次の１６式が得られる。
さらに、上記実施例のシュミットトリガ回路において、
各トランジスタの導通抵抗値が設計値と等しくなるよう
に製造された場合に、入力端子Ｉｎの信号が“Ｈ”がら
“Ｌｏへと変化する過程で入力信号電位が（１／２）Ｖ
ｃｃに達したときの出力信号電位は前記１０式のＶ　ｏ
ｕｔ　（４）と同じになる。
そして、上記実施例のシュミットトリガ回路において、
Ｐチャネルのトランジスタ６１の導通抵抗値がｒからｒ
＋Δｒに、Ｐチャネルのトランジスタ６２、　ｌｌｉ［
ｉの導通抵抗値が２ｒから２（ｒ＋Δｒ）に、Ｎチャネ
ルのトランジスタ８３．６５の導通抵抗値が２ｒから２
（ｒ−Δｒ）に、Ｎチャネルのトランジスタ６４の導通
抵抗値がｒからｒ−Δｒにそれぞれ変化し、さらにＰチ
ャネルのトランジスタ６７の導通抵抗値がＲからＲ＋Δ
Ｒに変化したときの等値回路を第２０図に示し、この等
価回路における出力信号電位Ｖｏｕｔ（９）は次式で与
えられる。
Ｖｏｕｔ（９） またさらに、上記実施例のシュミットトリガ回路におい
て、Ｐチャネルのトランジスタ６１の導通抵抗値がｒか
らｒ−Δｒに、Ｐチャネルのトランジスタ６２．　［ｉ
６の導通抵抗値が２ｒから２（ｒ−Δｒ）に、Ｎチャネ
ルのトランジスタ６３．８５の導通抵抗値が２ｒから２
（ｒ＋Δｒ）に、Ｎチャネルのトランジスタ６４の導通
抵抗値がｒから「＋Δｒにそれぞれ変化し、さらにＰチ
ャネルのトランジスタ６７の導通抵抗値がＲからＲ−Δ
Ｒに変化したときの等価回路を第２１図に示し、この等
価回路における出力信号電位Ｖｏｕｔ（１０）は次式で
与えられる。
Ｖｏｕｔ（１０） でまとめると、次の１８式が得られる。
Δｒ２ 上記１９式に３ｒ＋Δｒ）２−の関係を代入してまとめ
ると、次の２０式が得られる。
二二で従来回路において、７式を基準にして従来回路に
おける８式、９式の値との差と、上記実施例回路におけ
る１４式、１６式の値との差を比べた場合、上記実施例
回路の方が出力信号電位の変動が少ないことがわかる。
同様に、１０式を基準にして従来回路における１１式、
１２式の値との差と、上記実施例回路における１８式、
２０式の値との差を比べた場合も、上記実施例回路の方
が出力信号電位の変動が少ないことがわかる。換言すれ
ば、上記実施例回路では導通抵抗のばらつきが抑制され
ており、回路しきい値電圧のばらつきを抑制する効果が
得られている。
［２２図は、上記実施例のシュミットトリガ回路と前記
第４１図に示す従来回路とを低い電源電位（Ｖｃｃ−３
Ｖ）の下で動作させたときに、Ｐチャネルのトランジス
タのしきい値電圧ｖ　ｔｈｐとＮチャネルのトランジス
タのしきい値電圧Ｖ　ｔｈＮとを変化させた場合の回路
しきい値電圧ｖ　ｔｈｃの変化を示す特性図であり、特
性ａ及びａ′は上記実施例回路のものであり、特性す及
びｂ′は従来回路のものである。図示のように、低電圧
動作時の回路しきい値電圧のばらつき（ΔＶ　ｔｈ）は
従来の０．４０Ｖに対して上記実施例では０．１８Ｖに
抑制されており、かつヒステリシス電圧幅（Ｖ）Ｈｍｉ
ｎ）も従来の０．２９Ｖに対して上記実施例では０．３
２Ｖに改善されている。同様に第２３図は、上記実施例
のシュミットトリガ回路と前記第４１図に示す従来回路
を高い電源電位（Ｖｃｃ＝５Ｖ）の下で動作させたとき
に、Ｐチャネルのトランジスタのしきい値電圧ｖ　ｔｈ
ｐとＮチャネルのトランジスタのしきい値電圧Ｖ　ｔｈ
Ｎとを変化させた場合の回路しきい値電圧Ｖ　ｔｈＣの
変化を示す特性図であり、特性ａ及びａ′は上記実施例
回路のものであり、特性す及びｂ′は従来回路のもので
ある。この場合には、回路しきい値電圧のばらつき（Δ
Ｖ　ｔｈ）が従来の０．４５Ｖに対して上記実施例では
０．３０Ｖに抑制されており、かつヒステリシス電圧幅
（Ｖ　Ｈｍｉｎ）も従来の０．５８Ｖに対して上記実施
例では０．８８Ｖに改善されている。
第２４図及び第２５図はそれぞれ、上記第１１図の実施
例のシュミットトリガ回路の変形例の回路図である。１
１２４図に示す変形例のシュミットトリガ回路は、上記
第１１図の実施例回路から前記Ｐチャネルのトランジス
タ６６を取り除くようにしたものである。この変形例回
路の場合、ＰチャネルのトランジスタＢ２に並列にＮチ
ャネルのトランジスタ６５が接続されているため、この
トランジスタ６２における導通抵抗のばらつきが抑制さ
れ、入力信号電位が“Ｈｏから“Ｌｏに下がるときの回
路しきい値電圧のばらつきのみが抑制される。
これに対し、第２５図のものではＮチャネルのトランジ
スタ８５が取り除かれており、Ｎチャネルのトランジス
タＢ３に並列にＰチャネルのトランジスタ６Ｂが接続さ
れている。このため、トランジスタＢ３における導通抵
抗のばらつきが抑制され、入力信号電位が“Ｌ”から“
Ｈ”に上昇するときの回路しきい値電圧のばらつきが抑
制される。
第２６図はこの発明の入力回路をシュミットトリガ回路
に実施した場合の他の例を示す回路図である。この実施
例回路では前記第１１図の実施例回路におけるＮチャネ
ル及びＰチャネルのトランジスタ８５．６８の両ゲート
を電源電位ＶＣＣｓ接地電位ＶＳＳにそれぞれ接続する
代わりに、両ゲートを出力端子Ｏｕｔに共に接続するよ
うにしたものである。すなわち、Ｐチャネルのトランジ
スタ６２が導通するときには入力信号電位は“Ｌ２であ
り、ノードＮ１は”Ｈｏ、インバータ７０の出力端であ
る出力端子Ｏｕｔの電位は“Ｈ”であるため、Ｎチャネ
ルのトランジスタ６５は導通し、ノードＮ２とＮ１との
間の抵抗値は両トランジスタ６２．６５の並列抵抗値と
なる。一方、Ｎチャネルのトランジスタ６３が導通する
ときにはＰチャネルのトランジスタ６６が導通し、ノー
ドＮ１とＮ３との間の抵抗値は両トランジスタ８３．　
［ｉ８の並列抵抗値となる。
第２７図及び第２８図はそれぞれ、上記第２６図の実施
例のシュミットトリガ回路の変形例の回路図である。第
２７図に示す変形例回路は、上記第２４図の変形例と同
様に、上記第２６図の実施例回路から前記Ｐチャネルの
トランジスタ６６を取り除くことにより、入力信号電位
がＨ５からＬ′に下がるときの回路しきい値電圧のばら
つきのみを抑制するようにしたものであり、第２８図の
ものでは上記第２５図の変形例と同様に、Ｎチャネルの
トランジスタ６５を取り除くことにより、入力信号電位
が“Ｌｏから“Ｈ″に上昇するときの回路しきい値電圧
のばらつきを抑制するようにしたものである。
第２９図はこの発明の入力回路をシュミットトリガ回路
に実施した場合のさらに他の例を示す回路図である。こ
の実施例回路では、前記第１１図の実施例回路における
２個のインバータ８９．７０ヲ取り除き、ノードＮ１を
出力端子Ｏｕｔに直接接続するようにしたものである。
また、第３０図及び第３１図はそれぞれ、この第２９図
の実施例のシュミットトリガ回路の変形例の回路図であ
り、第３０図の変形例回路は上記第２４図の変形例と同
様に、この第２９図の実施例回路からＰチャネルのトラ
ンジスタ６Ｂを取り除いたものであり、第３１図の変形
例回路は上記第２５図の変形例と同様に、この第２９図
の実施例回路からＮチャネルのトランジスタＢ５を取り
除いたものである。
第３２図はこの発明の入力回路をシュミットトリガ回路
に実施した場合の上記とは異なる実施例を示す回路図で
ある。この実施例では前記第２６図の実施例回路におけ
る２個のインバータ６９．７０を取り除き、ノードＮ１
を出力端子Ｏｕｔに直接接続するようにしたものである
。また、第３３図及び第３４図はそれぞれ、この第３２
図の実施例のシュミットトリガ回路の変形例の回路図で
あり、第３３図の変形例回路は第３２図の実施例回路か
らＰチャネルのトランジスタ６６を取り除いたものであ
り、第３４図の変形例回路は第３２図の実施例回路から
Ｎチャネルのトランジスタ６５を取り除いたものである
。
［発明の効果］ 以上、説明したように、この発明によればトランジスタ
のしきい値電圧の変動に対する回路しきい値電圧の変動
を従来に比べて抑制することができる入力回路を提供す
ることができる。
【図面の簡単な説明】
第１図はこの発明をインバータに実施した場合の構成を
示す回路図、第２図及び第３図はそれぞれ上記実施例回
路の等価回路図、第４図及び第５図はそれぞれ上記実施
例回路を説明するための特性図、第６図及び第７図はそ
れぞれこの発明をＮＡＮＤ回路に実施した場合の構成を
示す回路図、第８図は上記第６図及び第７図の実施例回
路を説明するための特性図、第９図及び第１０図はそれ
ぞれこの発明をＮＯＲ回路に実施した場合の構成を示す
回路図、第１１図はこの発明をシュミットトリガ回路に
実施した場合の構成を示す回路図、第１２図、第１３図
、第１４図、第１５図、第１６図、第１７図、第１８図
、第１９図、第２０図及び第２１図はそれぞれ上記第１
１図の実施例回路を説明するための等価回路図、第２２
図及び第２３図はそれぞれ上記第１１図の実施例回路を
説明するための特性図、第２４図及び第２５図はそれぞ
れ上記第１１図の実施例回路の変形例の回路図、！２６
図はこの発明をシュミットトリガ回路に実施した他の例
の構成を示す回路図、第２７図及び第２８図はそれぞれ
上記第２６図の実施例回路の変形例の回路図、第２９図
はこの発明をシュミットトリガ回路に実施したさらに他
の例の構成を示す回路図、第３０図及び第３１図はそれ
ぞれ上記第２９図の実施例回路の変形例の回路図、第３
２図はこの発明をシュミットトリガ回路に実施した別の
例の構成を示す回路図、第３３図及び第３４図はそれぞ
れ上記第３２図の実施例回路の変形例の回路図、第３５
図は従来のインバータの回路図、第３６図は従来のＮＡ
ＮＤ回路の回路図、第３７図は従来のＮＯＲ回路の回路
図、第３８図、第３９図及び第４０図はそれぞれ上記従
来のインバータの等価回路図、第４１図は従来のシュミ
ットトリガ回路の回路図である。 １１、１２．１５．２１．２２．２７．２８．２９．３
４．４１．４２゜４３、４７．４ｇ、　４９．５４．８
１．６２．６６、６７・・・ＰチャネルのＭＯＳトラン
ジスタ、１３．１４．１Ｂ、　２３．２４゜２５、２６
．３０．３１．３２．３３．４４．４５．４［ｉ、　５
１．５２゜５３゜ ６３゜ ６４゜ ６５゜ ６８・・・ＮチャネルのＭＯＳ トラン ジスタ、 ６９゜ ７０・・・イ ンバータ。

Claims (13)

    【特許請求の範囲】
  1. （１）一端が第１の電位に接続されゲートが入力端子に
    接続された第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが入力端子に接続された第１導電型の
    第２のＭＯＳトランジスタと、上記第１のＭＯＳトラン
    ジスタの他端と出力端子との間に接続されゲートが第１
    の電位に接続された第２導電型の第３のＭＯＳトランジ
    スタと、一端が第２の電位に接続されゲートが入力端子
    に接続された第２導電型の第４のＭＯＳトランジスタと
    、 上記第４のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが入力端子に接続された第２導電型の
    第５のＭＯＳトランジスタと、上記第４のＭＯＳトラン
    ジスタの他端と出力端子との間に接続されゲートが第２
    の電位に接続された第１導電型の第６のＭＯＳトランジ
    スタとを具備したことを特徴とする入力回路。
  2. （２）一端が第１の電位に接続されゲートが第１の入力
    端子に接続された第１導電型の第１のＭＯＳトランジス
    タと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の入力端子に接続された第１導
    電型の第２のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の電位に接続された第２導電型
    の第３のＭＯＳトランジスタと、一端が第２の電位に接
    続されゲートが第２の入力端子に接続された第２導電型
    の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端に一端がされゲー
    トが第１の入力端子に接続された第２導電型の第５のＭ
    ＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の入力端子に接続された第２導
    電型の第６のＭＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第２の電位に接続された第２導電型
    の第７のＭＯＳトランジスタと、一端が第１の電位に接
    続されゲートが第２の入力端子に接続された第１導電型
    の第８のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第２の入力端子に接続された第１導
    電型の第９のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の電位に接続された第１導電型
    の第１０のＭＯＳトランジスタと、一端が第２の電位に
    接続されゲートが第１の入力端子に接続された第２導電
    型の第１１のＭＯＳトランジスタと、 上記第１１のＭＯＳトランジスタの他端に一端がされ接
    続ゲートが第２の入力端子に接続された第２導電型の第
    １２のＭＯＳトランジスタと、上記第１２のＭＯＳトラ
    ンジスタの他端と出力端子との間に接続されゲートが第
    ２の入力端子に接続された第２導電型の第１３のＭＯＳ
    トランジスタと、 上記第１２のＭＯＳトランジスタの他端と出力端子との
    間に接続されゲートが第２の電位に接続された第２導電
    型の第１４のＭＯＳトランジスタと を具備したことを特徴とする入力回路。
  3. （３）前記第１、第２、第５、第６及び第１１のＭＯＳ
    トランジスタそれぞれのゲートを前記第１の入力端子に
    接続する代わりに高論理レベル信号もしくは低論理レベ
    ル信号を固定的に接続すると共に、前記第３及び第７の
    ＭＯＳトランジスタを除去するように構成したことを特
    徴とする請求項２記載の入力回路。
  4. （４）前記第４、第８、第９、第１２及び第１３のＭＯ
    Ｓトランジスタそれぞれのゲートを前記第２の入力端子
    に接続する代わりに高論理レベル信号もしくは低論理レ
    ベル信号を固定的に接続すると共に、前記第１０及び第
    １４のＭＯＳトランジスタを除去するように構成したこ
    とを特徴とする請求項２記載の入力回路。
  5. （５）一端が第１の電位に接続されゲートが第１の入力
    端子に接続された第１導電型の第１のＭＯＳトランジス
    タと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の入力端子に接続された第１導
    電型の第２のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の電位に接続された第２導電型
    の第３のＭＯＳトランジスタと、一端が第２の電位に接
    続されゲートが第１の入力端子に接続された第２導電型
    の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端に一端がされゲー
    トが第２の入力端子に接続された第２導電型の第５のＭ
    ＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の入力端子に接続された第２導
    電型の第６のＭＯＳトランジスタと、 上記第５のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第２の電位に接続された第２導電型
    の第７のＭＯＳトランジスタと、一端が第１の電位に接
    続されゲートが第２の入力端子に接続された第１導電型
    の第８のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第２の入力端子に接続された第１導
    電型の第９のＭＯＳトランジスタと、 上記第８のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが第１の電位に接続された第１導電型
    の第１０のＭＯＳトランジスタと、一端が第２の電位に
    接続されゲートが第２の入力端子に接続された第２導電
    型の第１１のＭＯＳトランジスタと、 上記第１１のＭＯＳトランジスタの他端に一端が接続さ
    れゲートが第１の入力端子に接続された第２導電型の第
    １２のＭＯＳトランジスタと、上記第１２のＭＯＳトラ
    ンジスタの他端と出力端子との間に接続されゲートが第
    ２の入力端子に接続された第２導電型の第１３のＭＯＳ
    トランジスタと、 上記第１２のＭＯＳトランジスタの他端と出力端子との
    間に接続されゲートが第２の電位に接続された第２導電
    型の第１４のＭＯＳトランジスタと を具備したことを特徴とする入力回路。
  6. （６）前記第１、第２、第４、第６及び第１２のＭＯＳ
    トランジスタそれぞれのゲートを前記第１の入力端子に
    接続する代わりに高論理レベル信号もしくは低論理レベ
    ル信号を固定的に接続すると共に、前記第３及び第７の
    ＭＯＳトランジスタを除去するように構成したことを特
    徴とする請求項５記載の入力回路。
  7. （７）前記第５、第８、第９、第１１及び第１３のＭＯ
    Ｓトランジスタそれぞれのゲートを前記第２の入力端子
    に接続する代わりに高論理レベル信号もしくは低論理レ
    ベル信号を固定的に接続すると共に、前記第１０及び第
    １４のＭＯＳトランジスタを除去するように構成したこ
    とを特徴とする請求項５記載の入力回路。
  8. （８）一端が第１の電位に接続されゲートが入力端子に
    接続された第１導電型の第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが入力端子に接続された第１導電型の
    第２のＭＯＳトランジスタと、上記第１のＭＯＳトラン
    ジスタの他端と出力端子との間に接続されゲートが第１
    の電位に接続された第２導電型の第３のＭＯＳトランジ
    スタと、一端が第２の電位に接続されゲートが入力端子
    に接続された第２導電型の第４のＭＯＳトランジスタと
    、 上記第４のＭＯＳトランジスタの他端と出力端子との間
    に接続されゲートが入力端子に接続された第２導電型の
    第５のＭＯＳトランジスタと、上記第４のＭＯＳトラン
    ジスタの他端と出力端子との間に接続されゲートが第２
    の電位に接続された第２導電型の第６のＭＯＳトランジ
    スタと、上記第１のＭＯＳトランジスタの他端と第２の
    電位との間に接続されゲートが出力端子に接続された第
    １導電型の第７のＭＯＳトランジスタと、上記第４のＭ
    ＯＳトランジスタの他端と第１の電位との間に接続され
    ゲートが出力端子に接続された第２導電型の第８のＭＯ
    Ｓトランジスタとを具備したことを特徴とする入力回路
    。
  9. （９）前記第３及び第６のＭＯＳトランジスタのいずれ
    か一方を除去するように構成したことを特徴とする請求
    項８記載の入力回路。
  10. （１０）一端が第１の電位に接続されゲートが入力端子
    に接続された第１導電型の第１のＭＯＳトランジスタと
    、 上記第１のＭＯＳトランジスタの他端と第１のノードと
    の間に接続されゲートが入力端子に接続された第１導電
    型の第２のＭＯＳトランジスタと、上記第１のＭＯＳト
    ランジスタの他端と第１のノードとの間に接続されゲー
    トが第１の電位に接続された第２導電型の第３のＭＯＳ
    トランジスタと、 一端が第２の電位に接続されゲートが入力端子に接続さ
    れた第２導電型の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端と第１のノードと
    の間に接続されゲートが入力端子に接続された第２導電
    型の第５のＭＯＳトランジスタと、上記第４のＭＯＳト
    ランジスタの他端と第１のノードとの間に接続されゲー
    トが第２の電位に接続された第２導電型の第６のＭＯＳ
    トランジスタと、 上記第１のノードと出力信号を得る第２のノードとの間
    に直列に挿入された偶数個の反転回路と、上記第１のＭ
    ＯＳトランジスタの他端と第２の電位との間に接続され
    ゲートが第２のノードに接続された第１導電型の第７の
    ＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端と第１の電位との
    間に接続されゲートが第２のノードに接続された第２導
    電型の第８のＭＯＳトランジスタと を具備したことを特徴とする入力回路。
  11. （１１）前記第３及び第６のＭＯＳトランジスタのいず
    れか一方を除去するように構成したことを特徴とする請
    求項１０記載の入力回路。
  12. （１２）一端が第１の電位に接続されゲートが入力端子
    に接続された第１導電型の第１のＭＯＳトランジスタと
    、 上記第１のＭＯＳトランジスタの他端と第１のノードと
    の間に接続されゲートが入力端子に接続された第１導電
    型の第２のＭＯＳトランジスタと、上記第１のノードと
    出力信号を得る第２のノードとの間に直列に挿入された
    偶数個の反転回路と、上記第１のＭＯＳトランジスタの
    他端と第１のノードとの間に接続されゲートが第２のノ
    ードに接続された第２導電型の第３のＭＯＳトランジス
    タと、 一端が第２の電位に接続されゲートが入力端子に接続さ
    れた第２導電型の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端と第１のノードと
    の間に接続されゲートが入力端子に接続された第２導電
    型の第５のＭＯＳトランジスタと、上記第４のＭＯＳト
    ランジスタの他端と第１のノードとの間に接続されゲー
    トが第２のノードに接続された第２導電型の第６のＭＯ
    Ｓトランジスタと、 上記第１のＭＯＳトランジスタの他端と第２の電位との
    間に接続されゲートが第２のノードに接続された第１導
    電型の第７のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタの他端と第１の電位との
    間に接続されゲートが第２のノードに接続された第２導
    電型の第８のＭＯＳトランジスタと を具備したことを特徴とする入力回路。
  13. （１３）前記第３及び第６のＭＯＳトランジスタのいず
    れか一方を除去するように構成したことを特徴とする請
    求項１２記載の入力回路。
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