DE69123383T2

DE69123383T2 - MOS-Eingangsschaltung

Info

Publication number: DE69123383T2
Application number: DE69123383T
Authority: DE
Inventors: Masanori Kinugasa; Hiroshi Shigehara
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-04-26
Filing date: 1991-04-25
Publication date: 1997-04-24
Anticipated expiration: 2011-04-26
Also published as: US5175445A; EP0454135A2; KR940010678B1; DE69123383D1; EP0454135A3; JPH07105711B2; JPH048014A; EP0454135B1; KR910019343A

Description

Die vorliegende Erfindung betrifft eine Eingangsschaltung in einer integrierten Halbleiterschaltung und insbesondere eine Eingangsschaltung mit komplementären MOS- Transistoren.
Fig. 1 zeigt einen herkömmlichen Inverter, wie er als Eingangsschaltung in einer integrierten CMOS-Halbleiterschaltung verwendet wird. Dieser Inverter hat die folgende Anordnung. Zwischen dem Knoten einer Stromquellenspannung Vcc und einem Ausgangsknoten Out ist ein p-Kanal-MOSFET 71 geschaltet. Ein n-Kanal-MOSFET 72 ist zwischen dem Ausgangsknoten und dem Knoten eines Massepotentials Vss geschaltet. Die Gates der MOSFETs 71 und 72 sind an den Eingangsknoten In angeschlossen.
Fig. 2 zeigt eine herkömmliche Zwei-Eingangs-NAND-Schaltung, wie sie als Eingangsschaltung in einer integrierten CMOS-Ralbleiterschaltung verwendet wird. Diese NAND-Schaltung hat die folgende Anordnung. Zwischen dem Knoten einer Stromquellenspannung Vcc und einem Ausgangsknoten Out ist ein p-Kanal-FET 73 geschaltet. Zwei n-Kanal-MOSFETs 74 und 75 sind zwischen dem Ausgangsknoten Out und dem Knoten eines Massepotentials Vss geschaltet. Ein p-Kanal-MOSFET 76 ist zwischen dem Knoten der Stromquellenspannung Vcc und dem Ausgangsknoten Out geschaltet. Zwei n-Kanal-MOSFETs 77 und 78 sind zwischen dem Ausgangsknoten Out und dem Knoten des Massepotentials Vss in Reihe geschaltet. Die Gates der MOSFETs 73, 74 und 78 sind gemeinsam an einem ersten Eingangsknoten In1 angeschlossen. Die Gates der MOSFETs 75, 76 und 77 sind gemeinsam an einen zweiten Eingangsknoten In2 angeschlossen.
Fig. 3 zeigt eine herkömmliche Zwei-Eingangs-NOR-Schaltung, wie sie als Eingangsschaltung in einer integrierten CMOS-Halbleiterschaltung verwendet wird. Diese NOR-Schaltung hat die folgende Anordnung. Zwei p-Kanal-MOSFETs 79 und 80 sind in Reihe zwischen dem Knoten einer Stromquellenspannung Vcc und einem Ausgangsknoten Out geschaltet. Ein n-Kanal-MOSFET 81 ist zwischen dem Ausgangsknoten Out und einem Massepotential Vss geschaltet. Zwei p-Kanal-MOSFETs 82 und 83 sind in Reihe zwischen dem Knoten der Stromquellenspannung Vcc und dem Ausgangsknoten Out geschaltet. Ein n-Kanal-MOSFET 84 ist zwischen dem Ausgangsknoten Out und dem Knoten des Massepotentials Vss geschaltet. Die Gates der FETs 79 und 83 sind gemeinsam an einen zweiten Eingangsknoten In2 angeschlossen. Die Gates der FETs 80, 81, 82 und 84 sind gemeinsam an den ersten Eingangsknoten In1 angeschlossen.
Bei einer Eingangsschaltung, wie beispielsweise solchen mit einem Inverter, mit einer NAND-Schaltung und einer NOR-Schaltung, die MOSFETs enthalten, ist es bekannt, daß sich mit Änderungen der Schwellenspannung der MOSFETs auch die Schwellenspannung der Schaltung ändert. Wenn ein TTL-Pegel-Signal als Eingangssignal eingegeben wird, dann wird der Nennbereich des Eingangs-Rauschabstandes größer als in dem Fall, bei welchem ein CMOS-Pegel-Signal als Eingangssignal eingegeben wird. Daher ist es erforderlich, Messungen vorzunehmen, um die Abweichungen der Schaltungs-Schwellenspannung zu minimieren.
Die Schaltungs-Schwellenspannung jeder der oben beschriebenen herkömmlichen Eingangsschaltungen unterliegt starken Abweichungen, wenn die Schwellenspannungen der beiden FET-Typen, d.h. p- und n-Kanal-MOSFETs zueinander komplementäre Abweichungen aufweisen. Fig. 4 zeigt beispielsweise eine Ersatzschaltung des Inverters von Fig. 1 für einen Fall, bei welchem das Potential des Eingangsknotens In einen Wert nahe an der Schaltungs-Schwellenspannung erreicht. Für diesen Fall wird angenommen, daß die Widerstandswerte sowohl der p- als auch der n-Kanal-MOSFETs im EIN- Zustand gleich R und untereinander gleich sind und das Ausgangspotential den halben Wert der Stromquellenspannung Vcc annimmt.
Allgemein wird eine Schaltungs-Schwellenspannung Vthc eines Inverters, wie er in Fig. 1 dargestellt ist, durch die folgende Gleichung (1) ausgedrückt wird:
wobei Vcc: das Stromquellenpotential;
βP: der β-Wert des p-Kanal-MOSFET;
βN: der β-Wert des n-Kanal-MOSFET;
Vthp : der Schwellenwert (Absolutwert) des p-Kanal-MOSFET und
Vthn: der Schwellenwert des n-Kanal-MOSFET ist.
Wenn die Gleichung (1) durch Einführen der Bedingung βP = βN vereinfacht wird, wird die folgende Gleichung (2) erhalten:
Vthc = [Vcc - Vthp + Vthn]/2 ... (2)
Aus den Gleichungen (1) und (2) wird verständlich, daß die Schaltungs- Schwellenspannung Abweichungen zeigt, wenn die Schwellenspannungen der beiden, einen Inverter bildenden MOSFET-Typen zueinander komplementäre Abweichungen aufweisen, d.h. derart, daß Vthp größer wird als Vthn oder statt dessen, daß Vthp kleiner wird als Vthn. Mit anderen Worten: Wenn ein Eingangspotential einen Pegel in der Nähe der Schaltungs-Schwellenspannung des Inverters erreicht, dann weichen die Widerstandswerte im EIN-Zustand ab, was zu Abweichungen der Schaltungs-Schwellenspannung führt.
Fig. 5 zeigt eine Ersatzschaltung des Inverters von Fig. 1 für einen Fall, bei welchem der EIN-Widerstandswert des p-Kanal-MOSFET von R auf R + ΔR und derjenige des n-Kanal-MOSFET von R auf R - ΔR verändert worden sind. Das Ausgangspotential Vout der Ersatzschaltung von Fig. 5 wird durch die folgende Gleichung (3) definiert:
Fig. 6 zeigt die Ersatzschaltung für einen Fall, bei welchem, anders als beim obigen Fall, der EIN-Widerstandswert des p-Kanal-MOSFET von R auf R - ΔR und derjenige des n-Kanal-MOSFET von R auf R + ΔR verändert worden sind. Das Ausgangspotential Vout dieser Ersatzschaltung wird durch die folgende Gleichung (4) definiert:
Auf diese Weise ergeben sich beim herkömmlichen Inverter Probleme, wenn die Schwellenspannung eines FET und damit die Schaltungs-Schwellenspannung Abweichungen aufweisen.
Das gleiche Problem tritt bei der NAND-Schaltung von Fig. 2 oder bei der NOR- Schaltung von Fig. 3 auf, bei welchen p-Kanal-MOSFETs und n-Kanal-MOSFETs zwischen dem Knoten der Stromquellenspannung Vcc und dem Knoten des Massepotentials Vss in Reihe geschaltet sind.
Wenn erwartet wird, daß ein Eingangssignal durch eine Störung beeinflußt wird, dann wird gewöhnlich ein Schmitt-Trigger als Eingangsschaltung verwendet. Fig. 7 zeigt die Anordnung einer herkömmlichen Schmitt-Trigger-Schaltung. Diese Schaltung hat die folgende Anordnung. Zwei p-Kanal-MOSFETs 91 und 92 sind in Reihe zwischen dem Knoten der Stromquellenspannung Vcc und einem Knoten N11 geschaltet. Zwei n-Kanal- MOSFETs 93 und 94 sind in Reihe zwischen dem Knoten N11 und dem Knoten eines Massepotentials Vss geschaltet. Ein Signal von einem Eingangsknoten In wird den Gates der FETs 91, 92, 93 und 94 zugeführt. Ein am Knoten N11 auftretendes Signal wird sequentiell durch die zwei in Reihe geschalteten Inverter 95 und 96 invertiert und als ein Ausgangssignal entnommen. Zwischen einem Knoten N12 der in Reihe geschalteten FETs 91 und 92 und dem Knoten eines Massepotentials Vss ist ein p-Kanal-MOSFET 97 geschaltet. Ein n-Kanal-MOSFET 98 ist zwischen einem Knoten N13 der in Reihe geschalteten FETs 93 und 94 und dem Knoten der Stromquellenspannung Vcc geschaltet. Ein Ausgangssignal aus dem Inverter 96, d.h. ein Signal am Ausgangsknoten Out wird den Gates der FETs 97 und 98 zugeführt.
Die Wirkungsweise dieser Schmitt-Trigger-Schaltung soll nun kurz beschrieben werden. Wenn das Signal am Eingangsknoten In auf Massepotential Vss liegt (nachfolgend als "L" bezeichnet), dann stellt sich durch den FET 98 am Knoten N13 ein Potential Vb von Vcc - Vthn ein. Wenn das Potential des Eingangssignals erhöht wird, wird das Potential Vb vermindert. Ein Eingangspotential, bei welchem der FET 93 in den EIN-Zustand überzugehen beginnt, ist Vb' + Vthn (wobei Vb' ein Potential ist, das von den Elementendaten der FETs 94 und 98 sowie einem Eingangspotential abhängt).Wenn der FET 98 als Rückkopplungselement nicht vorgesehen ist, dann ist das Eingangspotential, bei welchem der FET 93 in den EIN-Zustand überzugehen beginnt, gleich Vthn. Wenn der FET 98 hinzugefügt wird, wird die Schaltungs-Schwellenspannung bei einer Änderung des Eingangs von "L" auf den Pegel der Stromquellenspannung Vcc (nachfolgend als "H" bezeichnet) um Vb' vergrößert.
Wenn das Eingangssignal "H" ist, wird durch den FET 97 ein Potential Va am Knoten auf Vthp eingestellt. Wenn das Potential des Eingangssignals abnimmt, wird das Potential Va vergrößert. Das Eingangspotential, bei welchem der FET 92 in den EIN- Zustand überzugehen beginnt, ist Va' + Vthp (wobei Va' ein bestimmtes Potential ist, das von Elementenkonstanten der FETs 91 und 97 sowie von einem Eingangspotential abhängt). Wenn der FET 97 als Rückkopplungselement nicht vorgesehen ist, dann ist das Eingangspotential, bei welchem der FET 92 in den EIN-Zustand überzugehen beginnt, gleich Vcc - Vthp . Wenn der FET 97 hinzugefügt wird, wird die Schaltungs- Schwellenspannung nach einem Wechsel des Eingangs von "H" auf "L" um Vcc - Va' vermindert. Dann wird eine Potentialdifferenz zwischen Vb' + Vthn und Vcc - Vthp zur Breite der Hysteresespannung.
Beim herkömmlichen Schmitt-Trigger wird angenommen, daß die Schmitt-Charakteristik innerhalb vorgegebener Eingabegrenzen realisiert wird, d.h. in einem Bereich, bei welchem, wenn beispielsweise die Stromquellenspannung Vcc gleich 2 V ist, das minimale Eingangspotential mit hohem Pegel (VIHmin) gleich 1,5 V und das maximale Eingangspotential mit niedrigem Pegel (VILmax) gleich 0,5 V ist, bzw. wenn die Stromquellenspannung Vcc gleich 5 V ist, dann ist VIHmin gleich 3,5 V und VILmax gleich 0,5 V, wenn die Hysteresespannung so breit als möglich eingestellt ist. Sodann werden die tatsächlichen Kennwerte durch den Einfluß von Abweichungen der Schwellenwert-Spannungen des FET, insbesondere bei geringer Stromquellenspannung, stark eingeschränkt. Mit anderen Worten: Wenn die Stromquellenspannung 5 V ist, ist ein ausreichender Eingangs-Rauschabstand sichergestellt. Nichtsdestoweniger fällt die Schmitt-Charakteristik bei einem Wert von Vcc = 2 V in unerwünschter Weise aus dem Nennwert des Abstandes heraus, wenn die Breite der Hysteresespannung größer als der Nennwert des Abstandes eingestellt wird.
Wie oben beschrieben, zeigt bei herkömmlichen integrierten CMOS- Halbleiterschaltungen die Schaltungs-Schwellenwertspannung in starkem Maße Abweichungen, wenn die Schwellenspannung von Transistoren Abweichungen zeigt und wenn herkömmliche Inverter, NAND-Schaltungen, NOR-Schaltungen oder Schmitt- Trigger verwendet werden. Insbesondere kann bei einer Schmitt-Trigger-Schaltung die Breite der Hysteresespannung an einer niedrigen Stromquellenspannung infolge des Einflusses der Abweichungen der Schaltungs-Schwellenwertspannung nicht vergrößert werden.
Dies trifft auch für einen Schmitt-Trigger zu, wie er in US-A- 4 464 587 offenbart ist und der sowohl eine Anzahl von vier MOSFETs ähnlich dem ersten bis vierten MOSFET nach Fig. 7 der beigefügten Zeichnungen als auch einen fünften MOSFET aufweist.
Es ist eine Aufgabe der vorliegenden Erfindung, eine CMOS-Schaltung zu schaffen, bei welcher Abweichungen der Schwellenspannung infolge Abweichungen der Schwellenspannung eines FETs besser unterdrückt werden können als bei einer CMOS- Schaltung, wie sie aus dem Stand der Technik bekannt ist.
Diese Aufgabe wird durch eine CMOS-Schaltung nach Anspruch 1 oder 3 erfüllt. Weitere Verbesserungen derselben sind in den Unteransprüchen beschrieben.
Eine CMOS-Schaltung nach der vorliegenden Erfindung kann umfassen: einen ersten Knoten zur Aufnahme einer ersten Stromquellenspannung; einen zweiten Knoten zur Aufnahme einer zweiten Stromquellenspannung; einen dritten Knoten zur Ausgabe eines Signals; einen ersten MOSFET eines ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am ersten Knoten angeschlossen ist; einen zweiten MOSFET des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende an das andere Ende des Source-Drain-Kanals des ersten MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist; einen dritten MOSFET eines zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am zweiten Knoten angeschlossen ist; einen vierten MOSFET des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source-Drain-Kanals des dritten MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist; und einen fünften MOSFET des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain- Kanal, der parallel zum Source-Drain-Kanal des zweiten MOSFET geschaltet ist.
Diese Erfindung wird aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich, wobei diese darstellen:
Fig. 1 ist ein Schaltbild eines herkömmlichen CMOS-Inverters.
Fig. 2 ist ein Schaltbild einer herkömmlichen CMOS-NAND-Schaltung.
Fig. 3 ist ein Schaltbild einer herkömmlichen CMOS-NOR-Schaltung.
Fig. 4 ist ein Ersatzschaltbild des in Fig. 1 dargestellten CMOS-Inverters.
Fig. 5 ist ein Ersatzschaltbild des in Fig. 1 dargestellten CMOS-Inverters.
Fig. 6 ist ein Ersatzschaltbild des in Fig. 1 dargestellten CMOS-Inverters.
Fig. 7 ist ein Schaltbild einer herkömmlichen CMOS-Schmitt-Trigger-Schaltung.
Fig. 8 ist ein Schaltbild eines CMOS-Inverters entsprechend der ersten Ausführungsform der vorliegenden Erfindung.
Fig. 9 ist eine Ersatzschaltung der Schaltung von Fig. 8.
Fig. 10 ist eine Ersatzschaltung der Schaltung von Fig. 8.
Fig. 11 und 12 sind graphische Darstellungen zur Erläuterung der Schaltung von Fig. 8.
Fig. 13 ist ein Schaltbild einer CMOS-NAND-Schaltung entsprechend der zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 14 ist ein Schaltbild einer CMOS-NAND-Schaltung entsprechend der dritten Ausführungsform der vorliegenden Erfindung.
Fig. 15 ist eine graphische Darstellung für die in den Fig. 13 und 14 dargestellten Schaltungen.
Fig. 16 ist ein Schaltbild einer CMOS-NOR-Schaltung entsprechend der vierten Ausführungsform der vorliegenden Erfindung.
Fig. 17 ist ein Schaltbild einer CMOS-NAND-Schaltung entsprechend der fünften Ausführungsform der vorliegenden Erfindung.
Fig. 18 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der sechsten Ausführungsform der vorliegenden Erfindung.
Die Fig. 19 bis 24 sind Ersatzschaltungen des herkömmlichen, in Fig. 7 dargestellten CMOS-Schmitt-Triggers.
Die Fig. 25 bis 28 sind Ersatzschaltungen des in Fig. 18 dargestellten CMOS-Schmitt- Triggers.
Die Fig. 29 und 30 sind graphische Darstellungen zum in Fig. 18 dargestellten CMOS- Schmitt-Trigger.
Fig. 31 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der siebenten Ausführungsform der vorliegenden Erfindung.
Fig. 32 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der achten Ausführungsform der vorliegenden Erfindung.
Fig. 33 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der neunten Ausführungsform der vorliegenden Erfindung.
Fig. 34 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der zehnten Ausführungsform der vorliegenden Erfindung.
Fig. 35 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der elften Ausführungsform der vorliegenden Erfindung.
Fig. 36 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der zwölften Ausführungsform der vorliegenden Erfindung.
Fig. 37 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der dreizehnten Ausführungsform der vorliegenden Erfindung.
Fig. 38 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der vierzehnten Ausführungsform der vorliegenden Erfindung.
Fig. 39 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der fünfzehnten Ausführungsform der vorliegenden Erfindung.
Fig. 40 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der sechzehnten Ausführungsform der vorliegenden Erfindung.
Fig. 41 ist ein Schaltbild einer CMOS-Schmitt-Trigger-Schaltung entsprechend der siebzehnten Ausführungsform der vorliegenden Erfindung.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung sollen nun unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden.
Fig. 8 ist ein Schaltbild der ersten Ausführungsform der vorliegenden Erfindung, bei welcher die CMOS-Eingangsschaltung der vorliegenden Erfindung bei einem Inverter angewandt wird. Die Source-Drain-Kanäle der beiden p-Kanal-MOSFETs 11 und 12 sind zwischen einem Knoten, welchem eine Stromquellenspannung Vcc zugeführt wird, und einem Ausgangsknoten Out in Reihe geschaltet. Die Source-Drain-Kanäle der beiden n- Kanal-MOSFETs 13 und 14 sind zwischen dem Ausgangsknoten Out und einem Knoten, welchem ein Massepotential Vss zugeführt wird, in Reihe geschaltet. Die Gates der FETs 11, 12,13 und 14 sind gemeinsam an einen Eingangsknoten In angeschlossen. Der Source-Drain-Kanal eines n-Kanal-MOSFET 15 ist zu demjenigen des FET 12 parallel geschaltet. Das Gate des FET 15 ist an den Knoten der Stromquellenspannung Vcc angeschlossen. Der Source-Drain-Kanal eines p-Kanal-MOSFET 16 ist zu demjenigen des FET 13 parallel geschaltet. Das Gate des FET 26 ist an den Knoten des Massepotentials Vss angeschlossen.
Im einzelnen hat der Inverter folgende Anordnung. Der n-Kanal-MOSFET 15 ist parallel zum p-Kanal-MOSFET 12 geschaltet. Ein Eingangssignal wird dem Gate des MOSFET 12 zugeführt. Das Gate des MOSFET 15 ist an den Knoten der Stromquellenspannung Vcc angeschlossen, so daß der MOSFET 15 eingeschaltet werden kann. Der p-Kanal- MOSFET 16 ist zum n-Kanal-MOSFET 13 parallel geschaltet. Das Eingangssignal wird dem Gate des MOSFET 13 zugeführt. Das Gate des MOSFET 16 ist an den Knoten des Massepotentials Vss angeschlossen, so daß der MOSFET 16 eingeschaltet werden kann.
Wenn bei dem Inverter mit der oben beschriebenen Anordnung ein Signal am Eingangsknoten In "L" ist, werden die p-Kanal-FETs 11 und 12 eingeschaltet, und daher wird das Signal am Ausgangsknoten Out zu "H". Wenn andererseits das Signal am Eingangsknoten In "H" ist, dann werden die n-Kanal-FETs 13 und 14 eingeschaltet und demzufolge wird das Signal am Ausgangsknoten Out zu "L". Im Endeffekt wirkt diese Schaltung als Inverter, um ein Eingangssignal zu invertieren.
Nun soll für diese Schaltung ein Fall betrachtet werden, bei welchem sich die Schwellenspannungen der p- und n-Kanal-FETs ändern. Wenn, wie oben beschrieben, das Eingangspotential einen Wert in der Nähe der Schaltungs-Schwellenspannung des Inverters erreicht, ändern sich die Widerstandswerte der jeweiligen FETs im EIN- Zustand und damit ändert sich die Schaltungs-Schwellenspannung. Fig. 9 zeigt eine Ersatzschaltung für einen Fall, bei welchem das Eingangspotential einen Wert nahe an der Schaltungs-Schwellenspannung des Inverters erreicht, die Widerstandswerte der jeweiligen p-Kanal-MOSFETs im EIN-Zustand von R auf R + ΔR sowie die Widerstandswerte der jeweiligen n-Kanal-MOSFETs im EIN-Zustand von R auf R - ΔR verändert worden sind. Das Ausgangspotential Vout der Ersatzschaltung von Fig. 9 kann durch die folgende Gleichung (5) definiert werden:
für
Fig. 10 zeigt die Ersatzschaltung für einen Fall, bei welchem, anders als beim oben beschriebenen Fall, die Widerstandswerte der p-Kanal-MOSFETs im EIN-Zustand von R auf R - ΔR und diejenigen der n-Kanal-MOSFETs von R auf R + ΔR geändert werden. Das Ausgangspotential Vout der Ersatzschaltung von Fig. 10 wird durch die folgende Gleichung (6) definiert:
Die Gleichungen (3) und (4) der herkömmlichen Schaltung sowie die Gleichungen (5) und (6) der Schaltung dieser Ausführungsform werden miteinander verglichen. Es wird dabei verständlich, daß Abweichungen des Ausgangspotentials bei der Schaltung nach dieser Ausführungsform besser unterdrückt werden als bei der herkömmlichen Schaltung. Mit anderen Worten: Abweichungen der Widerstandswerte der FETs im EIN-Zustand werden unterdrückt und dadurch kann ein Unterdrückungseffekt bei Abweichungen der Schaltungs-Schwellenspannung erhalten werden.
Fig. 11 ist eine graphische Darstellung der Änderung der Schaltungs-Schwellenspannung Vthc des Inverters der ersten Ausführungsform der vorliegenden Erfindung sowie des in Fig. 1 dargestellten herkömmlichen Inverters, wobei eine Schwellenspannung Vthp eines p-Kanal-MOSFET und eine Schwellenspannung Vthn eines n-Kanal-MOSFET verändert sind. Eine Kennlinie a stellt die Werte der Schaltung der ersten Ausführungsform dar und eine Kennlinie b die Werte der herkömmlichen Schaltung. Wie in Fig. 11 dargestellt, beträgt bei der herkömmlichen Schaltung die Differenz bei der Schaltungs- Schwellenspannung zwischen einer hohen Spannung Vthp und einer niedrigen Spannung Vthn, d.h. eine Abweichung ΔVthc, gleich 0,6 V. Im Gegensatz dazu kann die Abweichung ΔVthc bei der Schaltung entsprechend der ersten Ausführungsform der vorliegenden Erfindung auf 0,41 V herabgedrückt werden.
Fig. 12 ist eine graphische Darstellung der Abweichungscharakteristik der Schaltungs- Schwellenspannung der herkömmlichen Schaltung sowie der Schaltung nach der ersten Ausführungsform der vorliegenden Erfindung, wobei die Schaltungs-Schwellenspannung zum Empfang einer TTL-Eingabe vermindert wurde. Ein Kennlinie a zeigt Schaltungswerte der ersten Ausführungsform der vorliegenden Erfindung und Kennlinie b solche der herkömmlichen Schaltung. Anzumerken ist, daß in diesem Falle die Stromquellenspannung Vcc 5 V beträgt. Wie aus Fig. 12 ersichtlich ist, beträgt die Abweichung Avthc der Schaltungs-Schwellenspannung bei der herkömmlichen Schaltung 0,57 V, während sie bei der Schaltung nach der ersten Ausführungsform der vorliegenden Erfindung auf 0,43 V herabgedrückt ist. Das minimale Rochpegel- Eingangspotential (VIHmin) und das maximale Niederpegel-Eingangspotential (VILmax) der TTL-Schaltung betragen in diesem Fall 2,0 V beziehungsweise 0,8 V. Im Falle der Schaltung nach der ersten Ausführungsform der vorliegenden Erfindung liegt die Abweichung ΔVthc ausreichend in dem von VIHmin und VILmax begrenzten Bereich und hat auch einen ausreichenden Abstand zur Stromquellenspannung.
Fig. 13 ist ein Schaltbild der zweiten Ausführungsform der vorliegenden Erfindung, bei welcher die Eingangsschaltung der vorliegenden Erfindung bei einer NAND-Schaltung mit zwei Eingängen angewandt wird. Die Source-Drain-Kanäle zweier p-Kanal- MOSFETs 21 und 22 sind in Reihe zwischen dem Knoten einer Stromquellenspannung Vcc und einem Ausgangsknoten Out geschaltet. Die Source-Drain-Kanäle von drei n- Kanal-MOSFETs 23, 24 und 25 sind in Reihe zwischen dem Ausgangsknoten Out und dem Knoten mit einem Massepotential Vss geschaltet. Die Gates der FETs 21, 22, 23 und 24 sind gemeinsam an einen ersten Eingangsknoten In1 und das Gate des FET 25 ist an einen zweiten Eingangsknoten In2 angeschlossen. Der Source-Drain-Kanal eines n- Kanal-MOSFET 26 ist parallel zu demjenigen des FET 22 geschaltet. Das Gate des FET 26 ist an den Knoten der Stromquellenspannung Vcc angeschlossen. Der Source-Drain- Kanal eines p-Kanal-MOSFET 27 ist parallel zu demjenigen des FET 23 geschaltet. Das Gate des FET 27 ist an den Knoten des Massepotentials Vss angeschlossen. Die Source- Drain-Kanäle der beiden p-Kanal-MOSFETs 28 und 29 sind in Reihe zwischen dem Knoten der Stromquellenspannung Vcc und dem Ausgangsknoten Out geschaltet. Die Source-Drain-Kanäle von drei n-Kanal-MOSFETs 30, 31 und 32 sind in Reihe zwischen dem Ausgangsknoten Out und dem Knoten des Massepotentials Vss geschaltet. Die Gates der FETs 28,29, 30 und 31 sind gemeinsam an den zweiten Eingangsknoten In2 angeschlossen, und das Gate des FET 32 ist an den ersten Eingangsknoten In1 angeschlossen. Der Source-Drain-Kanal eines n-Kanal-MOSFET 33 ist parallel zu demjenigen des FET 29 geschaltet. Das Gate des FET 33 ist an den Knoten der Stromquellenspannung Vcc angeschlossen. Der Source-Drain-Kanal eines p-Kanal- MOSFET 34 ist parallel zu demjenigen des FET 30 geschaltet, und das Gate des FET 34 ist an den Knoten des Massepotentials Vss angeschlossen.
Wenn bei der NAND-Schaltung nach der zweiten Ausführungsform der vorliegenden Erfindung die beiden Signale am ersten und zweiten Eingangsknoten In1 und In2 den Pegel "H" haben, werden die FETs 23, 24 und 25 sowie die FETs 30, 31 und 32 eingeschaltet. Dementsprechend wird das Signal am Ausgangsknoten Out zu "L". Wenn eines oder beide Signale des ersten und zweiten Eingangsknotens In1 und In2 den Pegel "L" hat bzw. haben, werden eines oder beide Paare von FETs 21 und 22 bzw. 28 und 29 eingeschaltet, und das Signal am Ausgangsknoten Out wird zu "H".
Der n-Kanal-FET 26 ist parallel zum p-Kanal-FET 22 sowie der p-Kanal-FET 27 parallel zum n-Kanal-FET 23 geschaltet. Der n-Kanal-FET 33 ist parallel zum p-Kanal-FET 29 sowie der p-Kanal-FET 34 parallel zum n-Kanal-FET 30 geschaltet. Im Ergebnis dessen können Abweichungen des Widerstandswertes eines FETs im EIN-Zustand unterdrückt werden, wie es im Falle des Inverters nach der ersten Ausführungsform der vorliegenden Erfindung möglich war. Somit können auch Abweichungen der Schaltungs- Schwellenspannung unterdrückt werden.
Fig. 14 ist ein Schaltbild der dritten Ausführungsform der vorliegenden Erfindung, bei welcher die Eingangsschaltung der vorliegenden Erfindung bei einer NAND-Schaltung mit zwei Eingängen angewandt wird. Die Schaltung der dritten Ausführungsform unterscheidet sich in folgenden Punkten von der zweiten Ausführungsform: Das Gate des FET 24 ist nicht an den ersten Eingangsknoten In1, sondern an den zweiten Eingangsknoten In2 angeschlossen. Das Gate des FET 25 ist nicht an den zweiten Eingangsknoten In2, sondern an den ersten Eingangsknoten In1 angeschlossen. Das Gate des FET 31 ist nicht an den zweiten Eingangsknoten In2, sondern an den ersten Eingangsknoten In1 angeschlossen. Das Gate des FET 32 ist nicht an den ersten Eingangsknoten In1, sondern an den zweiten Eingangsknoten In2 angeschlossen.
Ebenso sind bei der dritten Ausführungsform die FETs 26, 27, 33 und 34 mit zu den FETs 22, 23, 29 und 30 entgegengesetztem Leitfähigkeitstyp jeweils an diese FETs 22, 23, 29 und 30 angeschlossen. Im Ergebnis dessen können Abweichungen des Widerstandswertes eines FETs im EIN-Zustand unterdrückt werden. Somit können auch Abweichungen der Schaltungs-Schwellenspannung unterdrückt werden.
Fig. 15 ist eine graphische Darstellung der Abweichungscharakteristiken der Schaltungs- Schwellenspannung der herkömmlichen, in Fig. 2 dargestellten NAND-Schaltung sowie der NAND-Schaltung entsprechend der zweiten und dritten Ausführungsform der vorliegenden Erfindung, wobei Schaltungs-Schwellenspannung zur Aufnahme eines TTL-Eingangssignals abgesenkt ist. Eine Kennlinie a stellt den Wert der Schaltung der zweiten und dritten Ausführungsform dar und eine Kennlinie b den Wert der herkömmlichen Schaltung. Anzumerken ist, daß die Stromquellenspannung Vcc in diesem Falle 5 V beträgt. Wie in Fig. 15 dargestellt, beträgt die Abweichung ΔVthc der Schaltungs-Schwellenspannung bei der herkömmlichen Schaltung 1,13 V, was aus dem Bereich herausfällt, der durch das minimale Hochpegel-Eingangspotential (VIHmin) von 2,0 V und das maximale Niederpegel-Eingangspotential (VILmax) von 0,8 V der TTL- Schaltung definiert ist. Im Gegensatz dazu beträgt die Abweichung ΔVthc bei den Schaltungen der zweiten und dritten Ausführungsform 1,05 V und fällt in den Bereich von VIHmin und VILmax.
Fig. 16 ist ein Schaltbild der vierten Ausführungsform der vorliegenden Erfindung, bei welcher die Eingangsschaltung der vorliegenden Erfindung bei einer NOR-Schaltung mit zwei Eingängen angewandt wird. Die Source-Drain-Kanäle dreier p-Kanal-MOSFETs 41, 42 und 43 sind in Reihe zwischen dem Knoten einer Stromquellenspannung Vcc und einem Ausgangsknoten Out geschaltet. Die Source-Drain-Kanäle zweier n-Kanal- MOSFETs 44 und 45 sind in Reihe zwischen dem Ausgangsknoten Out und dem Knoten mit einem Massepotential Vss geschaltet. Das Gate des FET 42 ist an einen zweiten Eingangsknoten In2 und die Gates der FETs 41, 43, 44 und 45 sind gemeinsam an einen ersten Eingangsknoten In1 angeschlossen. Der Source-Drain-Kanal eines n-Kanal- MOSFET 46 ist parallel zu demjenigen des FET 43 geschaltet. Das Gate des FET 46 ist an den Knoten der Stromquellenspannung Vcc angeschlossen. Der Source-Drain-Kanal eines p-Kanal-MOSFET 47 ist parallel zu demjenigen des FET 44 geschaltet. Das Gate des FET 47 ist an den Knoten des Massepotentials Vss angeschlossen. Die Source-Drain- Kanäle der drei p-Kanal-MOSFETs 48, 49 und 50 sind in Reihe zwischen dem Knoten der Stromquellenspannung Vcc und dem Ausgangsknoten Out geschaltet. Die Source- Drain-Kanäle von zwei n-Kanal-MOSFETs 51 und 52 sind in Reihe zwischen dem Ausgangsknoten Out und dem Knoten de Massepotentials Vss geschaltet. Das Gate des FET 48 ist an den ersten Eingangsknoten In1 und die Gates der FETs 49, 50, 51 und 52 sind gemeinsam an den zweiten Eingangsknoten In2 angeschlossen. Der Source-Drain- Kanal eines n-Kanal-MOSFET 53 ist parallel zu demjenigen des FET 50 geschaltet. Das Gate des FET 53 ist an den Knoten der Stromquellenspannung Vcc angeschlossen. Der Source-Drain-Kanal eines p-Kanal-MOSFET 54 ist parallel zu demjenigen des FET 51 geschaltet, und das Gate des FET 54 ist an den Knoten des Massepotentials Vss angeschlossen.
Wenn bei der NOR-Schaltung nach der vierten Ausführungsform die beiden Signale am ersten und zweiten Eingangsknoten In1 und In2 den Pegel "L" haben, werden die FETs 41, 42 und 43 sowie die FETs 48, 49 und 50 eingeschaltet. Dementsprechend wird das Signal am Ausgangsknoten Out zu "H". Wenn eines oder beide Signale des ersten und zweiten Eingangsknotens In1 und In2 den Pegel "H" hat bzw. haben, werden eines oder beide Paare von FETs 44 und 45 bzw. 51 und 52 eingeschaltet, und das Signal am Ausgangsknoten Out wird zu "L".
Der n-Kanal-FET 46 ist parallel zum p-Kanal-FET 43 sowie der p-Kanal-FET 47 parallel zum n-Kanal-FET 44 geschaltet. Der n-Kanal-FET 53 ist parallel zum p-Kanal-FET 50 sowie der p-Kanal-FET 54 parallel zum n-Kanal-FET 51 geschaltet. Im Ergebnis dessen können, wie im Falle des Inverters der ersten Ausführungsform, Abweichungen des Widerstandswertes eines FETs im EIN-Zustand unterdrückt werden. Somit können auch Abweichungen der Schaltungs-Schwellenspannung unterdrückt werden.
Fig. 17 ist ein Schaltbild der fünften Ausführungsform der vorliegenden Erfindung, bei welcher die Eingangsschaltung der vorliegenden Erfindung bei einer NOR-Schaltung mit zwei Eingängen angewandt wird. Die Schaltung der fünften Ausführungsform unterscheidet sich in folgenden Punkten von der in Fig. 16 dargestellten vierten Ausführungsform: Das Gate des FET 41 ist nicht an den zweiten Eingangsknoten In2, sondern an den ersten Eingangsknoten In1 angeschlossen. Das Gate des FET 42 ist nicht an den ersten Eingangsknoten In 1, sondern an den zweiten Eingangsknoten In2 angeschlossen. Das Gate des FET 48 ist nicht an den ersten Eingangsknoten In1, sondern an den zweiten Eingangsknoten In2 angeschlossen. Das Gate des FET 49 ist nicht an den zweiten Eingangsknoten In2, sondern an den ersten Eingangsknoten In1 angeschlossen.
Bei der fünften Ausführungsform sind die FETs 46, 47, 53 und 54 mit einem zu den FETs 43, 44, 50 und 51 entgegengesetztem Leitfähigkeitstyp jeweils an diese FETs 43, 44, 50 und 51 angeschlossen. Im Ergebnis dessen werden Abweichungen des Widerstandswertes eines FETs im EIN-Zustand kompensiert. Somit können auch Abweichungen der Schaltungs-Schwellenspannung unterdrückt werden.
Die in den Fig. 13 oder 14 dargestellte NAND-Schaltung oder die in den Fig. 16 oder 17 dargestellte NOR-Schaltung werden durch Festlegen des Signals entweder am ersten oder am zweiten Eingangsknoten In1 oder In2 auf "H" oder "L" oft als Inverter verwendet. In diesem Falle kann, was die NAND-Schaltung angeht, entweder ein Paar FETs 26 und 27 oder das Paar FETs 33 und 34 weggelassen werden. Im einzelnen können die FETs 26 und 27 weggelassen werden, wenn das Signal am ersten Eingangsknoten In1 auf "H" festgelegt wird; die FETs 33 und 34 können weggelassen werden, wenn das Signal am zweiten Eingangsknoten In2 auf "H" festgelegt wird.
In ähnlicher Weise kann im Falle der NOR-Schaltung entweder ein Paar von FETs 46 und 47 oder das Paar der FETs 53 und 54 weggelassen werden. Im einzelnen können die FETs 46 und 47 weggelassen werden, wenn das Signal am ersten Eingangsknoten In1 auf "L" festgelegt wird; die FETs 53 und 54 können weggelassen werden, wenn das Signal am zweiten Eingangsknoten In2 auf "L" festgelegt wird.
Fig. 18 ist ein Schaltbild der sechsten Ausführungsform der vorliegenden Erfindung, bei welcher die Eingangsschaltung der vorliegenden Erfindung bei einer Schmitt-Trigger- Schaltung angewandt wird. Die Source-Drain-Kanäle zweier p-Kanal-MOSFETs 61 und 62 sind in Reihe zwischen dem Knoten einer Stromquellenspannung Vcc und einem Knoten N1 geschaltet. Die Source-Drain-Kanäle zweier n-Kanal-MOSFETs 63 und 64 sind in Reihe zwischen dem Knoten N1 und dem Knoten mit einem Massepotential Vss geschaltet. Die Gates de FETs 61, 62, 63 und 64 sind gemeinsam an einen Eingangsknoten In angeschlossen. Der Source-Drain-Kanal eines n-Kanal-MOSFET 65 ist parallel zu demjenigen des FET 62 geschaltet. Das Gate des FET 65 ist an den Knoten der Stromquellenspannung Vcc angeschlossen. Der Source-Drain-Kanal eines p- Kanal-MOSFET 66 ist parallel zu demjenigen des FET 63 geschaltet. Das Gate des FET 66 ist an den Knoten des Massepotentials Vss angeschlossen. Der Source-Drain-Kanal des p-Kanal-MOSFET 67 ist zwischen dem Knoten N2 der FETs 61 und 62 und dem Knoten des Massepotentials Vss geschaltet. Der Source-Drain-Kanal eines n-Kanal- MOSFETs 68 ist in Reihe zwischen einem Knoten N3 der FETs 63 und 64 und dem Knoten der Stromquellenspannung Vcc geschaltet.
Der Knoten N1 ist an den Eingangsanschluß eines Inverters 69 und der Ausgangsanschluß des Inverters 69 ist an den Eingangssanschluß eines Inverters 70 angeschlossen. Der Ausgangsanschluß des Inverters 70 ist an einen Ausgangsknoten Out angeschlossen. Auch die Gates der FETs 67 und 68 sind an den Ausgangsknoten Out angeschlossen.
Bei der Schaltung entsprechend der sechsten Ausführungsform sind die Elementenabmessungen und dergleichen so gewählt, daß der Widerstandswert jedes der FETs 62, 63, 65 und 66 im EIN-Zustand während des EIN-Vorganges doppelt so groß wird, wie derjenige der FETs 61, 64, 67 und 68.
Bei der Schmitt-Trigger-Schaltung mit der oben beschriebenen Anordnung sind zu der herkömmlichen Schaltung nach Fig. 7 der n-Kanal-MOSFET 65 sowie der p-Kanal- MOSFET 66 hinzugefügt worden. Wenn der p-Kanal-MOSFET 62 eingeschaltet wird, dann wird sein Source-Drain-Widerstandswert zum Parallel-Widerstandswert des parallel geschalteten n-Kanal-MOSFET 65 im EIN-Zustand. Zum anderen wird, wenn der n- Kanal-MOSFET 63 eingeschaltet wird, sein Source-Drain-Widerstandswert zum Parallel- Widerstandswert des parallel geschalteten p-Kanal-MOSFET 66 im EIN-Zustand. Im Ergebnis kann der Widerstandswert über die Knoten N1 und N2 und derjenige über die Knoten N1 und N3 sogar dann sehr genau auf den Wert des Schaltungsentwurfs eingestellt werden, wenn die Schwellenspannung eines n-Kanal-MOSFET und diejenige eines p-Kanal-MOSFET infolge von Fertigungseinfiüssen komplementäre Abweichungen aufweisen, wodurch eine Abweichung der Schaltungs-Schwellenspannung unterdrückt wird.
Nun soll erläutert werden, in welchem Ausmaß die Abweichungen der Schaltungs- Schwellenspannung der sechsten Ausführungsform im Vergleich zum Fall einer herkömmlichen Schaltung verbessert werden. Fig. 19 zeigt die Ersatzschaltung der in Fig. 7 dargestellten herkömmlichen Schaltung für einen Fall, bei welchem das Eingangssignalpotential (1/2)Vcc erreicht, während das Signal am Eingangsknoten In von "L" auf "H" wechselt. Für diesen Fall wird angenommen, daß der Widerstandswert jeder der FETs 91 bis 94 im EIN-Zustand gleich r und der Widerstandswert jeder der FETs 97 und 98 im EIN-Zustand gleich R ist. Das Ausgangssignalpotential Vout der Ersatzschaltung von Fig. 19 ist durch die folgende Gleichung (7) definiert:
wobei r R der Widerstandswert der Parallelschaltung von r und R ist. Hier ist anzumerken, daß " " die Parallelschaltung der Widerstandswerte zu beiden Seiten dieses Symbols anzeigt.
Fig. 20 ist die Ersatzschaltung der herkömmlichen Schaltung von Fig. 7, bei welcher die Widerstandswerte der p-Kanal-FETs 91 und 92 im EIN-Zustand von r auf r + Δr, diejenigen der n-Kanal-FETs 93 und 94 von r auf r - Δr sowie diejenigen der FETs 97 und 98 von R auf R - ΔR verändert worden sind. Das Ausgangssignalpotential Vout(2) der Ersatzschaltung von Fig. 20 wird durch die folgende Gleichung (8) definiert:
Fig. 21 zeigt eine Ersatzschaltung für einen Fall, bei welchem die Widerstandswerte der p-Kanal-FETs 91 und 92 im EIN-Zustand von r auf r - Δr, diejenigen der n-Kanal-FETs 93 und 94 von r auf r + Δr sowie diejenigen der FETs 97 und 98 von R auf R + ΔR verändert worden sind. Das Ausgangssignalpotential Vout(3) der Ersatzschaltung von Fig. 21 wird durch die folgende Gleichung (9) definiert:
Fig. 22 zeigt eine Ersatzschaltung der herkömmlichen Schaltung von Fig. 7, bei welcher das Eingangssignalpotential (1/2)Vcc erreicht, während, anders als beim vorigen Fall, das Signal am Eingangsknoten In von "H" auf "L" wechselt. Das Ausgangssignalpotential (4) wird durch die folgende Gleichung (10) definiert:
Fig. 23 zeigt eine Ersatzschaltung für einen Fall, bei welchem die Widerstandswerte der p-Kanal-FETs 91 und 92 im EIN-Zustand von r auf r + Δr, diejenigen der n-Kanal- FETs 93 und 94 von r auf r - Δr sowie diejenigen der FETs 97 und 98 von R auf R + ΔR verändert worden sind. Das Ausgangssignalpotential Vout(5) der Ersatzschaltung von Fig. 23 wird durch die folgende Gleichung (11) definiert:
Fig. 24 zeigt eine Ersatzschaltung für einen Fall, bei welchem die Widerstandswerte der p-Kanal-FETs 91 und 92 im EIN-Zustand von r auf r - Δr, diejenigen der n-Kanal-FETs 93 und 94 von r auf r + Δr sowie diejenigen der FETs 97 und 98 von R auf R - ΔR verändert worden sind. Das Ausgangssignalpotential Vout(6) der Ersatzschaltung von Fig. 24 wird durch die folgende Gleichung (12) definiert:
Im Gegensatz dazu wird bei der Schmitt-Trigger-Schaltung der sechsten Ausführungsform angenommen, daß jeder FET so hergestellt ist, daß sein Widerstandswert im EIN-Zustand gleich dem Wert des Schaltungsentwurfs ist. Wenn in diesem Falle das Eingangssignalpotential den Wert von (1/2)Vcc erreicht, während das Signal am Eingangsknoten von "L" auf "H" wechselt, dann hat das Ausgangssignalpotential den gleichen Wert, wie Vout(1) in Gleichung (7).
Die Fig. 25 zeigt eine Ersatzschaltung der Schmitt-Trigger-Schaltung der sechsten Ausführungsform für den folgenden Fall: Im einzelnen sind der Widerstandswert des p- Kanal-FET 61 von r auf r + Δr, derjenige der p-Kanal-FETs 62 und 66 von 2r auf 2(r + Δr), derjenige der n-Kanal-FETs 63 und 65 von 2r auf 2(r - Δr), derjenige des n- Kanal-FET 64 von r auf r - Δr sowie derjenige des n-Kanal-FET 68 von R auf R - ΔR verändert worden. Das Ausgangssignalpotential dieser Ersatzschaltung Vout(7) wird durch die folgende Gleichung (13) definiert:
Die Substitution von
in die Gleichung (13) führt zur Gleichung (14):
Fig. 26 zeigt eine Ersatzschaltung der oben beschriebenen Schmitt-Trigger-Schaltung nach der sechsten Ausführungsform für folgenden Fall: Im einzelnen sind der Widerstandswert des p-Kanal-FET 61 im EIN-Zustand von r auf r - Δr, derjenige der p- Kanal-FETs 62 und 66 von 2r auf 2(r - Δr), derjenige der n-Kanal-FETs 63 und 65 von 2r auf 2(r + Δr), derjenige des n-Kanal-FET 64 von r auf r + Δr sowie derjenige des n- Kanal-FET 68 von R auf R + ΔR verändert worden. Das Ausgangssignalpotential Vout(8) dieser Ersatzschaltung wird durch die folgende Gleichung (15) definiert:
Die Substitution von
in die Gleichung (15) führt zu der folgenden Gleichung (16):
Bei der oben beschriebenen Schmitt-Trigger-Schaltung entsprechend der sechsten Ausführungsform wird angenommen, daß jeder FET so hergestellt ist, daß sein Widerstandswert im EIN-Zustand gleich dem Wert des Schaltungsentwurfs ist. Wenn in diesem Falle das Eingangssignalpotential den Wert von (1/2)Vcc erreicht, während das Signal am Eingangsknoten von "H" auf "L" wechselt, dann hat das Ausgangssignalpotential den gleichen Wert, wie Vout(4) nach Gleichung (10). Die Fig. 27 zeigt eine Ersatzschaltung der oben beschriebenen Schmitt-Trigger-Schaltung der sechsten Ausführungsform für den folgenden Fall: Im einzelnen sind die Widerstandswerte der p-Kanal-FETs 62 und 66 im EIN-Zustand von r auf r + Δr, diejenigen der n-Kanal-FETs 63 und 65 von 2r auf 2(r - Δr), derjenige des n-Kanal-FET 64 von r auf r - Δr sowie derjenige des p-Kanal-FET 67 von R auf R + ΔR verändert worden. Das Ausgangssignalpotential dieser Ersatzschaltung Vout(9) wird durch die folgende Gleichung (17) definiert:
Eine Substitution von
in die Gleichung (17) ergibt die folgende Gleichung (18):
Die Fig. 28 zeigt eine Ersatzschaltung der oben beschriebenen Schmitt-Trigger-Schaltung der sechsten Ausführungsform für den folgenden Fall: Im einzelnen sind der Widerstandswert des p-Kanal-FET 61 im EIN-Zustand von r auf r - Δr, diejenigen der p-Kanal-FETs 62 und 66 von 2r auf 2(r - Δr), diejenigen der n-Kanal-FETs 63 und 65 von 2r auf 2(r + Δr), derjenige des n-Kanal-FET 64 von r auf r + Δr sowie derjenige des p-Kanal-FET 67 von R auf R - ΔR verändert worden. Das Ausgangssignalpotential dieser Ersatzschaltung Vout(10) wird durch die folgende Gleichung (19) definiert:
Eine Substitution von
in die Gleichung (19) ergibt die folgende Gleichung (20):
Bei der herkömmlichen Schaltung werden die Unterschiede zwischen den Gleichungen (8) und (9) der herkömmlichen Schaltung gegenüber der Gleichung (7) sowie die Unterschiede zwischen den Gleichungen (14) und (16) verglichen. Es versteht sich, daß bei der Schaltung entsprechend der sechsten Ausführungsform eine Abweichung des Ausgangssignalpotentials kleiner ist als bei der herkömmlichen Schaltung.
Angenommen der Wert von r beträgt 10 X, derjenige von Δr beträgt 1 X, derjenige von R beträgt 20 X und derjenige von ΔR beträgt 2 X. In diesem Falle ist der Wert aus der Gleichung (7) etwa 0,63 Vcc. Der Wert aus Gleichung (8) ist etwa 0,60 Vcc und derjenige aus Gleichung (9) etwa 0,67 Vcc. Im Gegensatz dazu ist der Wert aus Gleichung (14) etwa 0,62 Vcc und derjenige aus Gleichung (16) etwa 0,65 Vcc. In diesem Falle ist also die Differenz zwischen den Werten aus den Gleichungen (7) und (8) gleich 0,03 Vcc, während sie zwischen den Gleichungen (7) und (14) gleich 0,01 Vcc ist. Die Differenz zwischen den Gleichungen (7) und (9) ist gleich 0,04 Vcc, während diejenige zwischen den Gleichungen (7) und (16) gleich 0,02 Vcc ist.
In gleicher Weise werden die Unterschiede zwischen den Gleichungen (11) und (12) der herkömmlichen Schaltung gegenüber der Gleichung (10) sowie die Unterschiede zwischen den Gleichungen (18) und (20) für die Schaltung der sechsten Ausführungsform verglichen. Es versteht sich, daß bei der Schaltung entsprechend der sechsten Ausführungsform eine Abweichung des Ausgangssignalpotentials kleiner ist als bei der herkömmlichen Schaltung. Beispielsweise wird angenommen, daß der Wert von r 10 X beträgt, derjenige von Δr 1 X, derjenige von R 20 X und derjenige von ΔR 2 X. In diesem Falle ist der Wert aus der Gleichung (10) etwa 0,36 Vcc. Der Wert aus Gleichung (11) ist etwa 0,33 Vcc und derjenige aus Gleichung (12) etwa 0,40 Vcc. Im Gegensatz dazu ist der Wert aus Gleichung (18) etwa 0,35 Vcc und derjenige aus Gleichung (20) etwa 0,38 Vcc. In diesem Falle ist also die Differenz zwischen den Werten aus den Gleichungen (10) und (11) gleich 0,03 Vcc, während sie zwischen den Gleichungen (10) und (18) gleich 0,01 Vcc ist. Die Differenz zwischen den Gleichungen (10) und (12) ist gleich 0,04 Vcc, während diejenige zwischen den Gleichungen (10) und (20) gleich 0,02 Vcc ist. Mit anderen Worten: Bei der Schaltung der sechsten Ausführungsform wird eine Abweichung des Widerstandswertes eines FET im EIN- Zustand unterdrückt und damit ergibt sich der Effekt, daß auch eine Abweichung der Schaltungs-Schwellenspannung kompensiert wird.
Fig. 29 ist eine graphische Darstellung einer Änderung der Schaltungs- Schwellenspannung Vthc für den folgenden Fall: Im einzelnen werden bei diesem Fall die Schmitt-Trigger-Schaltung der sechsten Ausführungsform sowie die in Fig. 7 dargestellte herkömmliche Schaltung mit einer niedrigen Stromquellenspannung betrieben (Vcc = 3 V), während eine Schwellenspannung Vthp eines p-Kanal-MOSFET und eine Schwellenspannung Vthn eines n-Kanal-MOSFET verändert werden. Die Kennlinien a und a' stellen Werte der Schaltung nach der sechsten Ausführungsform dar und die Kennlinien b und b' solche der herkömmlichen Schaltung. Wie in Fig. 29 dargestellt, wird bei der sechsten Ausführungsform eine Abweichung (Δ Vth) der Schaltungs- Schwellenspannung im Niederspannungsbetrieb bis auf 0,18 V, im Vergleich zu 0,40 V bei der herkömmlichen Schaltung, herabgedrückt. Die Breite der Hysteresespannung (VHmin) wird bei der sechsten Ausführungsform im Vergleich mit dem Wert von 0,29 V bei der herkömmlichen Schaltung auf 0,32 V erhöht. In ähnlicher Weise ist Fig. 30 eine graphische Darstellung einer Änderung der Schaltungs-Schwellenspannung Vthc für den folgenden Fall: Im einzelnen werden bei diesem Fall die Schmitt-Trigger-Schaltung der sechsten Ausführungsform sowie die in Fig. 7 dargestellte herkömmliche Schaltung mit einer höheren Stromquellenspannung betrieben (Vcc = 5 V), während eine Schwellenspannung Vthp eines p-Kanal-FET und eine Schwellenspannung Vthn eines n- Kanal-FET verändert werden. Die Kennlinien a und a' stellen Werte der Schaltung nach der sechsten Ausführungsform dar und die Kennlinien b und b' solche der herkömmlichen Schaltung. In diesem Falle wird bei der sechsten Ausführungsform eine Abweichung (Δ Vth) der Schaltungs-Schwellenspannung bis auf 0,30 V im Vergleich zu 0,45 V bei der herkömmlichen Schaltung herabgedrückt. Die Breite der Hysteresespannung (VHmin) wird bei der sechsten Ausführungsform im Vergleich mit dem Wert von 0,58 V bei der herkömmlichen Schaltung auf 0,86 V erhöht.
Die Fig. 31 und 32 sind Schaltbilder von Schmitt-Trigger-Schaltungen entsprechend der siebenten und der achten Ausführungsform der vorliegenden Erfindung. Die in Fig. 31 dargestellte Schmitt-Trigger-Schaltung der siebenten Ausführungsform wird aus der sechsten Ausführungsform nach Fig. 18 erhalten, indem der p-Kanal-FET 66 entfernt wird. In der Schaltung der siebenten Ausführungsform ist daher parallel zum p-Kanal- FET 62 ein n-Kanal-FET 65 geschaltet, wodurch eine Abweichung des Widerstandswertes von FET 62 im EIN-Zustand unterdrückt wird. Daher wird eine Abweichung der Schaltungs-Schwellenspannung nur dann unterdrückt, wenn ein Eingangssignalpotential von "H" auf "L" abfällt. Im Gegensatz dazu ist bei der Schaltung entsprechend der in Fig. 32 dargestellten achten Ausführungsform der n- Kanal-FET 65 entfernt worden und ein p-Kanal-FET 66 ist parallel zum n-Kanal-FET 63 geschaltet worden. Im Ergebnis dessen werden eine Abweichung des Widerstandswertes des FET 63 im EIN-Zustand sowie eine Abweichung der Schaltungs-Schwellenspannung nach einem Wechsel des Eingangssignalpotentials von "L" auf "H" unterdrückt.
Fig. 33 ist ein Schaltbild der neunten Ausführungsform der vorliegenden Erfindung, bei welcher die Eingangsschaltung nach der vorliegenden Erfindung bei einer Schmitt- Trigger-Schaltung angewandt wird. Bei der Schaltung der in Fig. 18 dargestellten sechsten Ausführungsform sind die Gates der n- bzw. p-Kanal-FETs 65 und 66 an den Knoten der Stromquellenspannung Vcc bzw. an den Knoten des Massepotentials Vss angeschlossen. Bei der neunten Ausführungsform jedoch sind diese Gates gemeinsam an den Ausgangsknoten Out angeschlossen. Wenn bei der Schaltung der neunten Ausführungsform der p-Kanal-FET 62 eingeschaltet und ein Eingangssignalpotential ist "L", dann ist das Potential des Knotens N1 "H" und das Potential am Ausgangsknoten Out des Ausgabeanschlusses des Inverters 70 ist gleichfalls "H". Im Ergebnis entspricht der Widerstandswert zwischen den Knoten N2 und N1 nach dem Einschalten des n- Kanal-FET 65 dem Parallel-Widerstandswert der FETs 62 und 65. Wenn andererseits der n-Kanal-FET 63 eingeschaltet ist, dann ist auch der p-Kanal-FET 66 eingeschaltet und der Widerstandswert zwischen den Knoten N1 und N3 liegt parallel zum Widerstandswert der FETs 63 und 66.
Die Fig. 34 ist ein Schaltbild einer Schmitt-Trigger-Schaltung entsprechend der zehnten Ausführungsform der vorliegenden Erfindung. Die Schaltung der zehnten Ausführungsform wird, wie bei der in Fig. 31 dargestellten Schaltung, aus der Schaltung von Fig. 33 erhalten, indem der p-Kanal-FET 66 entfernt wird. Im Ergebnis wird eine Abweichung der Schaltungs-Schwellenspannung nur dann unterdrückt, wenn das Eingangssignalpotential von "H" auf "L" wechselt.
Die Fig. 35 ist ein Schaltbild einer Schmitt-Trigger-Schaltung entsprechend der elften Ausführungsform der vorliegenden Erfindung. Die Schaltung der elften Ausführungsform wird, wie bei der in Fig. 32 dargestellten Schaltung, aus der Schaltung von Fig. 33 erhalten, indem der n-Kanal-FET 65 entfernt wird. Im Ergebnis wird eine Abweichung der Schaltungs-Schwellenspannung nur dann unterdrückt, wenn das Eingangssignalpotential von "L" auf "H" wechselt.
Fig. 36 ist ein Schaltbild der zwölften Ausführungsform der vorliegenden Erfindung, wobei die Eingangsschaltung der vorliegenden Erfindung bei einer Schmitt-Trigger- Schaltung angewandt wird. Bei der Schaltung der zwölften Ausführungsform sind die beiden Inverter 69 und 70 der in Fig. 18 dargestellten Schaltung der sechsten Ausführungsform entfernt worden und der Knoten N1 ist direkt an den Ausgangsknoten Out angeschlossen.
Fig. 37 ist ein Schaltbild einer Schmitt-Trigger-Schaltung entsprechend der dreizehnten Ausführungsform der vorliegenden Erfindung. Bei der Schaltung der dreizehnten Ausführungsform ist der p-Kanal-FET 66 der Schaltung von Fig. 36 entfernt worden.
Fig. 38 ist ein Schaltbild einer Schmitt-Trigger-Schaltung entsprechend der vierzehnten Ausführungsform der vorliegenden Erfindung. Bei der Schaltung der vierzehnten Ausführungsform ist, wie bei der Ausführungsform von Fig. 32, der n-Kanal-FET 65 aus der Schaltung von Fig. 36 entfernt worden.
Fig. 39 ist ein Schaltbild der fünfzehnten Ausführungsform der vorliegenden Erfindung, wobei die MOS-Eingangsschaltung der vorliegenden Erfindung bei einer Schmitt- Trigger-Schaltung angewandt wird. Bei der fünfzehnten Ausführungsform sind die beiden Inverter 69 und 70 der in Fig. 33 dargestellten Schaltung der neunten Ausführungsform entfernt worden und der Knoten N1 ist direkt an den Ausgangsknoten Out angeschlossen. Die Fig. 40 und 41 sind Schaltbilder von Schmitt-Trigger- Schaltungen nach der sechzehnten und siebzehnten Ausführungsform der vorliegenden Erfindung. Bei der Schaltung von Fig. 40 ist der p-Kanal-FET 66 der Schaltung von Fig. 39 entfernt worden. Bei der Schaltung von Fig. 41 ist der n-Kanal-FET 65 der Schaltung von Fig. 39 entfernt worden.
Wie oben beschrieben wurde, ist nach der vorliegenden Erfindung eine MOS- Eingangsschaltung vorgesehen, welche Abweichungen in der Schaltungs- Schwellenspannung, die infolge Abweichungen der Schwellenspannung eines FET auftreten, besser als in herkömmlichen Schaltungen zu unterdrücken vermag.
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und sollen nicht den Schutzumfang der Erfindung einschränken.

Claims

1. CMOS-Schaltung mit

einem ersten Knoten zur Aufnahme einer ersten Stromquellenspannung (Vcc);

einem zweiten Knoten zur Aufnahme einer zweiten Stromquellenspannung (Vss);

einem dritten Knoten (Out) zur Ausgabe eines Signals;

einem ersten MOSFET (11; 21; 42; 61) eines ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am ersten Knoten angeschlossen ist;

einem zweiten MOSFET (12; 22; 43; 62) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende an das andere Ende des Source-Drain-Kanals des ersten MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist;

einem dritten MOSFET (14; 24; 45; 64) eines zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am zweiten Knoten angeschlossen ist;

einem vierten MOSFET (13; 23; 44; 63) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source-Drain-Kanals des dritten MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist; und

einem fünften MOSFET (15; 26; 46; 65) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain, einem Source-Drain-Kanal, der parallel zum Source-Drain-Kanal des zweiten MOSFET geschaltet ist sowie einem Gate, das entweder am ersten oder am dritten Knoten angeschlossen ist;

wobei ein Eingangssignal den Gates des ersten, zweiten, dritten und vierten MOSFET parallel zugeführt wird.

2. CMOS-Schaltung nach Anspruch 1, welche weiterhin einen sechsten MOSFET (16; 27; 47; 66) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem zum Source-Drain-Kanal des dritten MOSFET parallel geschalteten Source-Drain-Kanal aufweist.

3. CMOS-Schaltung mit

einem ersten Knoten zur Aufnahme einer ersten Stromquellenspannung (Vcc);

einem zweiten Knoten zur Aufnahme einer zweiten Stromquellenspannung (Vss);

einem dritten Knoten (Out) zur Ausgabe eines Signals;

einem zweiten MOSFET (12; 22; 43; 62) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source-Drain-Kanals des ersten MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist;

einem sechsten MOSFET (16; 27; 47; 66) des ersten Kanaltyps mit einer Source, einem Drain, einem Source-Drain-Kanal, der parallel zum Source-Drain-Kanal des vierten MOSFET geschaltet ist sowie einem Gate, das entweder am zweiten oder am dritten Knoten angeschlossen ist;

4. CMOS-Schaltung nach Anspruch 3, welche weiterhin einen fünften MOSFET (15; 26; 46; 65) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem zum Source-Drain-Kanal des vierten MOSFET parallel geschalteten Source-Drain-Kanal aufweist.

5. CMOS-Schaltung nach Anspruch 2 oder 4, bei welcher das Gate des fünften MOSFET am ersten Knoten und das Gate des sechsten MOSFET am zweiten Knoten angeschlossen ist.

6. CMOS-Schaltung nach einem der vorhergehenden Ansprüche, bei welcher die Gates des ersten, zweiten, dritten und vierten MOSFET parallel an einem Eingangsknoten (In) angeschlossen sind.

7. CMOS-Eingangsschaltung nach einem der Ansprüche 1 bis 6, welche weiterhin umfaßt:

einen siebenten MOSFET (25) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, welcher zwischen dem einen Ende des Source-Drain-Kanals des dritten MOSFET und dem zweiten Knoten geschaltet ist;

einen achten MOSFET (28) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am ersten Knoten angeschlossen ist;

einen neunten MOSFET (29) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source- Drain-Kanals des achten MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist;

einen zehnten MOSFET (32) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am zweiten Knoten angeschlossen ist;

einen elften MOSFET (31) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source- Drain-Kanals des zehnten MOSFET angeschlossen ist;

einen zwölften MOSFET (30) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source-Drain-Kanals des elften MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist;

einen dreizehnten MOSFET (33) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, der parallel zum Source-Drain-Kanal des neunten MOSFET geschaltet ist;

einen vierzehnten MOSFET (34) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, der parallel zum Source-Drain-Kanal des zwölften MOSFET ist.

8. CMOS-Eingangsschaltung nach Anspruch 7, dadurch gekennzeichnet, daß ein erstes Eingangssignal den Gates des ersten, zweiten, dritten, vierten und zehnten MOSFET (21; 22; 24; 23; 32) und ein zweites Eingangssignal den Gates des siebenten, achten, neunten, elften und zwölften MOSFET (25; 28; 29; 31) parallel zugeführt wird.

9. CMOS-Eingangsschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Gates des fünften und des dreizehnten MOSFET (26; 33) am ersten Knoten sowie die Gates des sechsten und vierzehnten MOSFET (27; 30) am zweiten Knoten angeschlossen sind.

10. CMOS-Eingangsschaltung nach Anspruch 7, dadurch gekennzeichnet, daß ein erstes Eingangssignal den Gates des ersten, zweiten, vierten, siebenten und zehnten MOSFET (21; 22; 23; 25; 31) parallel zugeführt wird, und ein zweites Eingangssignal den Gates des dritten, achten, zehnten und zwölften MOSFET (24; 28; 29; 32; 30) parallel zugeführt wird.

11. CMOS-Eingangsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Gates des fünften und des dreizehnten MOSFET (26; 33) am ersten Knoten sowie die Gates des sechsten und vierzehnten MOSFET (27; 34) am zweiten Knoten angeschlossen sind.

12. CMOS-Eingangsschaltung nach einem der Ansprüche 1 bis 6, welche weiterhin umfaßt:

einen siebenten MOSFET (41) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, welcher zwischen dem einen Ende des Source- Drain-Kanals des ersten MOSFET und dem ersten Knoten geschaltet ist;

einen achten MOSFET (48) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am ersten Knoten angeschlossen ist;

einen neunten MOSFET (49) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, welcher am anderen Ende des Source-Drain- Kanals des achten MOSFET angeschlossen ist;

einen zehnten MOSFET (50) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source- Drain-Kanals des neunten MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist;

einen elften MOSFET (52) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am zweiten Knoten angeschlossen ist;

einen zwölften MOSFET (51) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, dessen eines Ende am anderen Ende des Source-Drain-Kanals des elften MOSFET und dessen anderes Ende am dritten Knoten angeschlossen ist;

einen dreizehnten MOSFET (53) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, welcher parallel zum Source-Drain-Kanal des zehnten MOSFET geschaltet ist; und

einen vierzehnten MOSFET (54) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, welcher parallel zum Source-Drain-Kanal des zwölften MOSFET geschaltet ist.

13. CMOS-Eingangsschaltung nach Anspruch 9, dadurch gekennzeichnet, daß ein erstes Eingangssignal den Gates des ersten, zweiten, dritten, vierten und achten MOSFET (42; 43; 45; 44; 48) und ein zweites Eingangssignal den Gates des siebenten, neunten, zehnten, elften und zwölften MOSFET (41; 49; 50; 52; 51) parallel zugeführt wird.

14. CMOS-Eingangsschaltung nach Anspruch 13, dadurch gekennzeichnet, daß die Gates des fünften und dreizehnten MOSFET (46; 53) am ersten Knoten sowie die Gates des sechsten und vierzehnten MOSFET (47; 54) am zweiten Knoten angeschlossen sind.

15. CMOS-Eingangsschaltung nach Anspruch 12, dadurch gekennzeichnet, daß ein erstes Eingangssignal den Gates des zweiten, dritten, vierten, siebenten und neunten MOSFET (43; 45; 44; 41; 49) und ein zweites Eingangssignal den Gates des ersten, achten, zehnten, elften und zwölften MOSFET (42; 48; 50; 52; 51) parallel zugeführt wird.

16. CMOS-Eingangsschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Gates des fünften und dreizehnten MOSFET (46; 53) am ersten Knoten und die Gates des sechsten und vierzehnten MOSFET (47; 54) am zweiten Knoten angeschlossen sind.

17. CMOS-Eingangsschaltung nach Anspruch 1, welche weiterhin umfaßt:

einen sechsten MOSFET (67) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, welcher zwischen dem anderen Ende des Source- Drain-Kanals des ersten MOSFET und dem zweiten Knoten geschaltet ist; und

einen siebenten MOSFET (68) des zweiten Kanaltyps mit einem Gate, einer Source, einem Drain und einem Source-Drain-Kanal, welcher zwischen dem anderen Ende des Source-Drain-Kanals des vierten MOSFET und dem ersten Knoten geschaltet ist.

18. CMOS-Eingangsschaltung nach Anspruch 17, welche weiterhin einen achten MOSFET (65; 66) des ersten Kanaltyps mit einem Gate, einer Source, einem Drain und einem zum Source-Drain-Kanal des dritten MOSFET parallel geschalteten Source-Drain- Kanal aufweist.

19. CMOS-Eingangsschaltung nach Anspruch 17, dadurch gekennzeichnet, daß ein Eingangssignal den Gates des ersten, zweiten, dritten und vierten MOSFET (61; 62; 64; 63) parallel zugeführt wird.

20. CMOS-Eingangsschaltung nach Anspruch 17, dadurch gekennzeichnet, daß das Gate des fünften MOSFET an den dritten Knoten angeschlossen ist, und die Gates des sechsten und siebenten MOSFET (67; 68) am dritten Knoten angeschlossen sind.

21. CMOS-Eingangsschaltung nach Anspruch 18, dadurch gekennzeichnet, daß das Gate des fünften MOSFET am ersten Knoten sowie das Gate des achten MOSFET (66) am zweiten Knoten angeschlossen ist.

22. CMOS-Eingangsschaltung nach Anspruch 18, dadurch gekennzeichnet, daß die Gates des fünften und achten MOSFET (65, 66) an den dritten Knoten angeschlossen sind.