JPH05225782A - 出力回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力負荷の大きさに関わりなく一定の立上が
りおよび立下がり時間を有する出力信号をリンギングを
伴なうことなく導出することのできる出力回路を提供す
ることを目的とする。 【構成】 出力回路１００は、電源電位を出力ノードＮ
Ｓへ伝達するためのｎチャネルＭＯＳトランジスタ１
と、接地電位を出力ノードＮＳへ伝達するためのｐチャ
ネルＭＯＳトランジスタと、このトランジスタ１および
２のゲート電圧の遷移速度を調節するためのキャパシタ
３とＨドライブ回路５およびキャパシタ４とＬドライブ
回路６を含む。キャパシタ３はトランジスタ１のゲート
電位の上昇速度を緩やかにし、キャパシタ４はトランジ
スタ２のゲート電位の降下速度を緩やかにする。トラン
ジスタ１および２の駆動力は十分大きくされる。これに
より、出力ノードの電圧の変化は出力負荷によらずトラ
ンジスタ１および２のゲート電圧の遷移速度に応じた速
度で緩やかになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、内部信号を外部信号
に変換して出力端子へ伝達するための出力回路に関し、
特に、絶縁ゲート型電界効果トランジスタ（ＭＯＳトラ
ンジスタ）を構成要素とするＭＯＳ型出力回路に関す
る。

【０００２】

【従来の技術】情報処理システムにおいては、大量のデ
ータを格納するために外部記憶装置が用いられる。この
外部記憶装置としては、ビット単価が安いなどの理由か
らダイナミック・ランダム・アクセス・メモリ（以下、
ＤＲＡＭと称す）が用いられることが多い。

【０００３】図１９は情報処理システムの構成を簡略化
して示す図である。図１９において、情報処理システム
は、データの処理を行なうための中央処理装置５５０
と、中央処理装置５５０が必要とするデータを格納する
外部記憶装置としてのＤＲＡＭ５６０を含む。中央処理
装置５５０は、必要に応じてＤＲＡＭ５６０へアクセス
し、このＤＲＡＭ５６０からデータの読出を行なうとと
もに処理データ等をこのＤＲＡＭ５６０へ書込む。

【０００４】図２０は、ＤＲＡＭのデータ出力回路の構
成を示す図である。図２０においては、“Ｈ”（ハイレ
ベル）、“Ｌ”（ローレベル）および“Ｚ”（ハイイン
ピーダンス）の３値のデータを出力することのできる出
力回路の構成が示される。図２０において、出力回路５
００は、選択されたメモリセル（図示せず）から読出さ
れた内部読出データＤ，＊Ｄを増幅するためのプリアン
プ回路５７０と、プリアンプ回路５７０からの出力信号
Φ１およびΦ２に応答して外部読出信号を生成して出力
端子Ｄｏへ伝達する出力ステージ５８０を含む。

【０００５】プリアンプ回路５７０は、出力イネーブル
信号ＯＥと内部読出データＤを受けて第１の内部出力信
号Φ１を発生するＡＮＤ回路５７１と、出力イネーブル
信号ＯＥと相補内部読出データ＊Ｄを受けて第２の内部
出力信号Φ２を生成するＡＮＤ回路５７３を含む。出力
イネーブル信号ＯＥは、データ出力時において活性状態
の“Ｈ”となる。内部読出データＤ、＊Ｄの伝達線は、
通常、ＤＲＡＭのスタンバイ状態においては所定のプリ
チャージ電位にプリチャージされており、データ読出時
においては読出されたデータに対応する論理レベルの電
位となる。この内部読出データＤ，＊Ｄは通常互いに相
補なデータである。ＡＮＤ回路５７１および５７３は、
出力イネーブル信号ＯＥが“Ｈ”にありデータ出力モー
ドを示しているときバッファ回路として機能しそれぞれ
与えられた内部読出データＤ，＊Ｄに対応する内部出力
信号を生成する。出力イネーブル信号ＯＥが不活性状態
の“Ｌ”の場合には“Ｌ”の内部出力信号Φ１，Φ２を
出力する。

【０００６】出力ステージ５８０は、第１の内部出力信
号Φ１に応答して導通し、第１の電位Ｖｃｃを出力端子
Ｄｏへ伝達するｎチャネルＭＯＳ（絶縁ゲート型電界効
果）トランジスタ５８２と、第２の内部出力信号Φ２に
応答して導通状態となり、出力端子Ｄｏへ第２の電位Ｖ
ｓｓ（接地電位ＧＮＤレベル）の信号を伝達するｎチャ
ネルＭＯＳトランジスタ５８４を含む。

【０００７】出力Ｄｏから外部読出データが出力され、
たとえば図１９に示す中央処理装置のような外部装置へ
伝達される。次にこの図２０に示す出力回路の動作をそ
の動作波形図である図２１および図２２を参照して説明
する。

【０００８】まず、図２１を参照して“Ｈ”の外部読出
データを出力する動作について説明する。この場合、内
部読出データＤが“Ｈ”、内部読出データ＊Ｄが“Ｌ”
である。出力イネーブル信号ＯＥは“Ｈ”にある。この
場合、内部出力信号Φ１が“Ｈ”へと立上がり、第２の
内部出力信号Φ２は“Ｌ”のままである。これにより、
トランジスタ５８２がオン状態、トランジスタ５８４が
オフ状態となる。出力端子Ｄｏはトランジスタ５８２を
介して第１の電位Ｖｃｃレベルにまで充電され、その電
位が“Ｈ”となる。内部出力信号Φ１，Φ２がともに
“Ｌ”の場合（この状態は通常は出力イネーブル信号Ｏ
Ｅの“Ｌ”により与えられる）には、トランジスタ５８
２および５８４はともにオフ状態であり、出力端子Ｄｏ
はハイインピーダンス状態となる。したがって、図２１
においては、信号Φ１が“Ｌ”まで立下がった場合、そ
れまでトランジスタ５８２により与えられていた“Ｈ”
の状態で出力端子Ｄｏはハイインピーダンス状態とな
る。

【０００９】次に図２２を参照して、“Ｌ”の外部読出
データを出力する動作について説明する。この場合、内
部読出データＤが“Ｌ”、内部読出データ＊Ｄが“Ｈ”
となる。それにより、内部出力信号Φ１が“Ｌ”、第２
の内部出力信号Φ２が“Ｈ”となる。これに応答して、
トランジスタ５８２がオフ状態、トランジスタ５８４が
オン状態となる。出力端子Ｄｏがトランジスタ５８４を
介して接地電位Ｖｓｓレベルにまで放電され、出力端子
Ｄｏの電位は“Ｌ”レベルとなる。信号Φ２が“Ｌ”に
立下がると、出力端子Ｄｏはトランジスタ５８４に与え
られていた“Ｌ”のレベルでハイインピーダンス状態と
なる。

【００１０】

【発明が解決しようとする課題】上述のような出力回路
を用いることにより、比較的大きな駆動力で出力端子Ｄ
ｏを駆動することができ、高速で安定に外部読出データ
を出力することができる。

【００１１】出力端子Ｄｏの電位レベル“Ｈ”および
“Ｌ”への設定は、出力端子Ｄｏに付随する寄生容量Ｃ
を充電および放電することと等価である。この出力端子
Ｄｏの電位遷移速度は、出力端子Ｄｏの負荷により決定
される。この出力負荷としては、出力端子Ｄｏに接続さ
れる出力信号線の浮遊容量および相手側装置の入力イン
ピーダンスがある。この出力負荷が大きければ、図２３
の波形Ｉに示すように、外部出力信号（外部読出デー
タ）の遷移速度が小さくなり、立上がり時間および立下
がり時間が長くなる。これは、外部読出データが確定状
態となるまでの時間が長くなることを意味し、ＤＲＡＭ
のアクセス時間が長くなる。

【００１２】一方、出力負荷が小さい場合には、図２３
の波形ＩＩに示すように、この外部出力信号の遷移速度
が大きくなり、信号の立上がり時間および立下がり時間
が短くなる。

【００１３】高速動作の観点からは、この外部出力信号
（外部読出データ）の遷移速度をできるだけ大きくし、
その信号の立上がり時間および立下がり時間をできるだ
け短くするのが望ましい。

【００１４】しかしながら、出力トランジスタ５８２，
および５８４の駆動力を大きくし、、出力端子Ｄｏの信
号の遷移速度を速くすると、図２４に示すように、オー
バシュートおよびアンダシュートが発生する。特に、こ
の出力回路５００の出力端子Ｄｏの出力インピーダンス
と相手側装置の入力インピーダンスとのインピーダンス
マッチングがとれない場合には、信号の反射等が生じて
リンギングなどが発生する。このようなオーバシュー
ト、アンダシュートなどのリンギングはノイズ源とな
り、アクセス時間の遅延（アクセス時間に、このリンギ
ングが小さくなり信号が安定した状態となるまでの時間
を見込む必要がある）および誤動作（オーバシュートま
たはアンダシュートによる出力回路の駆動トランジスタ
の誤動作および相手側の入力トランジスタの誤動作）が
生じる原因となる。

【００１５】上述のようなオーバシュートおよびアンダ
シュートは装置外部にダンピング抵抗を設けるなどを行
なうことにより低減することができる。しかしながら、
たとえばＤＲＡＭはパーソナルコンピュータなどの小型
システムおよびメインフレームなどの大型システムなど
様々な用途に用いられる。この場合各用途に応じてその
出力負荷が異なる。このため用途ごとにその出力負荷を
調整し、信号のリンギングの発生を防止するために煩瑣
な手続を必要とする。

【００１６】それゆえ、この発明の目的は、出力負荷に
関わらず安定にリンギングなどを生じさせることなく出
力信号を導出することのできる出力回路を提供すること
である。

【００１７】この発明の他の目的は、出力負荷の大小に
関わらずその出力信号の遷移速度が一定となる出力回路
を提供することである。

【００１８】

【課題を解決するための手段】請求項１の発明に係る出
力回路は、第１の電位に結合され、第１の出力信号に応
答して第１の電位レベルに対応する第１の論理レベルの
信号を出力ノードへ発生する第１のｎチャネルＭＯＳト
ランジスタと、上記第１の電位よりも低い第２の電位を
与える第２の電源に結合され、この第２の電位に対応す
る論理レベルの信号を第２の出力信号に応答して上記出
力ノードへ発生する第１のｐチャネルＭＯＳトランジス
タと、上記第１の出力信号の上記第１のｎチャネルＭＯ
Ｓトランジスタのゲート電極における遷移速度を調整す
るための第１の調整手段と、上記第２の出力信号の上記
第１のｐチャネルＭＯＳトランジスタのゲート電極にお
ける遷移速度を調整する第２の調整手段を備える。

【００１９】請求項２記載の出力回路は、上記請求項１
の発明に係る出力回路に加えてさらに上記第１の出力信
号に応答して上記第１のｎチャネルＭＯＳトランジスタ
の導通の後導通状態となり、上記第１の電位を上記出力
ノードへ伝達する第２のｐチャネルＭＯＳトランジスタ
をさらに備える。

【００２０】請求項３記載の出力回路は、上記第２の出
力信号に応答して上記第１のｐチャネルＭＯＳトランジ
スタの導通の後上記第２の電位を上記出力ノードへ伝達
する第２のｎチャネルＭＯＳトランジスタをさらに含
む。

【００２１】請求項４記載の出力回路は、さらに、上記
第１の出力信号に応答して上記第１のｎチャネルＭＯＳ
トランジスタのゲート電極の電位を昇圧する昇圧手段を
含む。

【００２２】請求項５記載の出力回路は、上記第２の出
力信号に応答して上記第１のｐチャネルＭＯＳトランジ
スタのゲート電極の電位を低下させる降圧手段をさらに
備える。

【００２３】請求項６記載の発明に係る回路は、請求項
１記載の出力回路にさらに、上記第１のｐチャネルＭＯ
Ｓトランジスタと上記出力ノードとの間に設けられ、上
記第２の出力信号に応答してオン状態となる第３のｎチ
ャネルＭＯＳトランジスタをさらに備える。この第３の
ｎチャネルＭＯＳトランジスタは第１のｐチャネルＭＯ
Ｓトランジスタがオン状態となるときにオン状態とな
る。

【００２４】

【作用】第１の電位に結合されるｎチャネルＭＯＳトラ
ンジスタの抵抗は、 （Ｌ／Ｗ）／（Ｖｇ−｜Ｖｔｈｎ｜−Ｖｏｕｔ） で与えられる。ここで、Ｖｇはゲート電極へ与えられる
電圧、ＶｔｈｎはｎチャネルＭＯＳトランジスタのしき
い値電圧、Ｖｏｕｔは出力電圧、ＬはｎチャネルＭＯＳ
トランジスタのゲート長、およびＷはｎチャネルＭＯＳ
トランジスタのゲート幅である。

【００２５】この式において、ゲート幅Ｗを十分大きく
すると、分子の項の値が小さくなる。ｎチャネルＭＯＳ
トランジスタのオン抵抗値は有限値である。したがって
その分母の値も同様に小さくなり、出力電圧Ｖｏｕｔは
ほぼ Ｖｏｕｔ〜（Ｖｇ−｜Ｖｔｈｎ｜） となる。しきい値電圧Ｖｔｈｎはほぼ一定と考えること
ができる。したがって出力電圧Ｖｏｕｔはほぼゲート電
圧Ｖｇに比例して変化する。第１の調整手段はこのゲー
ト電圧Ｖｇの遷移速度を調整する。したがって出力電圧
Ｖｏｕｔはこのゲート電圧Ｖｇに従って出力負荷にかか
わらずほぼ一定の速度で上昇し、出力電圧Ｖｏｕｔの立
上がり時間はほぼ一定とすることができる。第１の調整
手段によりゆるやかに出力電圧Ｖｏｕｔが立上がること
によりオーバシュートは生じず、安定な出力信号が得ら
れる。

【００２６】同様にｐチャネルＭＯＳトランジスタはそ
の抵抗が （Ｌｐ／Ｗｐ）／（Ｖｇ＋｜Ｖｔｈｐ｜−Ｖｏｕｔ） で与えられる。ここで、ＶｔｈｐはｐチャネルＭＯＳト
ランジスタのしきい値電圧、ＬｐおよびＷｐはゲート長
およびゲート幅である。したがって、上のｎチャネルＭ
ＯＳトランジスタと同様出力電圧Ｖｏｕｔは、 Ｖｏｕｔ〜（Ｖｇ＋｜Ｖｔｈｐ｜） で与えられる。したがってこの場合においてｐチャネル
ＭＯＳトランジスタのゲート電圧の遷移速度を調整する
ことにより出力電圧Ｖｏｕｔの変化を出力負荷に依存せ
ずにこの立下がり速度を調整することができる。この立
下がり速度を緩やかにすることにより出力信号（出力電
圧）Ｖｏｕｔにアンダシュートが生じず、出力負荷にか
かわらずほぼ立下がり時間が一定となる出力回路が得ら
れる。

【００２７】請求項２記載の発明においては、第２のｐ
チャネルＭＯＳトランジスタは、第１のＭＯＳトランジ
スタが導通した後に導通し、この出力電圧Ｖｏｕｔのし
きい値電圧｜Ｖｔｈｎ｜の損失を補償し、出力電圧Ｖｏ
ｕｔをその第１の電位にまで上昇させる。

【００２８】請求項３記載の出力回路においては、第２
のｎチャネルＭＯＳトランジスタが第１のｐチャネルＭ
ＯＳトランジスタが導通状態となった後に導通し、出力
ノードの電位を完全に第２の電位まで放電し十分な論理
振幅の信号を与える。

【００２９】請求項４記載の出力回路においては、昇圧
手段が第１の制御信号に応答して第１のｎチャネルＭＯ
Ｓトランジスタのゲート電極電位を昇圧している。これ
により第１のｎチャネルＭＯＳトランジスタのオン状態
への移行を高速化するとともに、そのゲート電圧を十分
に昇圧して第１の電位レベルの信号を出力ノードへ伝達
する。

【００３０】請求項５記載の発明による出力回路におい
ては、降圧手段が第２の出力信号に応答して第１のｐチ
ャネルＭＯＳトランジスタのゲート電極電位を低下させ
る。これによりｐチャネルＭＯＳトランジスタのオン状
態時への移行を速くし、かつそのオン状態を十分な飽和
領域に設定し、出力電圧における信号損失を低減する。

【００３１】請求項６記載の発明による出力回路におい
ては、第３のｎチャネルＭＯＳトランジスタにより、出
力電圧Ｖｏｕｔが異常高圧となった場合においても第１
のｐチャネルＭＯＳトランジスタに電流が流れるのを防
止する。

【００３２】

【実施例】以下、図面を参照してこの発明に従う出力回
路の構成および動作について説明する。本発明に従う出
力回路は特にＤＲＡＭの出力部のみへの適用を意図する
ものではなく、一般の信号出力回路へも適用することが
できる。また、以下に説明する出力回路は３値データの
出力を行なうことができるが、本発明は、２値の信号を
出力する出力回路においても適用することができる。

【００３３】図１はこの発明の第１の実施例である出力
回路の構成を示す図である。図１において、出力回路１
００は、出力ノードＮＳに電源電位Ｖｃｃレベルの信号
を発生するためのｎチャネルＭＯＳトランジスタ１と、
出力ノードＮＳへ接地電位Ｖｓｓレベルの信号を伝達す
るためのｐチャネルＭＯＳトランジスタ２と、ｎチャネ
ルＭＯＳトランジスタ１のゲート電極ノードＮ３と接地
電位との間に設けられるキャパシタ３と、ｐチャネルＭ
ＯＳトランジスタ２のゲート電極ノードＮ４と接地電位
との間に設けられるキャパシタ４と、内部出力信号ΦＨ
に応答してＨドライブ信号を生成してノードＮ３（トラ
ンジスタ１のゲート電極）へ伝達するＨドライブ回路５
と、内部出力信号／ΦＬに応答してＬドライブ信号を生
成してノードＮ４へ伝達するＬドライブ回路６を含む。
Ｈドライブ回路５とキャパシタ３は第１の調整手段を構
成し、Ｌドライブ回路６とキャパシタ４は第２の調整手
段を構成する。Ｈドライブ回路５およびＬドライブ回路
６は一般にインバータを用いて形成される。このＨドラ
イブ回路５およびＬドライブ回路６の充電能力と放電能
力を異ならせる。

【００３４】この内部出力信号ΦＨおよび／ΦＬは図２
０に示す出力回路において内部読出データＤおよび＊Ｄ
に対応するものであっもよく、またプリアンプ回路５７
０の出力信号に対応するものであってもよい。この内部
出力信号ΦＨおよび／ΦＬは、この両者の状態の組合せ
により外部出力信号Ｖｏｕｔの状態が決定されるもので
あればよい。

【００３５】ｎチャネルＭＯＳトランジスタ１の抵抗Ｒ
ｎは、 Ｒｎ〜（Ｌｎ／Ｗｎ）／（Ｖｇ−｜Ｖｔｈｎ｜−Ｖｏｕｔ） で与えられる。ここで、ＬｎおよびＷｎはトランジスタ
１のゲート長およびゲート幅を示し、Ｖｔｈｎはトラン
ジスタ１のしきい値電圧を示し、ＶｇはノードＮ３の電
圧を示す。ここで、（Ｌ／Ｗ）の値が十分小さい場合に
は、出力電圧Ｖｏｕｔは、 Ｖｏｕｔ〜Ｖｇ−｜Ｖｔｈｎ｜ となる。この関係式には出力回路１００の外部の出力負
荷を示すパラメータは含まれていない。したがって、出
力電圧ＶｏｕｔはノードＮ３すなわちトランジスタ１の
ゲート電極の電圧Ｖｇによりその変化速度が規定され、
出力電圧ＶｏｕｔはノードＮ３の電位の立上がり速度と
ほぼ同じ速度で立上がる。このノードＮ３の電位の立上
がり速度はＨドライブ回路５の電流駆動力とキャパシタ
３の容量とにより決定される。

【００３６】一方、ｐチャネルＭＯＳトランジスタの抵
抗Ｒｐは、 Ｒｐ〜（Ｌｐ／Ｗｐ）／（Ｖｇ＋｜Ｖｔｈｐ｜−Ｖｐｕｔ） で与えられる。ここで、ＬｐおよびＷｐはトランジスタ
２のゲート長およびゲート幅であり、Ｖｔｈｐはトラン
ジスタ２のしきい値電圧を示しＶｇはトランジスタ２の
ゲート電圧を示す。この場合においても、（Ｌｐ／Ｗ
ｐ）が十分小さい場合には出力電圧Ｖｏｕｔは、 Ｖｏｕｔ〜Ｖｇ＋｜Ｖｔｈｐ｜ で与えられる。この場合においても、出力電圧Ｖｏｕｔ
はこのトランジスタ２のゲート電極Ｎ４の電位変化とほ
ぼ同じ出力で立下がる。

【００３７】なお上述のトランジスタ１および２の抵抗
値は三極管領域におけるドレイン電流を与える式から導
出することができる。またこの出力電圧Ｖｏｕｔとゲー
ト電極ノードＮ３およびＮ４の電位との関係は、トラン
ジスタ１およびトランジスタ２をソースフォロア対応で
動作させると考えることによっても導出することができ
る。トランジスタ１および２は十分大きな電流駆動力を
有する。

【００３８】したがってこのＬドライブ回路６の放電能
力とキャパシタ４の容量を調整することにより、出力電
圧Ｖｏｕｔを出力負荷の大きさにかかわらず一定の速度
でリンギング（アンダシュート）を発生させることなく
立下げることができる。このＨドライブ回路５およびＬ
ドライブ回路６はそれぞれトランジスタ１および２のオ
ン時への移行時を緩やかにし、オフ時の移行は高速に
し、これにより動作速度が遅くなることを防止する。

【００３９】図２はＨドライブ回路５およびＬドライブ
回路６の具体的構成の一例を示す図である。図２におい
て、Ｈドライブ回路５は、縦続接続されたＣＭＯＳイン
バータ回路を備える。初段のインバータ回路は、電源電
位Ｖｃｃと他方電源電位（以下、単に接地電位と称す）
Ｖｓｓとの間に相補接続されるｐチャネルＭＯＳトラン
ジスタＴ２およびｎチャネルＭＯＳトランジスタＴ４を
含む。２段目（出力段）のインバータ回路は、電源電位
Ｖｃｃと接地電位Ｖｓｓとの間に相補接続されるｐチャ
ネルＭＯＳトランジスタＴ６とｎチャネルＭＯＳトラン
ジスタＴ８を含む。トランジスタＴ６の電流供給能力は
比較的小さくされ、トランジスタＴ８の電流駆動力は十
分大きくされる。初段のインバータ回路のトランジスタ
Ｔ２およびＴ４の電流駆動力は互いに等しくされてもよ
く、また２段目のトランジスタと同様の電流駆動能力を
持つようにされてもよい。

【００４０】Ｌドライブ回路６は、２段の縦続接続され
たインバータ回路を含む。初段のインバータ回路は、電
源電位Ｖｃｃと接地電位Ｖｓｓとの間に相補接続される
ｐチャネルＭＯＳトランジスタＴ１２とｎチャネルＭＯ
ＳトランジスタＴ１４を含む。２段目のインバータ回路
は電源電位Ｖｃｃと接地電位との間に相補接続されるｐ
チャネルＭＯＳトランジスタＴ１６とｎチャネルＭＯＳ
トランジスタＴ１８とを含む。トランジスタＴ１６の電
流供給能力は十分大きくされ、一方、トランジスタＴ１
８の電流駆動力（放電能力）は比較的小さくされる。

【００４１】動作時において、信号ΦＨが“Ｈ”に立上
がるとき、トランジスタＴ６がオン状態となり、トラン
ジスタＴ８がオフ状態となる。この場合、トランジスタ
Ｔ６の電流供給能力は比較的小さく、キャパシタ３は緩
やかに充電され、このためノードＮ３の電位はトランジ
スタＴ６の電流供給能力とキャパシタ３の容量とにより
決定される値で緩やかに立上がる。一方、信号ΦＨが
“Ｌ”へ移行する場合、トランジスタＴ６がオフ状態、
トランジスタＴ８がオン状態となる。この場合、トラン
ジスタＴ８は十分な大きさの電流供給能力でキャパシタ
３の充電電荷を高速で接地電位Ｖｓｓと放電する。これ
によりトランジスタ１は緩やかにオン状態となり、かつ
高速でオフ状態となる。

【００４２】一方、信号／ΦＬが“Ｈ”から“Ｌ”へ立
下がるとき、トランジスタＴ１６がオン状態、トランジ
スタＴ１８がオフ状態となる。トランジスタＴ１６はそ
の大きな電流供給能力によりキャパシタ４を高速で充電
し、ノードＭ４の電位を“Ｈ”へ立上げ、トランジスタ
２を高速でオフ状態へと移行させる。一方、信号／ΦＬ
が“Ｌ”から“Ｈ”へ移行するとき、トランジスタＴ１
６がオフ状態、トランジスタＴ１８がオン状態となる。
この場合、トランジスタＴ１８の電流供給能力比較的小
さくされており、キャパシタ４の充電電荷は緩やかに放
電される。これによりノードＮ４の電位は緩やかに立下
がり、トランジスタ２は緩やかにオン状態へと移行す
る。この構成により、トランジスタ１がオン状態となる
ときに、出力信号Ｖｏｕｔは緩やかに立上がり（ノード
Ｎ３の電位上昇速度により規定される速度で）、一方ト
ランジスタ２がオン状態となる場合には、出力電圧Ｖｏ
ｕｔはノードＮ４の電位の立下がりに速度に規定される
速度で緩やかに立下がる。トランジスタ１および２は高
速でオフ状態へ移行するため、貫通電流はほとんど生じ
ない。

【００４３】図３は、図２に示す出力回路の動作を示す
信号波形図である。以下、図２および図３を参照してこ
の発明の第１の実施例である出力回路の動作について説
明する。

【００４４】信号ΦＨが“Ｌ”にあり、信号／ΦＬが
“Ｈ”にあるとき、ノードＮ３の電位は“Ｌ”、ノード
Ｎ４の電位は“Ｈ”にある。したがって、トランジスタ
１および２はともにオフ状態にあり、出力ノードＮＳは
ハイインピーダンス（Ｚ）状態にある。

【００４５】信号ΦＨが“Ｈ”へ立上がると、トランジ
スタＴ８がオフ状態、トランジスタＴ６がオン状態とな
る。ノードＮ３がトランジスタＴ６を介して電源Ｖｃｃ
から充電され、その電位が緩やかに上昇する。これに応
じてトランジスタ１のオン抵抗もそのノードＮ３の電位
に応じて変化し、出力信号電圧Ｖｏｕｔは緩やかに
“Ｈ”レベルへと上昇する。このとき、トランジスタ１
のゲート幅Ｗｎは十分大きな値とされており、十分な電
流供給能力を有しており、この出力ノードＮＳの電位は
出力負荷の大小にかかわらずノードＮ３の電位上昇速度
に応じた速度で緩やかに“Ｈ”へと上昇する。緩やかに
出力電圧Ｖｏｕｔが立上がることにより、オーバシュー
トは発生せず、出力信号は高速で安定状態となる。

【００４６】次いで信号ΦＨが“Ｌ”へと立下がると、
トランジスタＴ６がオフ状態、トランジスタＴ８がオン
状態となり、ノードＮ３の電位は高速で“Ｌ”へと立下
がり、トランジスタ１がオフ状態となる。このとき、ト
ランジスタＴ２はまだオフ状態にあり、出力ノードＮＳ
は“Ｈ”でハイインピーダンス状態となる。

【００４７】次いで信号／ΦＬが“Ｌ”へ立下がると、
トランジスタＴ１８がオン状態、トランジスタＴ１６が
オフ状態となり、ノードＮ４の電位が緩やかに放電され
る。トランジスタＴ２のゲート幅Ｗｐは十分大きな値を
有しており、出力負荷の大小に関わらず緩やかに出力電
圧ＶｏｕｔはノードＮ４の電位降下速度とほぼ同様の速
度で立下がる。このときにおいても、出力電圧Ｖｏｕｔ
は緩やかに立下がるため、アンダシュートが発生するこ
とはなく、高速で“Ｌ”レベルの信号へと安定化する。

【００４８】次いで信号／ΦＬが“Ｈ”へ立下がると、
トランジスタＴ１６がオン状態、トランジスタＴ１８が
オフ状態となり、ノードＮ４はトランジスタＴ１６を介
して高速で充電され、トランジスタ２は高速でオフ状態
となる。

【００４９】上述のように、オン状態へ移行するトラン
ジスタのゲート電圧の変化速度を緩やかにすることによ
り、出力負荷の大小にかかわらずその立上がりおよび立
下がり速度が一定の出力信号を容易かつ安定に発生させ
ることが可能となる。

【００５０】図４は、この発明の第２の実施例である出
力回路の構成を示す図である。図４において、図１およ
び図２に示す出力回路と同一または相当部分には同一の
参照番号を付しその詳細な説明は省略する。図４におい
て出力回路は、Ｈドライブ回路５の初段のインバータ回
路（図２のトランジスタＴ２およびＴ４）の出力信号／
ΦＨの立下がりのみを遅延させる立下がり遅延回路２１
と、この立下がり遅延回路２１の出力に応答して出力ノ
ードＮＳへ電源電位Ｖｃｃを伝達するｐチャネルＭＯＳ
トランジスタ１１と、Ｌドライブ回路６の初段のインバ
ータ回路（図２のトランジスタＴ１２およびＴ１４によ
り形成される）の出力信号ΦＬの立上がりを遅延させる
立上がり遅延回路２２と、この立上がり遅延回路２２の
出力に応答して出力ノードＮＳへ接地電位Ｖｓｓを伝達
するｎチャネルＭＯＳトランジスタ１２を備える。

【００５１】図５は、図４に示す立上がり遅延回路２２
の具体的構成の一例を示す図である。図５において、立
上がり遅延回路２２は、ノードＮＡの信号を所定時間遅
延させためのインバータ回路Ｇ２およびＧ４と、ノード
ＮＡの信号とインバータ回路Ｇ４の出力信号とを受ける
ＮＡＮＤ回路Ｇ６と、ＮＡＮＤ回路Ｇ６の出力を反転す
るインバータ回路Ｇ８を含む。ＮＡＮＤ回路Ｇ６は、ノ
ードＮＡおよびＮＢの信号がともに“Ｈ”となったとき
のみ“Ｌ”の信号を出力する。

【００５２】図６はこの図５に示す立上がり遅延回路２
２の動作を示す信号波形図である。図５および図６を参
照して立上がり遅延回路２２の動作について簡単に説明
する。ノードＮＡの信号の電位が立上がると、インバー
タ回路Ｇ２およびＧ４からなる遅延回路により、所定時
間経過後にノードＮＢの信号電位が“Ｈ”へ立上がる。
このノードＮＢの信号電位の立上がりに応答してＮＡＮ
Ｄ回路Ｇ６の出力ノードＮＣの電位が“Ｌ”へと立下が
り、インバータ回路Ｇ８の出力ノードＮＣＯの電位が
“Ｈ”へと立上がる。一方、ノードＮＡの信号電位が
“Ｈ”から“Ｌ”ヘ立下がると、これに応答してＮＡＮ
Ｄ回路Ｇ６の出力ノードＮＣの電位が“Ｈ”へと立上が
り、インバータ回路Ｇ８の出力ノードＮＣＯの電位も
“Ｌ”へと立下がる。これよりノードＮＡの立上がりの
みを所定時間遅延させた立上がり遅延信号がノードＮＣ
Ｏに発生される。

【００５３】図７は、図４に示す立下がり遅延回路２１
の具体的構成の一例を示す図である。図７において、立
下がり遅延回路２１は、ノードＮＤの信号を所定時間遅
延させるための２段のインバータ回路Ｇ１０およびＧ１
２と、ノードＮＤの信号とインバータ回路Ｇ１２の出力
とを受けるＯＲ回路Ｇ１４とを含む。ＯＲ回路Ｇ１４は
ノードＮＤおよびＮＥの信号電位がともに“Ｌ”のとき
のみ“Ｌ”の信号を出力する。

【００５４】図８はこの図７に示す立下がり遅延回路の
動作を示す信号波形図である。以下、図７および図８を
参照して立下がり遅延回路の動作について説明する。ノ
ードＮＤの電位が“Ｈ”から“Ｌ”へ立下がると、所定
時間経過後ノードＮＥの電位が“Ｈ”から“Ｌ”へと立
下がる。このノードＮＥの電位の立下がりに応答してＯ
Ｒ回路Ｇ１４の出力ノードＮＦの電位が“Ｈ”から
“Ｌ”へと立下がる。一方、ノードＮＤの電位が“Ｌ”
から“Ｈ”へと立上がると、これに応答してゲート回路
１４の出力信号（ノードＮＦの電位）が“Ｈ”へと立上
がる。これにより、ノードＮＦの信号電位はノードＮＤ
の立下がりのみを遅延させた信号となる。

【００５５】図９はこの図４に示す出力回路の動作を示
す信号波形図である。以下、図４および図９を参照して
この出力回路の動作について説明する。信号ΦＨが
“Ｌ”から“Ｈ”へ立上がると、ノードＮ３の電位はＨ
ドライブ回路５の出力により緩やかに立上がる。これに
より、出力ノードＮＳの出力信号Ｖｏｕｔの電位も緩や
かに上昇する。トランジスタ１はｎチャネルＭＯＳトラ
ンジスタであり、その出力ノードＮＳへはしきい値電圧
Ｖｔｈｎだけひいた電圧Ｖｃｃ−Ｖｔｈｎを通過させ
る。この出力ノードＮＳの電位が電位Ｖｃｃ−Ｖｔｈｎ
まで上昇したとき、立下がり遅延回路２１の出力が
“Ｈ”から“Ｌ”へと立下がり（ノードＮ５の電位）、
トランジスタ１１がオン状態となる。これにより、トラ
ンジスタ１１が電源電圧Ｖｃｃレベルの信号を出力ノー
ドＮＳへ伝達する。これにより出力ノードＮＳの出力信
号Ｖｏｕｔは電源電圧Ｖｃｃレベルにまで上昇する。信
号ΦＨが“Ｈ”から“Ｌ”へ立下がると、ノードＮ３お
よびＮ５の電位はそれぞれ高速で“Ｌ”および“Ｈ”へ
と移行する。

【００５６】信号／ΦＬが“Ｈ”から“Ｌ”へ立下がる
とノードＮ４の電位が緩やかに下降しトランジスタ２を
介して出力ノードＮＳの出力信号Ｖｏｕｔが緩やかに下
降する。このとき、ｐチャネルＭＯＳトランジスタ２
は、そのしきい値電圧により、ノードＮＳの電位をＶｇ
＋｜Ｖｔｈｐ｜にまでしか放電しない。ノードＮ４の電
位が接地電位Ｖｓｓレベルにまで放電されたとき、出力
ノードＮＳの出力信号Ｖｏｕｔは｜Ｖｔｈｐ｜レベルと
なる。一方、この信号／ΦＬの立下がりに応答して、立
上がり遅延回路２２の出力信号が所定時間経過した後に
“Ｈ”へ立上がり、ノードＮ６の電位が“Ｈ”となる。
これに応答してｎチャネルＭＯＳトランジスタ１２が導
通状態となり、出力ノードＮＳを接地電位Ｖｓｓにまで
放電する。信号／ΦＬが“Ｈ”へと立下がると、ノード
Ｎ４およびＮ６がそれぞれ“Ｈ”および“Ｌ”へと移行
し、トランジスタ２および１２はそれぞれ高速でオフ状
態となる。

【００５７】上述のように充電用ｐチャネルＭＯＳトラ
ンジスタ１１および放電用ｎチャネルＭＯＳトランジス
タ１２を設けることにより、この出力ノードＮＳにおけ
る出力信号Ｖｏｕｔの論理振幅をＶｃｃからＶｓｓとす
るフル電源電位レベルへと設定することができ、十分な
論理振幅を有する信号を安定に発生することができる。

【００５８】なお図９においては、出力信号Ｖｏｕｔは
段差をもってＶｃｃレベルおよびＶｓｓレベルへと変化
しているように示されている。立下がり遅延回路２１お
よび立上がり遅延回路２２の遅延時間を適当に調整する
ことにより図９において破線で示すように出力信号Ｖｏ
ｕｔが滑らかに変化するように設定することは可能であ
る。

【００５９】図１０はこの発明の第３の実施例である出
力回路の構成を示す図である。図１０において、図１に
示す出力回路と同一または対応する部分には同一の参照
番号を付しその詳細説明は省略する。図１０において、
出力回路は、図１に示す構成に加えて、さらにＨドライ
ブ回路５とノードＮ３との間に設けられるｎチャネルＭ
ＯＳトランジスタ３３と、Ｈドライブ回路５の出力信号
の立上がりを遅延させる立上がり遅延回路３１と、立上
がり遅延回路３１の出力に応答してノードＮ３をその容
量結合により昇圧するブートストラップキャパシタ３２
を含む。ｎチャネルＭＯＳトランジスタ３３はそのゲー
トに電源電位Ｖｃｃを受ける。トランジスタ３３は、常
時オン状態であり、ノードＮ３の高圧がＨドライブ回路
５の出力段へ悪影響を及ぼすのを防止する。

【００６０】図１０に示す出力回路はさらに、Ｌドライ
ブ回路６の出力信号の立下がりを遅延させる立下がり遅
延回路３５と、立下がり遅延回路３５の出力に応答して
ノードＮ４の電位を低下させるためのキャパシタ３６
と、Ｌドライブ回路６の出力信号をノードＮ４へ伝達す
るｐチャネルＭＯＳトランジスタ３７を含む。トランジ
スタ３７はそのゲートが接地電位Ｖｓｓに接続され、常
時オン状態となる。このトランジスタ３７はノードＮ４
の負電位がＬドライブ回路６の出力段に悪影響を及ぼす
のを防止する機能を備える。

【００６１】図１１は立上がり遅延回路３１の構成を示
す図である。この図１１に示す立上がり遅延回路は、Ｈ
ドライブ回路５の出力信号ΦＨを所定時間遅延させる２
段の縦続接続されたインバータ回路Ｇ３０およびＧ３１
と、信号ΦＨとインバータ回路Ｇ３１の出力を受けるＡ
ＮＤ回路Ｇ３２を含む。

【００６２】図１２はこの図１１に示す立上がり遅延回
路３１の動作を示す信号波形図である。ＡＮＤ回路Ｇ１
２はその両入力がともに“Ｈ”のときにその出力ノード
ＮＱに“Ｈ”の信号を出力する。信号ΦＨが“Ｈ”に立
上がってから所定時間経過した後ノードＮＰの電位が
“Ｈ”に立上がる。このノードＮＰの信号電位の立上が
りに応答してノードＮＱの電位が“Ｈ”へと立上がる。
信号ΦＨが“Ｌ”へ立下がると、これに応答してノード
ＮＱの信号電位が“Ｌ”へと立下がる。この図１１に示
す立上がり遅延回路の構成は図５に示す立上がり遅延回
路と同様であり図５に示すＮＡＮＤ回路Ｇ６およびイン
バータ回路Ｇ８が１つのＡＮＤ回路Ｇ３２で実現されて
いる。

【００６３】図１０に示す立上がり遅延回路３５の構成
は図７に示す立下がり遅延回路と同様の構成が利用され
る。次に、この図１０に示す出力回路の動作をその動作
波形図である図１３を参照して説明する。

【００６４】信号ΦＨが“Ｈ”へ立上がると、ノードＮ
３の電位は緩やかに上昇する。ノードＮ３の電位がある
レベルにまで上昇したときに、立上がり遅延回路３１の
出力信号が“Ｈ”へ立上がる（ノードＮ１０の電位）。
この立上がり遅延回路３１の出力信号の立上がりに応答
してキャパシタ３２の容量結合によりノードＮ３の電位
がさらに上昇し、電源電位Ｖｃｃレベルよりもさらに昇
圧されたレベルとなる。このノードＮ３の電位レベルが
Ｖｃｃ＋Ｖｔｈｎ以上となると、トランジスタ１はＶｃ
ｃレベルの信号を出力ノードＮＳへ伝達することができ
る。このときトランジスタ３３が設けられていることに
より、ノードＮ３が電源電位Ｖｃｃレベル以上に昇圧さ
れたとしても、この昇圧レベルはトランジスタ３３の機
能によりＨドライブ回路５の出力段へ伝達されることは
なく、確実にノードＮ３が電源電位Ｖｃｃレベルへ昇圧
される。

【００６５】信号ΦＨが“Ｈ”から“Ｌ”へ立下がる
と、ノードＮ１０の電位が“Ｌ”のレベルへと立下が
り、かつ同時にノードＮ３の電位がＨドライブ回路５を
介して接地電位Ｖｓｓレベルにまで放電される。

【００６６】次に信号／ΦＬが“Ｈ”から“Ｌ”へ立下
がると、ノードＮ４の電位は緩やかに放電されていく。
ノードＮ４の電位があるレベルにまで低下すると、立下
がり遅延回路３５の出力が“Ｈ”から“Ｌ”へと立下が
る。このノードＮ１２の電位の立下がりに応答して、ノ
ードＮ４の電位はキャパシタ３６による容量結合により
その電位が下降し、接地電位Ｖｓｓレベルよりもさらに
低下する。これによりｐチャネルＭＯＳトランジスタ２
が出力ノードＮＳへ与える電圧Ｖｇ＋｜Ｖｔｈｐ｜のレ
ベルが接地電位Ｖｓｓレベルにまで低下する。

【００６７】次いで、信号／ノードＮ４の電位はＬドラ
イブ回路６の出力により“Ｈ”レベルへと上昇する。

【００６８】上述のように、容量結合を行なうキャパシ
タを設け、このキャパシタの容量結合（チャージポンプ
機能）によりトランジスタ１および２の電位を上昇およ
び降下させることにより図１３に示すように電源電位Ｖ
ｃｃと接地電位Ｖｓｓとの間でフルスイングする出力信
号Ｖｏｕｔを出力負荷に依存することなく安定にかつ確
実に発生させることができる。

【００６９】なお、ノードＮ３およびＮ４における電位
上昇量および降下量は、キャパシタ３とキャパシタ３２
との容量比およびキャパシタ４とキャパシタ３６との容
量比によりそれぞれ決定される。したがってこの容量比
を適当な値に調整することにより所望の昇圧および降下
レベルを容易に得ることができる。

【００７０】図１４はこの発明の第４の実施例である出
力回路の構成を示す図である。図１４において、図１に
示す出力回路と同一または対応する部分には同一の参照
番号を付しその詳細説明は省略する。また図１４におい
てはＨドライブ回路５およびＬドライブ回路６は省略す
る。図１４において、出力回路は、Ｈドライブ回路５か
らの信号ΦＨの立上がりを所定時間遅延させる立上がり
遅延回路４１と、信号ΦＨに応答してノードＮ３の電位
を上昇させるカップリングキャパシタ４２と、Ｌドライ
ブ回路６からの信号／ΦＬの立下がりを遅延させる立下
り遅延回路４３と、信号／ΦＬに応答してノードＮ４の
電位を低下させるカップリングキャパシタ４４を含む。
立上がり遅延回路４１の出力はノードＮ３へ伝達され、
立下がり遅延回路４３の出力はノードＮ４へ伝達され
る。この図１４に示す出力回路は、トランジスタ１およ
び２のしきい値電圧分の電位変化をカップリングキャパ
シタ４２および４４により生じさせ、トランジスタ１お
よび２がオン状態となるタイミングを早める。以下、こ
の図１４に示す出力回路の動作をその動作波形図である
図１５を参照して説明する。信号ΦＨが“Ｈ”に立上が
ると、キャパシタ４２の容量結合により、ノードＮ３の
電位が上昇し、トランジスタ１のしきい値電圧Ｖｔｈｎ
よりも高くなる。これにより、トランジスタ１がオン状
態となり、ノードＮＳを充電し始める。次いで立上がり
遅延回路４１の出力が“Ｈ”へ立上がり、ノードＮ３を
充電し始める。これによりすでにキャパシタ４２により
充電されていたノードＮ３の電位レベルが緩やかに上昇
し始める。このノードＮ３の緩やかな上昇に応じて出力
ノードＮＳの電位レベルが緩やかに上昇し始めるととも
に、最終的に“Ｈ”のレベルにまで上昇する。そのと
き、トランジスタ１のオン状態となるタイミングは従来
より速くなるため、高速で信号を確定状態とすることが
でき、信号の立上がり時間を短縮することができる。

【００７１】信号ΦＨが“Ｌ”に立下がるとノードＮ３
の電位は立上がり遅延回路４１により接地電位Ｖｓｓに
まで放電される。このとき、立上がり遅延回路４１はそ
の充電能力よりも放電能力が十分大きくされており、ト
ランジスタ１のゲート電極ノードＮ３を高速で接地電位
Ｖｓｓへ放電する。

【００７２】次いで、信号／ΦＬが“Ｈ”から“Ｌ”へ
と立下がると、ノードＮ４の電位がこのカップリングキ
ャパシタ４４の容量結合により立下がり、トランジスタ
２がオン状態となり、出力ノードＮＳの電位を少し低下
させる。次いで立上がり遅延回路４３の出力信号が
“Ｌ”へと立下がり、ノードＮ４の電位が緩やかに下降
し、出力ノードＮＳの信号Ｖｏｕｔを緩やかに低下させ
る。次いで信号／ΦＬが“Ｈ”へと立上がると、立上が
り遅延回路４３によりノードＮ４は高速で充電され、ト
ランジスタ２はオフ状態へ移行する。

【００７３】図１６は、この出力回路の出力段のトラン
ジスタ１および２の断面構造を示す図である。図１６に
おいて、トランジスタ１は、Ｐ−型半導体基板７００の
表面に形成されたＰ型ウェル７０２内に形成される。ト
ランジスタ１は、このＰ型ウェル７０２の表面に形成さ
れる高不純物濃度のＮ＋型不純物領域７０４と、Ｎ＋不
純物領域７０６と、この不純物領域７０４および７０６
の間のチャネル領域上にゲート絶縁膜を介して形成され
るゲート電極７０８を含む。通常、Ｐ型ウェル７０２に
は、高不純物濃度のＰ＋型不純物領域７１０を介してバ
イアス電圧ＶＢＰが与えられる。不純物領域７０４は電
源電位Ｖｃｃに結合され、不純物領域７０６は出力ノー
ドＮＳに接続され、ゲート電極７０８はノードＮ３に接
続される。通常、このＰ型ウェル７０２と不純物領域７
０４および７０６とが逆バイアス状態となるようにする
ために、バイアス電圧ＶＢＰは接地電位またはそれ以下
のレベルに設定される。

【００７４】トランジスタ２は、この半導体基板７００
の表面に形成されたＮ型ウェル７２０内に形成される。
トランジスタ１は、Ｎ型ウェル７２０の表面に形成され
る高不純物濃度のＰ＋型不純物領域７２２および７２４
と、この不純物領域７２２と不純物領域７２４との間の
チャネル領域上にゲート絶縁膜を介して形成されるゲー
ト電極７２８を含む。不純物領域７２２は出力ノードＮ
Ｓに接続され、ゲート電極７２０はノードＮ４に結合さ
れ、不純物領域７２４は接地電位Ｖｓｓに接続される。
Ｎ型ウェル７２０には通常、高不純物濃度のＮ＋型不純
物領域７２６を介して所定のバイアス電圧ＶＢＮが与え
られる。このＮ型ウェルと不純物領域７２２および７２
４とが逆バイアス状態となるようにバイアス電圧ＶＢＮ
としては電源電位またはそれ以上の電圧が用いられる。

【００７５】上述のような出力段の構成において出力ノ
ードＮＳに電源電位Ｖｃｃよりもさらに高い高電圧が印
加された場合、バイアス電圧ＶＢＮは電源電位Ｖｃｃレ
ベル程度であり、この不純物領域７２２とＮ型ウェル７
２０とが順バイアス状態となり不純物領域７２２からウ
ェル領域７２０へと電流が流れ込み、このとき、Ｎ型ウ
ェル７２０は浅い領域であるため、この不純物領域７２
２からの電流が基板７００を介して接地電位へと流れ込
む。この不純物領域７２２から基板７００へ流れ込んだ
電流が更にＰ型ウェル７０２および不純物領域７１０を
介して接地電位または負電位レベルのバイアス電位ＶＢ
Ｐへと流れ込み、大電流が流れ、出力段のトランジスタ
が破壊される可能性がある。このような高電圧が発生し
ても安定に動作するための構成を次に説明する。

【００７６】図１７はこの発明の第５の実施例である出
力回路の構成を示す図である。この図１７において図１
および図４に示す出力回路と同一または対応する部分に
は同一の参照番号を付しその詳細説明を省略する。図１
７において、出力回路は、出力ノードＮＳとｐチャネル
ＭＯＳトランジスタ２との間に設けられるｎチャネルＭ
ＯＳトランジスタ９０を含む。このｎチャネルＭＯＳト
ランジスタ９０のゲートへは、Ｌドライブ回路６に含ま
れる初段のインバータ回路６１からの出力信号Φが与え
られる。このインバータ回路６１は、その充電能力が比
較的小さく、一方放電能力が十分大きくされる。Ｌドラ
イブ回路６の２段目（出力段）のインバータ回路６２
は、その充電能力が十分大きくされ、放電能力が比較的
小さくされる。立上がり遅延回路２２は図４に示す構成
と同様、信号Φの立上がりのみを遅延させ、トランジス
タ１２をｐチャネルＭＯＳトランジスタ２の導通状態と
なった後に導通状態とする。次にこの図１７に示す出力
回路の動作をその動作波形図である図１８を参照して説
明する。

【００７７】信号ΦＨが“Ｈ”に立上がるときの動作は
先に示したもの（図１および図３参照）と同様であり、
その説明は省略する。信号／ΦＬが“Ｈ”から“Ｌ”へ
立下がると、信号ΦＬが“Ｈ”となり、ｎチャネルＭＯ
Ｓトランジスタ９０がオン状態となる。

【００７８】一方、インバータ回路６２からの出力信号
＊ΦＬが“Ｌ”へ立下がり、キャパシタ４の充電電荷を
放電する。それにより、キャパシタ４が緩やかに放電さ
れ、トランジスタ２のゲート電極および出力ノードＮＳ
の電位が緩やかに下降する。トランジスタ２がオン状態
となった後、立上がり遅延回路２２の出力ΦＬｄｅに応
答してｎチャネルＭＯＳトランジスタ１２がオン状態と
なり、出力ノードＮＳの電位を確実に接地電位Ｖｓｓレ
ベルにまで放電する。

【００７９】信号／ΦＬが“Ｈ”へ立上がると、トラン
ジスタ２、１２および９０はすべてオフ状態となる。

【００８０】今出力ノードＮＳがトランジスタ１により
充電されＶｃｃレベルにあった状態を考える。このと
き、ノイズが発生し、出力ノードＮＳの電位レベルが高
電圧レベルとなったとしても、トランジスタ９０がオフ
状態であり、この高圧はｐチャネルＭＯＳトランジスタ
２へは伝わらない。またこの高圧が発生しても、ｎチャ
ネルＭＯＳトランジスタにおいては、その不純物領域
（出力ノードＮＳに接続される）と基板領域（またはウ
ェル領域）とは逆バイアス状態に維持されるため、何ら
基板への突入電流は生じない。これにより異常高電圧が
発生しても誤動作することのない安定な出力回路が得ら
れる。

【００８１】

【発明の効果】以上のように、この発明によれば、たと
えば電源電位である第１の電位を出力ノードへ伝達する
トランジスタに、そのゲート電圧の遷移速度が調整され
たｎチャネルＭＯＳトランジスタを用い、たとえば接地
電位である第２の電位を出力ノード伝達するトランジス
タにそのゲート電圧の遷移速度が調整されたｐチャネル
ＭＯＳトランジスタを用いたので、出力負荷に依存する
ことのない立上がり時間および立下がり時間を持つ出力
信号を導出することのできる出力回路を得ることができ
る。

【００８２】すなわち、請求項１記載の発明によれば、
出力ノード充電用トランジスタにそのゲート電圧が調整
されたｎチャネルＭＯＳトランジスタを用い、かつ出力
ノード放電用トランジスタに、このゲート電圧の遷移速
度が調整されたｐチャネルＭＯＳトランジスタを用いた
ので、出力負荷に依存することなく安定にオーバシュー
トおよびアンダシュートが生じることなくかつ立上がり
時間および立下がり時間が一定となる出力信号を導出す
ることができる。

【００８３】請求項２記載の発明によれば、このｎチャ
ネルＭＯＳトランジスタと並列に第２のｐチャネルＭＯ
Ｓトランジスタを設け、ｎチャネルＭＯＳトランジスタ
の導通後この第２のｐチャネルＭＯＳトランジスタ導通
状態とするため、出力ノードに現われる電位を第１の電
位レベルにまで確実に昇圧することができる。

【００８４】請求項３記載の発明によれば、ｐチャネル
ＭＯＳトランジスタと並列に第２のｎチャネルＭＯＳト
ランジスタを設け、このｐチャネルＭＯＳトランジスタ
の導通後第２のｎチャネルＭＯＳトランジスタを導通状
態とするようにしたので、出力ノードに現われる電位の
レベルを第２の電位レベルにまで確実に放電することが
できる。

【００８５】請求項４記載の発明によれば、この第１の
ｎチャネルＭＯＳトランジスタの動作制御信号に応答し
てこの第１のｎチャネルＭＯＳトランジスタのゲート電
極電位を昇圧するように構成したため第１のｎチャネル
ＭＯＳトランジスタのオン状態への移行を速くすること
ができるとともに、確実に第１の電位レベルの信号を出
力ノードへ伝達することができる。

【００８６】請求項５記載の発明によればこの第１のｐ
チャネルＭＯＳトランジスタゲート電極の電位をそのゲ
ート電極へ与えられる信号に応答して降下させるように
したので、第１のｐチャネルＭＯＳトランジスタのオン
状態への移行を高速化することができるとともに、確実
に第２の電位レベルの信号を出力ノードへ伝達すること
ができる。

【００８７】請求項６記載の発明に従えば、この第１の
ｐチャネルＭＯＳトランジスタと出力ノードとの間に第
３のｎチャネルＭＯＳトランジスタを設け、この第３の
ｎチャネルＭＯＳトランジスタと第１のｐチャネルＭＯ
Ｓトランジスタとを同一の制御信号によりオン状態とす
るように構成したため、出力ノードに高電圧が発生して
もｐチャネルＭＯＳトランジスタに大電流が流れるのが
防止される。

【図面の簡単な説明】

【図１】この発明の第１の実施例である出力回路の構成
を示す図である。

【図２】図１に示す出力回路の具体的構成を示す図であ
る。

【図３】図１および図２に示す出力回路の動作を示す信
号波形図である。

【図４】この発明の第２の実施例である出力回路の構成
を示す図である。

【図５】図４に示す立上がり遅延回路の構成を示す図で
ある。

【図６】図５に示す立上がり遅延回路の動作を示す信号
波形図である。

【図７】図４に示す立下がり遅延回路の構成を示す図で
ある。

【図８】図７に示す立下がり遅延回路の動作を示す信号
波形図である。

【図９】図４に示す出力回路の動作を示す信号波形図で
ある。

【図１０】この発明の第３の実施例である出力回路の構
成を示す図である。

【図１１】図１０に示す立上がり遅延回路の構成を示す
図である。

【図１２】図１１に示す立上がり遅延回路の動作を示す
信号波形図である。

【図１３】図１０に示す出力回路の動作を示す信号波形
図である。

【図１４】この発明の第４の実施例である出力回路の構
成を示す図である。

【図１５】図１４に示す出力回路の動作を示す信号波形
図である。

【図１６】この発明による出力回路の出力トランジスタ
の断面構造を示す図である。

【図１７】この発明の第５の実施例である出力回路の構
成を示す図である。

【図１８】この図１７に示す出力回路の“Ｌ”出力時の
動作を示す信号波形図である。

【図１９】情報処理システムの一般的構成を概略的に示
す図である。

【図２０】従来の出力回路の構成を示す図である。

【図２１】図２０に示す出力回路の動作を示す信号波形
図である。

【図２２】図２０に示す出力回路の動作を示す信号波形
図である。

【図２３】従来の出力回路の問題点を説明するための図
である。

【図２４】従来の出力回路の問題点を説明するための図
である。

【符号の説明】

１：ｎチャネルＭＯＳトランジスタ ２：ｐチャネルＭＯＳトランジスタ ３：キャパシタ ４：キャパシタ ５：Ｈドライブ回路 ６：Ｌドライブ回路 １１：ｐチャネルＭＯＳトランジスタ １２：ｎチャネルＭＯＳトランジスタ ２１：立下がり遅延回路 ２２：立上がり遅延回路 ３１：立上がり遅延回路 ３２：カップリングキャパシタ ３５：立下がり遅延回路 ３６：カップリングキャパシタ ４１：立上がり遅延回路 ４２：カップリングキャパシタ ４３：立下がり遅延回路 ４４：カップリングキャパシタ ９０：ｎチャネルＭＯＳトランジスタ

【手続補正書】

【提出日】平成４年１２月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】

【作用】第１の電位に結合されるｎチャネルＭＯＳトラ
ンジスタの抵抗は、 （Ｌ／Ｗ）／｛（Ｖｇ−｜Ｖｔｈｎ｜−Ｖｏｕｔ）Ｃｏｘ・μｎ｝ で与えられる。ここで、Ｖｇはゲート電極へ与えられる
電圧、ＶｔｈｎはｎチャネルＭＯＳトランジスタのしき
い値電圧、Ｖｏｕｔは出力電圧、ＬはｎチャネルＭＯＳ
トランジスタのゲート長、ＷはｎチャネルＭＯＳトラン
ジスタのゲート幅、Ｃｏｘは単位面積当りのゲート容
量、およびμｎは電子の移動度である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】同様に、ｐチャネルＭＯＳトランジスタは
その抵抗が、 （Ｌｐ／Ｗｐ）／｛（Ｖｏｕｔ−Ｖｇ−｜Ｖｔｈｐ｜）Ｃｏｘ・μｐ｝ で与えられる。ここで、ＶｔｈｐはｐチャネルＭＯＳト
ランジスタのしきい値電圧、ＬｐおよびＷｐはゲート長
およびゲート幅、Ｃｏｘは単位面積当りのゲート容量、
およびμｐは正孔の移動度である。したがって、上のｎ
チャネルＭＯＳトランジスタと同様、出力電圧Ｖｏｕｔ
は、 Ｖｏｕｔ〜（Ｖｇ＋｜Ｖｔｈｐ｜） で与えられる。したがって、この場合において、ｐチャ
ネルＭＯＳトランジスタのゲート電圧の遷移速度を調整
することにより出力電圧Ｖｏｕｔの変化を出力負荷に依
存せずにこの立下がり速度を調整することができる。こ
の立下がり速度を緩やかにすることにより出力信号（出
力電圧）Ｖｏｕｔにアンダーシュートが生じず、出力負
荷にかかわらずほぼ立下がり時間が一定となる出力回路
が得られる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】一方、ｐチャネルＭＯＳトランジスタの抵
抗Ｒｐは、 Ｒｐ〜（Ｌｐ／Ｗｐ）／（Ｖｏｕｔ−Ｖｇ−｜Ｖｔｈｐ｜） で与えられる。ここで、ＬｐおよびＷｐはトランジスタ
２のゲート長およびゲート幅を示し、Ｖｔｈｐはトラン
ジスタ２のしきい値電圧を示し、Ｖｇはトランジスタ２
のゲート電圧を示す。この場合においても、（Ｌｐ／Ｗ
ｐ）が十分小さい場合には、出力電圧Ｖｏｕｔは、 Ｖｏｕｔ〜Ｖｇ＋｜Ｖｔｈｐ｜ で与えられる。この場合においても、出力電圧Ｖｏｕｔ
はこのトランジスタ２のゲート電極Ｎ４の電位変化とほ
ぼ同じ出力で立下がる。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/02 Ｚ 7402−5Ｊ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の電位を供給する第１の電源に結合
   され、第１の出力信号に応答して前記第１の電位に対応
   する第１の論理レベルの信号を出力ノードに発生する第
   １のｎチャネル絶縁ゲート型電界効果トランジスタ、 前記第１の電位よりも低い第２の電位を与える第２の電
   源に結合され、第２の出力信号に応答して前記第２の電
   位に対応する第２の論理レベルの信号を前記出力ノード
   に発生する第１のｐチャネル絶縁ゲート型電界効果トラ
   ンジスタ、 前記第１の出力信号の前記ｎチャネル絶縁ゲート型電界
   効果トランジスタのゲート電極における遷移速度を調整
   するための第１の調整手段、および前記第１のｐチャネ
   ル絶縁ゲート型電界効果トランジスタのゲート電極にお
   ける前記第２の出力信号の遷移速度を調整するための第
   ２の調整手段を備える、出力回路。
2. 【請求項２】 前記第１の出力信号に応答して、前記第
   １のｎチャネル絶縁ゲート型電界効果トランジスタの導
   通の後導通し、前記第１の電位レベルの信号を前記出力
   ノードへ伝達する第２のｐチャネル絶縁ゲート型電界効
   果トランジスタをさらに備える、請求項１記載の出力回
   路。
3. 【請求項３】 前記第２の出力信号に応答して、前記第
   １のｐチャネル絶縁ゲート型電界効果トランジスタの導
   通の後導通し、前記第２の電位を前記出力ノードへ伝達
   する第２のｎチャネル絶縁ゲート型電界効果トランジス
   タをさらに備える、請求項１または２記載の出力回路。
4. 【請求項４】 前記第１の出力信号に応答して、前記第
   １のｎチャネル絶縁ゲート型電界効果トランジスタの前
   記ゲート電極の電位を昇圧するブースト手段をさらに備
   える、請求項１ないし３のいずれかに記載の出力回路。
5. 【請求項５】 前記第２の出力信号に応答して、前記第
   １のｐチャネル絶縁ゲート型電界効果トランジスタの前
   記ゲート電極の電位を低下させる降圧手段をさらに備え
   る、請求項１ないし４のいずれかに記載の出力回路。
6. 【請求項６】 前記第１のｐチャネル絶縁ゲート型電界
   効果トランジスタと前記出力ノードとの間に設けられ、
   前記第２の出力信号に応答して導通する第３のｎチャネ
   ル絶縁ゲート型電界効果トランジスタをさらに備え、前
   記第３のｎチャネル絶縁ゲート型電界効果トランジスタ
   は前記第１のｐチャネル絶縁ゲート型電界効果トランジ
   スタが導通状態となるときに導通状態となる、請求項１
   ないし５のいずれかに記載の出力回路。