JP2020042776A - 基準電流源および半導体装置 - Google Patents

基準電流源および半導体装置 Download PDF

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Abstract

【課題】温度特性を改善した基準電流源を提供する。【解決手段】基準電流源100において、第1トランジスタM1と第2トランジスタM2は制御端子同士が接続される。カレントミラー回路110は、第1トランジスタM1を含む第2経路114に、第2トランジスタM2を含む第1経路112に流れる電流Irefと同量の電流を供給し、それとは別の第3経路116に、第1経路112の電流Irefの所定数倍mの電流量の電流を供給する。第3トランジスタM3は第3経路116上に設けられ、そのソースが第1トランジスタM1の一端と接続される。第4トランジスタM4は、第3経路116上であって第3トランジスタM3より低電位側に設けられ、ゲートが第3トランジスタM3のゲートと共通に接続される。抵抗Rは、第4トランジスタM4のソースと第2トランジスタM2の一端の間に設けられる。【選択図】図2

Description

本発明は、基準電流源に関する。
一般的に半導体集積回路は、電源電圧等に依存しない一定の基準電流を生成する基準電流源を備え、この基準電流がコピーされて、半導体集積回路内のさまざまな回路ブロックにバイアス電流として分配される。
図1は、従来の基準電流源100Rの回路図である。基準電流源100Rは、トランジスタM1〜M4および抵抗Rを含む。M1,M2は、NMOSトランジスタ、M3,M4はPMOSトランジスタである。
トランジスタM1とM2は、サイズ比が1:nである。トランジスタM3,M4は、ミラー比が1のカレントミラー回路である。
トランジスタM1〜M4に流れる電流をIrefとする。トランジスタM1,M2それぞれのゲートソース間電圧をVgs1,Vgs2とするとき、式(1)が成り立つ。
ref=(Vgs1−Vgs2)/R
トランジスタM1およびM2は、飽和領域で動作する。トランジスタM1に関して式(2)が、トランジスタM2に関して式(3)が成り立つ。
ref=1/2×μox・(W/L)(Vgs1−VTH …(2)
ref=1/2×μox・(n・W/L)(Vgs2−VTH …(3)
μ: NMOSトランジスタの移動度
ox: 単位面積当たりの容量
W/L: ゲート幅とゲート長の比
TH: しきい値電圧
K=W/Lとする。式(2),(3)は、式(4),(5)に変形できる。
√(2Iref/μoxK)=Vgs1−VTH …(4)
√(2Iref/μox・nK)=Vgs2−VTH …(5)
式(4),(5)を式(1)に代入して整理する。
Figure 2020042776
以上より、基準電流は、式(6)で表される。
Figure 2020042776
特開2001−344028号公報 特開2006−133869号公報
式(6)から基準電流Irefはしきい値電圧VTHに依存しない。したがって抵抗Rのばらつき及び素子サイズ(すなわちnおよびK)、酸化膜厚(すなわちCox)、移動度μなどがばらつきの要因となる。また移動度μ、抵抗Rなどが温度依存性を持つが、変数が素子サイズ(nおよびK)だけなので、基準電流Irefの温度依存性(温度特性)の調整は難しい。
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、従来とは異なる回路形式の基準電流源の提供にある。
本発明のある態様は基準電流源に関する。基準電流源は、制御端子同士が接続された第1トランジスタと第2トランジスタと、第1トランジスタを含む第2経路に第2トランジスタを含む第1経路に流れる電流と同量の電流を供給し、それとは別の第3経路に、第1経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、第3経路上に設けられ、そのソースが第1トランジスタの一端と接続される第3トランジスタと、第3経路上の第3トランジスタより低電位側に設けられ、ゲートが第3トランジスタのゲートと共通に接続される第4トランジスタと、第4トランジスタのソースと第2トランジスタの一端の間に設けられた抵抗と、を備える。
第3トランジスタおよび第4トランジスタはサブスレッショルド領域で動作してもよい。
基準電流源は、第3経路上の第4トランジスタより低電位側に設けられた第5トランジスタをさらに備えてもよい。第5トランジスタの制御端子の電圧が、第3トランジスタおよび第4トランジスタのゲートに供給されてもよい。
カレントミラー回路は、第1トランジスタと接続される第6トランジスタと、第2トランジスタと接続される第7トランジスタと、第3経路と接続される第8トランジスタと、を含んでもよい。
本発明の別の態様もまた、基準電流源である。この基準電流源は、制御端子同士が接続された第1トランジスタと第2トランジスタと、第1トランジスタを含む第2経路に第2トランジスタを含む第1経路に流れる電流と同量の電流を供給し、それとは別の第3経路に、第1経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、第3経路上に直列に設けられ、それぞれのゲートが共通に接続される複数のMOSトランジスタと、を備える。第1トランジスタの一端は、複数のMOSトランジスタのひとつの一端と接続され、第2トランジスタの一端は、抵抗を介して、複数のMOSトランジスタの別のひとつの一端と接続される。
第1トランジスタと第2トランジスタのサイズは等しくてもよい。また第1トランジスタおよび第2トランジスタはFET(Field Effect Transistor)であってもよい。第1トランジスタおよび第2トランジスタはバイポーラトランジスタであってもよい。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、従来と異なる形式の基準電流源を提供できる。
従来の基準電流源の回路図である。 実施の形態1に係る基準電流源の回路図である。 実施例1.1に係る基準電流源の回路図である。 図3の基準電流源の温度特性を示す図である。 図5(a)、(b)は、図2の基準電流源および従来の基準電流源のバラツキのシミュレーション結果を示す図である。 実施例1.2に係る基準電流源の回路図である。 本発明者らが検討した起動回路を備える半導体集積回路の回路図である。 実施の形態2に係る起動回路を備える半導体集積回路の回路図である。 起動回路の具体的な構成例を示す回路図である。 起動回路の動作波形図である。 実施の形態2に係る起動回路の総消費電流の波形図である。 トランジスタM11のサイズをパラメータとしたときの、キャパシタ電圧VC1の波形図である。 Rail−To−Railの折り返しカスコード型の演算増幅器の回路図である。 同相入力電圧と、演算増幅器の内部電流の関係を示す図である。 図15(a)、(b)は、図13の演算増幅器の温度特性を示す図である。 図13の演算増幅器の入力オフセット電圧と同相入力電圧の関係を示す図である。 実施の形態3に係る演算増幅器の回路図である。 実施例3.1に係る補正回路の回路図である。 図19(a)、(b)は、図17の演算増幅器の特性を示す図である。 図17の演算増幅器の同相入力電圧と入力オフセット電圧の関係を示す図である。 実施例3.2に係る演算増幅器の回路図である。 図13の演算増幅器の入力オフセット電圧の同相入力電圧VCMの関係を示す図である。 実施の形態3に係る演算増幅器の回路図である。 図23の演算増幅器の動作を説明する図である。 実施例4.1に係る演算増幅器の回路図である。 図25の演算増幅器の具体的な構成例を示す回路図である。 第1補正部の構成例を示す回路図である。 図28(a)、(b)は、第2補正部の構成例を示す回路図である。 図25の演算増幅器の動作を説明する図である。 図25の演算増幅器における同相入力電圧と入力オフセット電圧の関係を示す図である。 変形例4.1に係る演算増幅器の回路図である。 第1補正部の回路図である。 図31の演算増幅器の動作を説明する図である。 図31の演算増幅器における同相入力電圧と入力オフセット電圧の関係を示す図である。 変形例4.3に係る演算増幅器の回路図である。 図36(a)、(b)は、図35の第1補正部および第2補正部の回路図である。 切り替え回路の回路図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、実施の形態ごとに同一の符号を付するものとし、適宜重複した説明は省略する。言い換えれば、実施の形態が異なると、異なる部材に同じ符号が付される場合もある。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
(実施の形態1)
図2は、実施の形態1に係る基準電流源100の回路図である。基準電流源100は、第1トランジスタM1、第2トランジスタM2、第3トランジスタM3、第4トランジスタM4、カレントミラー回路110、抵抗Rを備える。
第1トランジスタM1および第2トランジスタM2はNMOSトランジスタ(FET)であり、それらの制御端子(すなわちゲート)同士が接続される。また第1トランジスタM1のゲートとドレインは接続される。
カレントミラー回路110は、第2トランジスタM2を含む第1経路112に流れる電流Irefをコピーし、それと同量の電流を、第1トランジスタM1を含む第2経路112に供給する。またカレントミラー回路110は、第1経路112の電流Irefの所定係数倍(m倍)の電流m×Irefを、第3経路114に供給する。
第3トランジスタM3は、NMOSトランジスタであり、第3経路116上に設けられる。第3トランジスタM3のゲートには、バイアス電圧Vbが印加され、そのソースは、第1トランジスタM1の一端(ソース)と接続される。
第4トランジスタM4は、第3経路116上であって、第3トランジスタM3より低電位側に設けられる。第4トランジスタM4のゲートには、第3トランジスタM3と同じバイアス電圧Vbが印加される。
抵抗Rは、第4トランジスタM4のソースと第2トランジスタM2の一端(ソース)の間に設けられる。
以上が基準電流源100の基本構成である。続いてその動作を説明する。
第3トランジスタM3および第4トランジスタM4は、サブスレッショルド領域で動作するとする。サブスレッド領域では、ドレイン電流Iは式(7)で表される。
Figure 2020042776
: 熱電圧 (=kT/q)
η: サブスレッショルド係数
k: ボルツマン定数
q: 電子電荷
T: 絶対温度
ρ: 抵抗温度係数
抵抗Rの両端間の電圧(電圧降下)を求める。トランジスタM3とM4のゲートソース間電圧に関して以下の式が成り立つ。
−Vgs3=VR1
−Vgs4=VR2
本実施の形態では、トランジスタM1,M2のサイズは等しい。したがってトランジスタM1,M2に関して以下の式が成り立つ。
R1+Vgs1−Vgs2=VR2A
gs1=Vgs2
したがって、VR1=VR2A
基準電流Irefは式(8)で表される。
Figure 2020042776
式(7)を変形すると式(9)を得る。
Figure 2020042776
第3トランジスタM3に着目する。第3トランジスタM3には、m×Irefが流れるから、式(9)にI=m×Irefを代入することによりゲートソース間電圧Vgs3は、式(10)で与えられる。Kは、第3トランジスタM3のW/Lである。
Figure 2020042776
また第4トランジスタM4に着目する。第4トランジスタM4には、第3トランジスタM3に流れる電流m×Irefと、第1トランジスタM1に流れる電流Irefの合計電流(m+1)×Irefが流れるから、式(9)にI=(m+1)×Irefを代入することによりゲートソース間電圧Vgs4は、式(11)で与えられる。Kは、第4トランジスタM4のW/Lである。
Figure 2020042776
式(8)に、式(10)、(11)を代入すると、基準電流Irefは、式(12)で与えられる。
Figure 2020042776
式(12)を整理すると、基準電流Irefは式(13)で表すことができる。
Figure 2020042776
抵抗Rの温度特性は、式(14)で表される。
R=R+ρT …(14)
は、T=0のときの抵抗値である。
式(14)を式(13)に代入すると、式(15)を得る。
Figure 2020042776
すなわち、図2の基準電流源100によれば、熱電圧V、サブスレッショルド係数および抵抗に応じた基準電流Irefを生成できる。そして、第3トランジスタM3および第4トランジスタM4のサイズK,K、あるいはミラー比mを調整することにより、基準電流Irefの温度特性を調節することができる。
本発明は、図2のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
(実施例1.1)
図3は、実施例1.1に係る基準電流源100Aの回路図である。実施例1.1に係る基準電流源100Aは、第5トランジスタM5を備える。第5トランジスタM5は、第3経路116上の第4トランジスタM4より低電位側に設けられ、その一端(ソース)は接地ライン104と接続される。第5トランジスタM5には、第4トランジスタM4に流れる電流(m+1)×Irefと、第2トランジスタM2に流れる電流Irefの合計電流(m+2)×Irefが流れる。
第5トランジスタM5の制御端子(すなわちゲート)の電圧Vgs5が、図2におけるバイアス電圧Vとして、トランジスタM3,M4のゲートに印加される。
カレントミラー回路110は、PMOSトランジスタである第6トランジスタM6,第7トランジスタM7、第8トランジスタM8を含む。第6トランジスタM6〜第8トランジスタM8のゲート同士は共通に接続され、それらのソースは、電源ライン102と接続される。また第6トランジスタM6のゲート、ドレイン間は結線される。
実施例1.1において、カレントミラー回路110のミラー比はm=1であり、第3経路116に流れる電流は、基準電流Irefと等しい。
第3経路116上であって、第3トランジスタM3のドレイン側には、少なくともひとつのPMOSトランジスタを挿入することができる。図3では、2個のPMOSトランジスタM9,M10が挿入されており、それらのゲートには、バイアス電圧Vが印加されている。
トランジスタM9,M10を挿入し、トランジスタM10のドレインをトランジスタM5のゲートと接続することにより、トランジスタM3,M4をサブスレッショルド領域で動作させることができる。
以上が実施例1.1に係る基準電流源100Aの構成である。続いて、その動作を説明する。
実施例1.1では、m=1であるから、基準電流Irefは式(16)で与えられる。
Figure 2020042776
すなわち、図3の基準電流源100Aによれば、熱電圧V、サブスレッショルド係数および抵抗Rに応じた基準電流Irefを生成できる。そして、トランジスタM3,M4のサイズK,Kを調整することにより、基準電流Irefの温度特性を調節することができる。
図4は、図3の基準電流源100Aの温度特性を示す図である。比較のために、図1の基準電流源100Rの温度特性も示す。従来では、基準電流Irefは温度に対して単調減少しており、−50℃〜100℃の温度範囲において、0.8nAの変動があった。これに対して、本実施の形態では、基準電流Irefを温度に関して弓形とすることができる。ピークを常温(30℃)付近に設定した場合、−50℃〜100℃の温度範囲における変動幅は、0.2A以下に抑えることができる。また本実施の形態では、温度係数の最大値は0.48pA/degであり、従来に比べて1/10程度まで抑制することができる。
図5(a)は、図2の基準電流源100Aのバラツキのシミュレーション結果を示す図である。図5(b)に、従来の基準電流源100Rのバラツキのシミュレーション結果を示す。シミュレーションに関しては、しきい値電圧VTH、移動度μ、酸化膜厚を考慮している。
図5(a)、(b)の対比から分かるように、本実施の形態によれば、ばらつきについても従来の1/2程度に抑制することができる。
さらに図1の従来回路では、低消費電力化のために、基準電流IrefをnAオーダーまで小さくしたい場合に、抵抗Rの抵抗値を数MΩとする必要があった。これに対して、本実施の形態では、同じ電流量を生成するために必要な抵抗値は、1MΩ以下とすることができる。これは抵抗Rの両端の電圧VR2A,VR2を、トランジスタM6_2とM6_3の電流量の差で作り出しているからである。たとえば従来回路で5MΩの抵抗Rが必要出会った場合、本実施の形態では、900kΩまで小さくでき、素子面積を小さくできる。具体的には、5MΩでは23040μmの面積が必要である場合、900kΩでは、4320μmと1/5程度にシュリンクできる。
(実施例1.2)
図6は、実施例1.2に係る基準電流源100Bの回路図である。実施例1.2では、図3のトランジスタM5が省略され、第4トランジスタM4のソースが接地ライン104と接続される。すなわち第4トランジスタM4のゲートソース間電圧Vgs4が、バイアス電圧Vに対応する。
実施の形態1は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
(変形例1.1)
実施の形態では、第1トランジスタM1、第2トランジスタM2をNMOSトランジスタで構成したがその限りでなく、バイポーラトランジスタで構成してもよい。この場合、それらのサイズが等しければ、ベースエミッタ間電圧Vbe1,Vbe2は等しくなるため、式(8)が成り立つ。
(変形例1.2)
カレントミラー回路110の構成は特に限定されない。カレントミラー回路110は、バイポーラトランジスタで構成してもよい。また、ワイドラーカレントミラー、ウィルソンカレントミラーなど、その他のカレントミラー回路を採用してもよい。
(変形例1.3)
実施例1.1や1.2では、m=1の場合を説明したがその限りでなく、mは任意に決めることができる。式(15)に示されるように、mをパラメータとして、基準電流Irefを調節できる。たとえば第3トランジスタM3と第4トランジスタM4のサイズを等しくし(K=K)、mのみによって基準電流Irefを最適化してもよいし、サイズとmの両方にもとづいて、基準電流Irefを最適化してもよい。
(変形例1.4)
実施の形態の構成において、N型とP型を相互に置換して、天地を反転した回路も、本発明の範囲に含まれる。
(実施の形態2)
実施の形態2では、基準電流源の起動回路について説明する。実施の形態2で説明する起動回路は、実施の形態1で説明した基準電流源100と組み合わせることが可能であるが、実施の形態1とは別の基準電流源と組み合わせもよい。
一般的に半導体集積回路は、電源電圧等に依存しない一定の基準電流を生成する基準電流源を備え、この基準電流がコピーされて、半導体集積回路内のさまざまな回路ブロックにバイアス電流として分配される。
電源電圧の投入時に、基準電流源は自律的に起動できないため、基準電流源にトリガーを与える起動回路が必要となる。
図7は、本発明者らが検討した起動回路100Rを備える半導体集積回路200Rの回路図である。半導体集積回路200Rは、基準電流源210と、基準電流源210に起動のトリガーを与える起動回路100Rを備える。
基準電流源210は、トランジスタM104を含む。トランジスタM104は、トランジスタM201,M202…とともにカレントミラー回路を形成する。基準電流源210の起動完了後、トランジスタM104に流れる基準電流IREFがコピーされ、トランジスタM201,M202…によって半導体集積回路200Rのさまざまな回路ブロックに供給される。
起動回路100Rは、トランジスタM101〜M107を備える。起動回路100Rは、電源ライン102の電圧VDDが上昇すると、基準電流源210に起動のトリガーを与え、基準電流源210の起動が完了すると動作を停止する。
トランジスタM101は、ゲートが接地されたPMOSトランジスタである。電源ライン102の電源電圧VDDが上昇すると、トランジスタM101のゲートソース間電圧がしきい値を超えてトランジスタM101がオンとなり、電流Iが流れ始める。
トランジスタM102,M103はカレントミラー回路106を形成しており、電流Iをコピーし、その出力電流IによってトランジスタM104から電流をシンクする。
トランジスタM105とM104はカレントミラー回路を形成しており、電流Iをコピーし、電流Iを生成する。さらにトランジスタM106,M107はカレントミラー回路を形成しており、電流Iをコピーし、電流Iを生成する。
>Iの関係が成り立つとき、トランジスタM101に流れる電流はすべてトランジスタM107側に流れるため、カレントミラー回路108の入力電流がゼロとなり、電流Iもゼロとなり、起動回路100Rは、基準電流源210に影響を与えなくなる。
本発明者らは、図7の起動回路100Rの起動について検討した結果、以下の課題を認識するに至った。
図7の起動回路100Rは、基準電流源210の起動が完了した後、電流Iは流れなくなるが、依然として電流IおよびIが流れ続ける。起動回路100Rを備える集積回路の消費電流がμAオーダーである場合、電流I,Iの残留は無視できる。しかしながら、集積回路の消費電流をサブμA(たとえば100〜200nA)程度まで低減することを要求されることがあり、電流I,Iが無視できなくなる。
実施の形態2には、起動完了後の消費電流を低減した起動回路が説明される。
図8は、実施の形態2に係る起動回路100を備える半導体集積回路200の回路図である。半導体集積回路200は、起動回路100および基準電流源210を備える。
起動回路100は、電源ライン102の電源電圧VDDが上昇すると、基準電流源210に起動のトリガーを与え、基準電流源210の起動が完了すると動作を停止する。
起動回路100は、主として、第1回路110、第2回路120、キャパシタC1およびいくつかのトランジスタを備える。
第1回路110は、電源ライン102と接地ライン104の間に設けられ、起動時に電源ライン102から接地ライン104に第1電流Iが流れるように構成され、さらに第1電流Iに応じた第2電流Iを基準電流源210に供給する。
基準電流源210は、トランジスタM0を含む。トランジスタM0は、ゲートドレインが接続される。トランジスタM0は、トランジスタM201,M202,…および起動回路100のトランジスタM5,M9とともにカレントミラー回路を形成している。通常動作時においては、トランジスタM0に流れる基準電流IREFが、トランジスタM201,M202…等に流れて、半導体集積回路200の複数の回路ブロックに基準電流が分配される。
半導体集積回路200の起動時においては、トランジスタM0に、第2電流Iが流れ、それがトランジスタM5,M9によってコピーされ、第3電流I、第4電流Iが流れる。
第2回路120は、第2電流Iに応じた第3電流Iが流れると、第2電流Iがゼロになるように第1回路110に作用する。この作用は、図8において一点鎖線で示される。
キャパシタC1の第1端は接地される。キャパシタC1は、第2電流Iに応じた第4電流Iによって充電されるように接続される。第4電流I4によってキャパシタC1が充電されると、キャパシタC1の第2端の電圧VC1が上昇する。
第1回路110は、キャパシタC1の電圧VC1が上昇すると、第1回路110に流れる第1電流Iが遮断されるよう構成される。また第2回路120は、キャパシタC1の電圧VC1が上昇すると、第2回路120に流れる第3電流Iが遮断されるよう構成される。
以上が起動回路100の基本構成である。図9は、起動回路100の具体的な構成例を示す回路図である。
第1回路110は、第1トランジスタM1〜第4トランジスタM4を含む。PMOSトランジスタである第1トランジスタM1のゲートは接地される。第2トランジスタM2はNMOSトランジスタであり、ソースが接地され、ゲートドレイン間が第1トランジスタM1のドレインと接続される。第3トランジスタM3はNMOSトランジスタであり、ソースが接地され、ゲートが第2トランジスタM2のゲートと接続され、ドレインが基準電流源210のトランジスタM0のゲートおよびドレインと接続される。
第2トランジスタM2および第3トランジスタM3は、第1カレントミラー回路112を形成しており、第1トランジスタM1に流れる第1電流Iをコピーし、第2電流Iを生成する。
第4トランジスタM4は、ソースが電源ライン102と接続され、ドレインが第1トランジスタM1のソースと接続され、ゲートにキャパシタC1の第2端の電圧VC1が印加される。第4トランジスタM4は、第1電流Iの経路上に設けられ、キャパシタ電圧VC1に応じてオフとなる第1遮断トランジスタである。
第5トランジスタM5は、ソースが電源ライン102と接続され、ゲートが基準電流源210のトランジスタM0のゲートおよびドレインと接続される。
第9トランジスタM9は、ソースが電源ライン102と接続され、ゲートが基準電流源210のトランジスタM0のゲートおよびドレインと接続され、ドレインがキャパシタC1の第2端と接続される。
第2回路120は、NMOSトランジスタであるトランジスタM6,M7、M10,M11と、PMOSトランジスタであるトランジスタM8を含む。
第6トランジスタM6は、ソースが接地され、ゲートドレイン間が接続される。第7トランジスタM7は、ソースが接地され、ゲートが第6トランジスタM6のゲートと接続され、ドレインが第2トランジスタM2のドレインと接続される。第6トランジスタM6および第7トランジスタM7は、第3電流Iをコピーして第5電流Iを生成する第2カレントミラー回路122を形成している。第2カレントミラー回路122は、第5電流Iを第1カレントミラー回路112のゲートからシンクする。これにより、第2電流Iが減少し、やがて第3トランジスタM3がオフになると第2電流Iはゼロとなる。第5電流Iは、図8における一点鎖線に対応する。
第8トランジスタM8は、ソースが第5トランジスタM5のドレインと接続され、ドレインが第6トランジスタM6のドレインと接続され、ゲートにキャパシタC1の第2端の電圧VC1が印加される。第8トランジスタM8は、第3電流Iの経路上に設けられ、ゲートにキャパシタ電圧VC1に応じてオフとなる第2遮断トランジスタである。
第10トランジスタM10は、ソースが接地され、ドレインが第6トランジスタM6のゲートと接続され、ゲートにキャパシタC1の第2端の電圧VC1が印加される。キャパシタ電圧VC1が第10トランジスタM10のしきい値を超えると、第10トランジスタM10がオン状態となり、トランジスタM6,M7を含む第2カレントミラー回路122が停止し、第5電流Iがゼロとなる。第10トランジスタM10は、ゲートに印加されるキャパシタ電圧VC1に応じて第2カレントミラー回路122をオフさせる第3遮断トランジスタである。
第11トランジスタM11は、ソースが接地され、ドレインがキャパシタC1の第2端と接続され、ゲートが第6トランジスタM6のゲートと接続される。すなわち第11トランジスタM11は、第2カレントミラー回路122の一部である。
第11トランジスタM11には、第3電流Iに応じた第6電流Iが流れる。第6電流Iは、キャパシタC1の電荷を放電する。すなわちキャパシタC1は、第9トランジスタM9に流れる電流Iと、第11トランジスタM11に流れる電流Iの差分ICHG=I−Iによって充電される。キャパシタC1の電圧VC1が第10トランジスタM10のゲートソース間のしきい値VGS(th)を超えると、電流Iはゼロとなる。したがって、キャパシタC1の充電開始から、キャパシタ電圧VC1がしきい値VGS(th)に達するまでは、充電電流ICHGは、I−Iであり、充電能力が制限され、キャパシタ電圧VC1がしきい値VGS(th)を超えると、充電電流ICHGはIとなり、充電能力の制限が解除される。
第12トランジスタM12は、PMOSトランジスタであり、ドレインが接地され、ソースがキャパシタC1の第2端と接続され、ゲートが電源ライン102と接続される。第12トランジスタM12によって、高温時にキャパシタ電圧VC1が、トランジスタM9のリーク電流により初期状態でハイレベルになるのを防止できる。
以上が起動回路100の構成である。続いてその動作をシミュレーション結果を参照しながら説明する。図10は、起動回路100の動作波形図である。時刻t(100ms)に、電源電圧VDDが立ち上がり始める。時刻tに電源電圧VDDがある電圧レベルに達すると、第1回路110が活性化し、第2電流Iが流れ始める。
この第2電流Iが、トランジスタM0およびM5を含むカレントミラー回路によりコピーされ、時刻tに第3電流Iおよび第4電流Iが流れ始める。第3電流IはトランジスタM6,M7によってコピーされ、第5電流Iが、第1カレントミラー回路112のトランジスタM2,M3のゲートから引き抜かれる。これにより、基準電流源210に流れる第2電流Iが減少する。
第4電流Iから第6電流Iを減じた電流が充電電流ICHGとしてキャパシタCに供給され、キャパシタ電圧VC1が上昇する。時間区間τは、第6電流Iによって充電電流ICHGが制限されているため、電圧の増加速度が小さくなっている。
時刻tにキャパシタ電圧VC1が、トランジスタM10がしきい値を超えると、トランジスタM10がオンし、トランジスタM11がオフとなり、電流Iがゼロとなる。その結果、充電電流ICHGのリミッタが解除され、キャパシタ電圧VC1の上昇スピードが速くなる。またトランジスタM10のオンによって、トランジスタM6のゲートおよびドレインが接地されるため、電流I,I,Iはゼロとなる。
キャパシタ電圧VC1が電源電圧VDDに達すると、電源電圧VDDに追従して増加するようになる。そしてトランジスタM1およびM8がオフとなり、電流IおよびIの経路が遮断される。
その後、電源電圧VDDが一定になると、充電電流ICHGはゼロとなる。やがて、第2電流Iがゼロとなり、すべての経路の電流がゼロになる。
図11は、実施の形態2に係る起動回路100の総消費電流の波形図である。比較のために、図7の起動回路100Rの消費電流も示している。比較技術では、回路の起動完了後においても、150nAもの電流が定常的に流れ続ける。これに対して、本実施の形態2では、回路電流は、起動期間の間だけ流れており、起動完了後(110ns以降)の電流は実質的にゼロとなる。
また本実施の形態2に係る起動回路100では、電流IによってキャパシタC1の充電速度を制限することができる。電流Iは、トランジスタM11のサイズに応じて設定できる。図12は、トランジスタM11のサイズをパラメータとしたときの、キャパシタ電圧VC1の波形図である。x1.0はM6:M11=1:2、x0.5はM6:M11=1:1、x0.25はM6:M11=1:0.5に対応する。トランジスタM11のサイズが大きくなり、電流Iが増加するほど、遅延時間τが長くなる。
(付記2)
実施の形態2には以下の技術思想が開示される。
(項目2.1)
基準電流源の起動回路であって、
電源ラインと接地ラインの間に設けられ、起動時において前記電源ラインから前記接地ラインに第1電流が流れるとともに、前記第1電流に応じた第2電流を前記基準電流源に供給する第1回路と、
前記第2電流に応じた第3電流が流れると、前記第2電流がゼロになるように前記第1回路に作用する第2回路と、
前記第2電流に応じた第4電流によって充電されるキャパシタと、
を備え、
前記第1回路は、前記キャパシタの電圧が上昇すると、前記第1回路に流れる前記第1電流が遮断されるよう構成される。
(項目2.2)
前記第1回路は、前記第1電流の経路上に設けられ、ゲートに前記キャパシタの電圧が印加される第1遮断トランジスタを含むことを特徴とする項目2.1に記載の起動回路。
(項目2.3)
前記第2回路は、前記キャパシタの電圧が上昇すると、前記第2回路に流れる前記第3電流が遮断されるように構成されることを特徴とする項目2.1または2.2に記載の起動回路。
(項目2.4)
前記第2回路は、前記第3電流の経路上に設けられ、ゲートに前記キャパシタの電圧が印加される第2遮断トランジスタを含むことを特徴とする項目2.3に記載の起動回路。
(項目2.5)
前記第1回路は、
電源ラインと接地ラインの間に設けられ、ゲートがバイアスされた第1トランジスタと、
前記第1トランジスタに流れる前記第1電流をコピーし、前記第2電流を生成する第1カレントミラー回路と、
を含むことを特徴とする項目2.1から2.4のいずれかに記載の起動回路。
(項目2.6)
前記第2回路は、前記第3電流をコピーして第5電流を生成する第2カレントミラー回路を含み、前記第5電流が前記第1カレントミラー回路からシンクされることを特徴とする項目2.5に記載の起動回路。
(項目2.7)
ゲートに前記キャパシタの電圧が印加され、前記第2カレントミラー回路のゲートと接続される第3遮断トランジスタをさらに備えることを特徴とする項目2.6に記載の起動回路。
(項目2.8)
前記第2カレントミラー回路は、前記第3電流に比例する第6電流によって前記キャパシタへの充電を制限することを特徴とする項目2.6または2.7に記載の起動回路。
(項目2.9)
基準電流源の起動回路であって、
第1端が接地されたキャパシタと、
ゲートが接地された第1トランジスタと、
ソースが接地され、ゲートドレイン間が前記第1トランジスタのドレインと接続された第2トランジスタと、
ソースが接地され、ゲートが前記第2トランジスタのゲートと接続され、ドレインが前記基準電流源のトランジスタのゲートおよびドレインと接続された第3トランジスタと、
ソースが電源ラインと接続され、ドレインが前記第1トランジスタのソースと接続され、ゲートに前記キャパシタの第2端の電圧が印加される第4トランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続された第5トランジスタと、
ソースが接地され、ゲートドレイン間が接続された第6トランジスタと、
ソースが接地され、ゲートが前記第6トランジスタのゲートと接続され、ドレインが前記第2トランジスタのドレインと接続された第7トランジスタと、
ソースが前記第5トランジスタのドレインと接続され、ドレインが前記第6トランジスタのドレインと接続され、ゲートに前記キャパシタの前記第2端の電圧が印加された第8トランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続され、ドレインが前記キャパシタの前記第2端と接続された第9トランジスタと、
を備えることを特徴とする起動回路。
(項目2.10)
ソースが接地され、ドレインが前記第6トランジスタのゲートと接続され、ゲートに前記キャパシタの前記第2端の電圧が印加される第10トランジスタをさらに備えることを特徴とする項目2.9に記載の起動回路。
(項目2.11)
ソースが接地され、ドレインが前記キャパシタの前記第2端と接続され、ゲートが前記第6トランジスタのゲートと接続される第11トランジスタをさらに備えることを特徴とする項目2.9または2.10に記載の起動回路。
(項目2.12)
ドレインが接地され、ソースが前記キャパシタの前記第2端と接続され、ゲートが前記電源ラインと接続される第12トランジスタをさらに備えることを特徴とする項目2.9から2.10のいずれかに記載の起動回路。
(項目2.13)
基準電流源と、
項目2.1から2.12のいずれかに記載の起動回路と、
を備えることを特徴とする半導体集積回路。
(実施の形態3)
実施の形態3では、演算増幅器について説明する。
近年、電子機器の低消費電力化の要請から、演算増幅器に供給される電源電圧は低下の一途をたどっている。低電圧アプリケーションにおいて、演算増幅器の入力電圧のレンジを広げるためRail−To−Rail動作が必要となる。
図13は、Rail−To−Railの折り返しカスコード型の演算増幅器1Rの回路図である。演算増幅器1Rは、差動入力端子INP,INNに入力される2つの電圧の差分を増幅し、出力端子OUTから出力する。演算増幅器1Rは主として、第1入力差動対10、第2入力差動対12、第1テイル電流源14、第2テイル電流源16、出力段20、切り替え回路30を備える。
第1入力差動対10は、第1極性のPMOSトランジスタである第1トランジスタM1、第2トランジスタM2を含む。テイル電流源14は、適切にバイアスされたPMOSトランジスタを含み、第1入力差動対10にテイル電流Itpを供給する。
第2入力差動対12は、第2極性のNMOSトランジスタである第3トランジスタM3、第4トランジスタM4を含む。テイル電流源16は第2入力差動対12にテイル電流Itnを供給する。
出力段20は、第1入力差動対10に流れる差動電流および第2入力差動対12に流れる差動電流を出力電圧Voutに変換する。出力段20は、下側回路21、上側回路22およびバイアス回路23を含む。
下側回路21は、第1入力差動対10の差動電流を折り返す定電流回路24(M5,M6)と、折り返された差動電流の経路上に設けられるゲート接地回路25を含む。ゲート接地回路25は、ゲートがバイアスされたNMOSトランジスタM7,M8のペアである。上側回路22は、第2入力差動対12の差動電流を折り返す定電流回路26(M9,M10)と、折り返された差動電流の経路上に設けられるゲート接地回路27を含む。ゲート接地回路27は、ゲートがバイアスされたPMOSトランジスタM11,M12のペアである。
切り替え回路30は、入力電圧Vp,Vnの同相成分(同相入力電圧VCM)に応じて、第1入力差動対10と第2入力差動対12を切り替える。切り替え回路30は、PMOSトランジスタであるトランジスタM21を含む。トランジスタM21のソースは、第1トランジスタM1、第2トランジスタM2のソースと共通に接続され、そのゲートには、出力段20によってバイアス電圧Vbが与えられる。
Vgs1とVgs2のうち、大きい方の電圧をVgsと表す。同相入力電圧VCMがバイアス電圧Vbよりも十分に低い状態(Vgs21<Vgs)では、テイル電流源14が生成するテイル電流Itpはすべて、第1入力差動対10側に流れ(2×I1=Itp)、トランジスタM21に電流は流れない(I1_2=0)。
同相入力電圧VCMがバイアス電圧Vb程度まで増加すると、言い換えると、Vgs21≒Vgsとなると、トランジスタM21に電流I1_2が流れ始める。切り替え回路30のトランジスタM22,M23は、テイル電流源16のトランジスタM24,M25とともにカレントミラーを形成しており、電流I1_2がコピーされ、テイル電流2×I2として第2入力差動対12に供給される。同相入力電圧VCMが電源電圧VDDに近づくにしたがい、言い換えるとVgsがVgs21より小さくなるにしたがい、第1入力差動対10に供給されるテイル電流2×I1が減少し、第2入力差動対12に供給されるテイル電流2×I2が増大していく。これにより、同相入力電圧VCMに応じて、第1入力差動対10と第2入力差動対12が切り替えられる。
トランジスタM1とM2のミスマッチ、トランジスタM3とM4のミスマッチ、トランジスタM5とM6のミスマッチ、トランジスタM9とM10のミスマッチは、演算増幅器1Rの入力オフセット電圧の要因となる。入力オフセット電圧を減少させるために、下側回路21の抵抗R1,R2の抵抗値がトリミングするなどの手法が採られる。
本発明者らは、図13の演算増幅器1Rについて検討した結果、以下の課題を認識するに至った。出力段20のゲート接地回路25および27に流れる電流(以下、カスコード電流と称する)Ioに着目する。以下の検討では、理解の容易化の説明の簡潔化のために、同相成分にのみ着目し、差動成分はゼロであるとする。図14は、同相入力電圧と、演算増幅器1Rの内部電流の関係を示す図である。
演算増幅器1Rの動作は、第1入力差動対10の動作が支配的な低電圧領域、第2入力差動対12の動作が支配的な高電圧領域、それらの両方が動作する遷移領域に分けて考えることができる。図中、低電圧領域における電流を破線で、高電圧領域における電流を実線で示す。
(低電圧領域)
第2定電流回路26は、バイアス回路23によって定電流I_pが流れるようにバイアスされる。第2テイル電流源16の電流はゼロであり、第3トランジスタM3、第4トランジスタM4の電流はいずれもゼロである。したがって、カスコード電流Ioは、定電流I_pと等しい。
(高電圧領域)
高電圧領域では、第2テイル電流源16によって、第2入力差動対12にテイル電流2×I2が供給される。第3トランジスタM3、第4トランジスタM4それぞれに、電流I2が流れる。したがって、カスコード電流Ioは、I_pよりもI2だけ減少する。
カスコード電流の減少は、消費電流が大きい演算増幅器ではそれほど問題とならないが、全消費電流が数百nAオーダーの演算増幅器では、大きな弊害となる。図15(a)は、カスコード電流の温度依存性を示し、図15(b)は、第1入力差動対10のリーク電流の温度依存性を示す。
温度が高くなると、トランジスタのリーク電流の影響が大きくなる。図15(b)に示すように、高電圧領域において、第2入力差動対12に流れる電流は、温度が上昇するにしたがって増大する。その結果、高電圧領域において、カスコード電流Ioは温度が高いほど少なくなり、高温状態(125℃)ではゼロ付近まで低下してしまい、演算増幅器1Rが正常に動作できなくなる。
図16は、演算増幅器1Rの入力オフセット電圧と同相入力電圧の関係を示す図である。−50℃〜105℃の範囲では、入力オフセット電圧は0〜5Vの同相入力範囲においてゼロ付近に保たれているが、125℃では入力オフセット電圧が大きくなっており、特に4.8V〜5Vの範囲では、動作不能となっている。
実施の形態3では、幅広い電圧範囲において正常動作可能な演算増幅器が説明される。
図17は、実施の形態3に係る演算増幅器1の回路図である。演算増幅器1は、折り返しカスコード型であり、第1入力差動対10、第2入力差動対12、第1テイル電流源14、第2テイル電流源16、出力段20、補正回路90を備える。
非反転入力端子INPには、第1入力電圧Vpが入力され、反転入力端子INNには第2入力電圧Vnが入力される。上側電源端子VDDには上側の電源電圧が入力され、下側電源端子(接地端子)VSSには下側の電源電圧(たとえば接地電圧)が供給される。演算増幅器1は、第1入力電圧Vpと第2入力電圧Vnの差分を増幅し、出力端子OUTから出力電圧Voutを出力する。
第1入力差動対10は、PMOSトランジスタである第1トランジスタM1、第2トランジスタM2を含む。第1トランジスタM1のゲートは反転入力端子INNと接続され、第2トランジスタM2のゲートは非反転入力端子INPと接続される。
第2入力差動対12は、NMOSトランジスタである第3トランジスタM3、第4トランジスタM4を含む。第3トランジスタM3のゲートは非反転入力端子INPと接続され、第4トランジスタM4のゲートは反転入力端子INNと接続される。
第1テイル電流源14は、第1入力差動対10に第1テイル電流Itpを供給する。第2テイル電流源16は、第2入力差動対12に第2テイル電流Itnを供給する。
出力段20は、電源ラインVDDと接地ラインVSSの間に縦積みされる上側回路22および下側回路21を含む。下側回路21は、第1入力差動対10に接続され、上側回路22は第2入力差動対12と接続される。出力端子OUTは、出力段20の内部のノードから引き出される。この例では、上側回路22と下側回路21の接続ノードがOUT端子である。
出力段20は、下側回路21および上側回路22を含む。下側回路21は、第1定電流回路24および第1ゲート接地回路25を含む。第1定電流回路24は、トランジスタM5,M6を含み、第1入力差動対10の差動電流を折り返す。第1ゲート接地回路25は、折り返された差動電流(第1折り返し差動電流という)の経路上に設けられる。第1ゲート接地回路25は、図示しないバイアス回路が生成したバイアス電圧Vbnがゲートに印加されたトランジスタペアM7,M8を含む。下側回路21は、M5側を入力、M6側を出力とするカスコードカレントミラーである。
上側回路22は、第1折り返し差動電流に対する能動負荷として機能し、第1折り返し差動電流を出力電圧Voutに変換する。上側回路22は、第2定電流回路26、第2ゲート接地回路27を含む。第2定電流回路26は、トランジスタM9,M10を含み、第2入力差動対12の差動電流を折り返す。第2ゲート接地回路27は、トランジスタM11,M12を含み、折り返された差動電流の経路上に設けられる。下側回路21は第2折り返し差動電流に対する能動負荷としても機能し、第2折り返し差動電流を出力電圧Voutに変換する。トランジスタM11,M12およびM14のゲートには図示しないバイアス回路によって生成されるバイアス電圧Vbpが印加されている。
上側回路22のトランジスタM9〜M12は、バイアス回路23のトランジスタM13,M14とともにカスコードカレントミラーを構成する。トランジスタM9,M10の電流I_pは、トランジスタM13に流れる電流Ip_0に比例する。
切り替え回路30は、第1入力電圧Vpおよび第2入力電圧Vnに応じて、第1テイル電流2×I1と第2テイル電流2×I2を動的に変化させる。具体的には、上述の低電圧領域においては、第2テイル電流2×I2を実質的にゼロとし、高電圧領域においては、第1テイル電流2×I1を実質的にゼロとする。切り替え回路30は、遷移領域においては、同相入力電圧VCMに応じて第1テイル電流2×I1と第2テイル電流2×I2を連続的に変化させ、高電圧範囲と低電圧領域をシームレスに繋いでもよい。
第1テイル電流源14は、第1テイル電流Itpを生成する。切り替え回路30は、第1入力電圧Vpと第2入力電圧Vnの同相入力電圧VCMに応じた電流量I1_2をシンクする。したがって第1入力差動対10に供給されるテイル電流2×I1の量は、Itp−I1_2となる。
シンク電流I1_2は、低電圧領域において実質的にゼロであり、高電圧範囲においてテイル電流量Itpと等しくてもよい。また遷移領域において、シンク電流I1_2は、同相入力電圧VCMが高いほど増加してもよい。
第2テイル電流源16は、切り替え回路30と接続されており、切り替え回路30の状態、言い換えればシンク電流I1_2と連動して、第2テイル電流2×I2を生成する。第2テイル電流2×I2は、低電圧領域において実質的にゼロであり、高電圧範囲において所定量となる。また遷移領域において、第2テイル電流2×I2は、同相入力電圧VCMが高いほど増加してもよい。切り替え回路30は、図13と同様に、トランジスタM21〜M23を含む。
補正回路90は、第1入力電圧Vpおよび第2入力電圧Vnに応じて、第2定電流回路26に流れる電流I_pを補正する。本実施の形態において補正回路90は、第1入力電圧Vpおよび第2入力電圧Vnの同相入力電圧VCMにもとづいて、電流I_pを補正する。より具体的には第2入力差動対12が動作する高電圧範囲において、第1入力差動対10が動作する低電圧範囲よりも、電流I_pを増大させる。
補正回路90は、第1入力電圧Vpおよび第2入力電圧Vnに応じて、バイアス電流Ip_0を変化させるように構成される。たとえばバイアス電流Ip_0は、所定の基準電流Irefと、補助電流Iauxの合成電流とすることができる。補正回路90は、第1入力電圧Vpおよび第2入力電圧Vnの同相入力電圧VCMに応じた補助電流Iauxを生成する。
以上が演算増幅器1の基本構成である。本発明は、図17のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
(実施例3.1)
図18は、実施例3.1に係る補正回路90の回路図である。補正回路90は、定電流源92、トランジスタM201〜M206を含む。定電流源92は、定電流2I1を生成する。定電流源92は、実施の形態1あるいは実施の形態2で説明した基準電流源の技術を用いて構成してもよい。
第1検出トランジスタM201〜第3検出トランジスタM203のソースは、定電流源92と共通に接続される。第1検出トランジスタM201のゲートには第1入力電圧Vpが入力され、第2検出トランジスタM202のゲートには第2入力電圧Vnが入力され、第3検出トランジスタM203のゲートにはバイアス電圧Vbが印加されている。トランジスタM201,M202のドレインには、負荷としてトランジスタM204が接続される。第3検出トランジスタM203に流れる電流は、カレントミラーM205,M206によってコピーされ、補助電流Iauxとして出力される。この補正回路90の動作は、切り替え回路30と同様であり、トランジスタM203には、同相入力電圧VCMに応じた電流が流れ、それがコピーされて補助電流Iauxとなる。
続いて実施例3.1に係る演算増幅器1の動作を説明する。図19(a)は、同相入力電圧と演算増幅器1の内部電流の関係を示す図である。高電圧領域では、第2定電流回路26に流れる電流I_pが補助電流Iauxの分だけ増加する。補助電流Iauxに相当信号ルウ電流の増加分が、第2入力差動対12の電流I2と相殺するため、カスコード電流Ioは、全電圧範囲において一定となる。
図19(b)は、同相入力電圧とカスコード電流の関係を示す図である。同相入力範囲の0〜5Vにおいて、広い温度範囲において、カスコード電流Ioが正常範囲に保たれていることがわかる。
図20は、同相入力電圧と入力オフセット電圧の関係を示す図である。実施例3.1によれば、同相入力範囲である0〜5Vにおいて、入力オフセット電圧が実質的に一定に保たれている。
このように実施例3.1に係る演算増幅器1は、幅広い電圧範囲において正常動作が可能である。
(実施例3.2)
図21は、実施例3.2に係る演算増幅器1Dの回路図である。この実施例において、バイアス電流I_p0は、切り替え回路30の状態と連動して変化する。
補正回路90は、トランジスタM91を含み、トランジスタM91に流れる電流が補助電流Iauxである。トランジスタM91のゲートは、切り替え回路30のトランジスタM23のゲートと接続されており、したがって補助電流Iauxは、トランジスタM21の電流I1_2に比例しており、したがって同相入力電圧VCMに応じて変化する。図21において定電流源92は、カスコードカレントミラーで構成される。
図21の演算増幅器1Dにおいても、図19,図20の特性を得ることができ、幅広い電圧範囲において正常動作が可能である。図21の演算増幅器1Dは、追加のトランジスタ素子数が非常に少ないため、回路面積や消費電力の増大を抑えつつ、演算増幅器1Dの特性を改善できる。
(変形例3.1)
実施の形態3では、バイアス回路23に流れるバイアス電流Ip_0を変化させることにより、第2定電流回路26が生成する電流I_pを変化させたがその限りでない。たとえば、補正回路90は、トランジスタM9とM11の接続ノード、M10とM12の接続ノードそれぞれに、電流Iauxをソースするように構成してもよい。ただし、この場合、ソースする2系統の電流Iauxにバラツキがあると、追加の入力オフセット電圧が導入されるおそれがある。実施の形態3で説明したバイアス電流Ip_0を変化させる手法によれば、追加の入力オフセット電圧が生じないという利点がある。
(付記3)
実施の形態3には以下の技術思想が開示される。
(項目3.1)
第1入力電圧を受ける反転入力端子および第2入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第1極性の第1入力差動対と、
前記反転入力端子および非反転入力端子と接続される第2極性の第2入力差動対と、
前記第1入力差動対に第1テイル電流を供給する第1テイル電流源と、
前記第2入力差動対に第2テイル電流を供給する第2テイル電流源と、
前記第1入力差動対の差動電流、前記第2入力差動対の差動電流を、出力電圧に変換する出力段であり、前記第1入力差動対の差動電流を折り返す第1定電流回路と、前記第1定電流回路により折り返された第1折り返し差動電流の経路に設けられる第1ゲート接地回路と、前記第2入力差動対の差動電流を折り返す第2定電流回路と、前記第2定電流回路により折り返された第2折り返し差動電流の経路に設けられる第2ゲート接地回路と、を含む出力段と、
前記第1入力電圧および前記第2入力電圧に応じて、前記第1定電流回路、前記第2定電流回路の少なくとも一方に流れる電流を補正する補正回路と、
を備えることを特徴とする演算増幅器。
(項目3.2)
前記第1定電流回路と前記第2定電流回路の一方は、バイアス電流に比例した電流を生成する定電流源であり、
前記補正回路は、前記第1入力電圧および前記第2入力電圧に応じて、前記バイアス電流を変化させることを特徴とする項目3.1に記載の演算増幅器。
(項目3.3)
前記バイアス電流は、所定の基準電流と、前記第1入力電圧および前記第2入力電圧に応じた補助電流と、を合成した電流であることを特徴とする項目3.2に記載の演算増幅器。
(項目3.4)
前記第1入力電圧および前記第2入力電圧に応じて、前記第1テイル電流と前記第2テイル電流を動的に変化させる切り替え回路をさらに備えることを特徴とする項目3.2または3.3に記載の演算増幅器。
(項目3.5)
前記バイアス電流は、前記切り替え回路の状態と連動していることを特徴とする項目3.4に記載の演算増幅器。
(項目3.6)
前記補正回路は、
定電流を生成する定電流源と、
ソースが前記定電流源と接続され、ゲートに前記第1入力電圧を受ける第1検出トランジスタと、
ソースが前記定電流源と接続され、ゲートに前記第2入力電圧を受ける第2検出トランジスタと、
ソースが前記定電流源と接続され、ゲートがバイアスされた第3検出トランジスタと、
を含み、前記補助電流は、前記第3検出トランジスタに流れる電流に応じていることを特徴とする項目3.2から3.4のいずれかに記載の演算増幅器。
(実施の形態4)
実施の形態3では、実施の形態4と同様に、演算増幅器について説明する。再び図13を参照する。本発明者らは、図13の演算増幅器1Rについて検討した結果、以下の課題を認識するに至った。
図22は、図13の演算増幅器1Rの入力オフセット電圧の同相入力電圧VCMの関係を示す図である。特性(i)は補正前の入力オフセット電圧を示す。特性(ii)および(iii)はオフセット補正のためのトリミングを行った後の入力オフセット電圧を示す。特性(ii)に示すように、第1入力差動対10の動作領域における入力オフセット電圧が小さくなるようにトリミングを行うと、第2入力差動対12の動作領域において入力オフセット電圧が大きくなる。特性(iii)に示すように、第2入力差動対12の動作領域における入力オフセット電圧が小さくなるようにトリミングを行うと、第1入力差動対10の動作領域における入力オフセット電圧が大きくなる。
実施の形態4では、幅広い電圧範囲において入力オフセット電圧を補正可能な演算増幅器について説明する。
図23は、実施の形態3に係る演算増幅器1の回路図である。演算増幅器1は、第1入力差動対10、第2入力差動対12、第1テイル電流源14、第2テイル電流源16、出力段20、補正回路40を備える。
非反転入力端子INPには、第1入力電圧Vpが入力され、反転入力端子INNには第2入力電圧Vnが入力される。上側電源端子VDDには上側の電源電圧が入力され、下側電源端子(接地端子)VSSには下側の電源電圧(たとえば接地電圧)が供給される。演算増幅器1は、第1入力電圧Vpと第2入力電圧Vnの差分を増幅し、出力端子OUTから出力電圧Voutを出力する。
第1入力差動対10は、PMOSトランジスタである第1トランジスタM1、第2トランジスタM2を含む。第1トランジスタM1のゲートは反転入力端子INNと接続され、第2トランジスタM2のゲートは非反転入力端子INPと接続される。
第2入力差動対12は、NMOSトランジスタである第3トランジスタM3、第4トランジスタM4を含む。第3トランジスタM3のゲートは非反転入力端子INPと接続され、第4トランジスタM4のゲートは反転入力端子INNと接続される。
第1テイル電流源14は、第1入力差動対10に第1テイル電流Itpを供給する。第2テイル電流源16は、第2入力差動対12に第2テイル電流Itnを供給する。
出力段20は、電源ラインVDDと接地ラインVSSの間に縦積みされる上側回路22および下側回路21を含む。下側回路21は、第1入力差動対10に接続され、上側回路22は第2入力差動対12と接続される。出力端子OUTは、出力段20の内部のノードから引き出される。この例では、上側回路22と下側回路24の接続ノードがOUT端子である。
補正回路40は、第1入力電圧Vpおよび第2入力電圧Vnに応じて、出力段20の状態を動的に変化させる。たとえば補正回路40は、第1入力電圧Vpおよび第2入力電圧Vnの同相入力電圧VCMに応じて、出力段20の状態を変化させる。
補正回路40は、第1入力電圧Vpおよび第2入力電圧Vnに応じて、下側回路21の状態と上側回路22の状態を調整する。たとえば補正回路40は、第1入力差動対10の動作が支配的である入力電圧範囲(低電圧領域という)においては、入力オフセット電圧がキャンセルされるように、下側回路21に含まれるトランジスタのペア(後述のトランジスタM5,M6)にミスマッチを導入する。補正回路40は、第2入力差動対12の動作が支配的である入力電圧範囲(高電圧領域)においては、入力オフセット電圧がキャンセルされるように、上側回路22に含まれるトランジスタのペア(後述のトランジスタM9,M10)にミスマッチを導入する。
低電圧領域と高電圧領域に挟まれ、第1入力差動対10と第2入力差動対12の両方が動作する入力電圧範囲(遷移領域という)においては、下側回路21に導入するミスマッチと、上側回路22に導入するミスマッチを、連続的かつ相補的に変化させてもよい。
補正回路40は、低電圧領域において下側回路21のトランジスタ対(M5,M6)にミスマッチを導入する。ミスマッチの導入方法は特に限定されないが、たとえばトランジスタ対M5,M6の一方に第1補正信号Sc1を供給してもよい。トランジスタ対M5,M6のいずれに第1補正信号Sc1を供給すべきかは、入力オフセット電圧の極性に応じて選択される。第1補正信号Sc1は、ゼロから、最大量MAX1の間で変化する。最大量MAX1は、低電圧領域における入力オフセット電圧をキャンセルできるように、演算増幅器1の個体毎に最適化(トリミング)するとよい。
補正回路40は、高電圧領域において上側回路22のトランジスタ対(M9,M10)にミスマッチを導入する。たとえば補正回路40は、トランジスタ対M9,M10の一方に第2補正信号Sc2を供給してもよい。トランジスタ対M9,M10のいずれに第2補正信号Sc2を供給すべきかは、入力オフセット電圧の極性に応じて選択される。第2補正信号Sc2は、ゼロから、最大量MAX2の間で変化する。最大量MAX2は、高電圧領域における入力オフセット電圧をキャンセルできるように、演算増幅器1の個体毎に最適化(トリミング)するとよい。
図24は、図23の演算増幅器1の動作を説明する図である。横軸は同相入力電圧VCMを、縦軸は、下側回路21、上側回路22それぞれのに導入されるミスマッチ量(補正量)を示す。第1入力差動対10が支配的な低電圧領域Lでは、第1補正信号Sc1が最大量MAX1となり、第2補正信号Sc2が最小値(たとえばゼロ)となる。反対に第2入力差動対12が支配的な高電圧範囲Hでは、第2補正信号Sc2が最大量MAX2となり、第1補正信号Sc1が最小値(たとえばゼロ)となる。遷移領域Mでは、同相入力電圧VCMに応じて、第1補正信号Sc1、第2補正信号Sc2を連続的に変化させることで、低電圧領域Lと高電圧領域Hをシームレスに接続することができる。
以上が演算増幅器1の基本構成である。本発明は、図23のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
(実施例4.1)
図25は、実施例4.1に係る演算増幅器1Aの回路図である。演算増幅器1Aは、切り替え回路30を備える。切り替え回路30は、第1入力電圧Vpおよび第2入力電圧Vnに応じて、第1テイル電流Itpと第2テイル電流Itnを動的に変化させる。具体的には、上述の低電圧領域においては、第2テイル電流Itnを実質的にゼロとし、高電圧領域においては、第1テイル電流Itpを実質的にゼロとする。切り替え回路30は、遷移領域においては、同相入力電圧VCMに応じて第1テイル電流Itpと第2テイル電流Itnを連続的に変化させ、高電圧範囲と低電圧領域をシームレスに繋いでもよい。
第1テイル電流源14は、第1テイル電流Itpを生成する。切り替え回路30は、第1入力電圧Vpと第2入力電圧Vnの同相入力電圧VCMに応じた電流量I1_2をシンクする。したがって第1入力差動対10に供給されるテイル電流の量は、Itp−I1_2となる。
シンク電流I1_2は、低電圧領域において実質的にゼロであり、高電圧範囲においてテイル電流量Itpと等しくてもよい。また遷移領域において、シンク電流I1_2は、同相入力電圧VCMが高いほど増加してもよい。
第2テイル電流源16は、切り替え回路30と接続されており、切り替え回路30の状態、言い換えればシンク電流I1_2と連動して、第2テイル電流Itnを生成する。第2テイル電流Itnは、低電圧領域において実質的にゼロであり、高電圧範囲において所定量となる。また遷移領域において、第2テイル電流Itnは、同相入力電圧VCMが高いほど増加してもよい。
補正回路40は、第1補正部42と第2補正部44を含む。第1補正部42は、下側回路21のトランジスタ対(M5,M6)にミスマッチを導入する。第1補正部42は、入力電圧Vp,Vnを受け、それらの同相入力電圧VCMにもとづいて、第1補正信号Sc1を生成してもよい。
第2補正部44は、上側回路22のトランジスタ対M9,M10にミスマッチを導入する。第2補正部44は、切り替え回路30と接続され、切り替え回路30の状態に応じて、第2補正信号Sc2を生成する。切り替え回路30の状態は、たとえばシンク電流I1_2の量であってもよいし、切り替え回路30の内部ノードの電圧であってもよい。
図26は、図25の演算増幅器1Aの具体的な構成例を示す回路図である。切り替え回路30は、トランジスタM21,M22,M23を含む。トランジスタM21はPチャンネルMOSFETであり、そのソースは、第1テイル電流源14と接続され、そのゲートには出力段20により生成されるバイアス電圧Vbが供給される。トランジスタM21に流れるシンク電流I1_2は、同相入力電圧VCMが応じて変化する。
第2テイル電流源16は、トランジスタM24,M25を含む。トランジスタM24,M25は、トランジスタM22,M23とともにカレントミラーを形成しており、シンク電流I1_2がコピーして折り返され、第2テイル電流Itnとして第2入力差動対12に供給される。
図26の演算増幅器1Aは、折り返しカスコードオペアンプである。下側回路21は、第1定電流回路24および第1ゲート接地回路25を含む。第1定電流回路24は、第1入力差動対10の差動電流を折り返す。第1ゲート接地回路25は、折り返された差動電流(第1折り返し差動電流という)の経路上に設けられる。上側回路22は、第1折り返し差動電流に対する能動負荷として機能し、第1折り返し差動電流を出力電圧Voutに変換する。
上側回路22は、第2定電流回路26および第2ゲート接地回路27を含む。第2定電流回路26は、第2入力差動対12の差動電流を折り返す。第2ゲート接地回路27は、折り返された差動電流の経路上に設けられる。下側回路21は第2折り返し差動電流に対する能動負荷として機能し、第2折り返し差動電流を出力電圧Voutに変換する。
第2定電流回路26のトランジスタM9,M10はバイアス回路23によってバイアスされ、定電流源として機能する。第1定電流回路24のトランジスタM5,M6は、トランジスタM5側を入力、M6側を出力とするカレントミラーであり、同じく定電流源として機能する。
図26において、第1補正信号Sc1、第2補正信号Sc2は電流信号である。第1定電流回路24は、トランジスタ対M5,M6と、それらのソースに接続されるソース抵抗R1,R2を備える。第1補正部42は、ソース抵抗R1,R2の一方に、補正電流I_R1,I_R2をソースすることにより、トランジスタ対M5,M6にミスマッチを導入する。トランジスタ対M5,M6と、抵抗ペアR1,R2の間には、抵抗ペアRa1,Ra2が挿入されている。この抵抗ペアRa1,Ra2と、電流信号の量と、抵抗ペアR1,R2の3つのパラメータによって、入力オフセット電圧の補正量を調節できる。
同様に上側回路22は、トランジスタ対M9,M10と、それらのソースに接続されるソース抵抗R3,R4を備える。第2補正部44は、ソース抵抗R3,R4の一方から、補正電流I_R3,I_R4をシンクすることにより、トランジスタ対M9,M10にミスマッチを導入する。トランジスタ対M9,M10と、抵抗ペアR3,R4の間には、抵抗ペアRa3,Ra4が挿入されている。この抵抗ペアRa3,Ra4と、電流信号の量と、抵抗ペアR3,R4の3つのパラメータによって、入力オフセット電圧の補正量を調節できる。
図27は、第1補正部42の構成例を示す回路図である。第1補正部42は主として、第1電流源50、第1検出トランジスタM31、第2検出トランジスタM32、第3検出トランジスタM33、第1スイッチSW1、第2スイッチSW2を備える。第1電流源50は、第1電流I1を生成する。第1電流源50は、定電流Itrim1を生成するトリミング可能な電流源52と、定電流Itrim1をコピーして折り返し、第1電流I1を出力するカレントミラー回路54を含む。
電流源52が生成する定電流Itrim1の電流量は、演算増幅器1Aの検査工程において決定される。具体的には、VCM=Vp=Vnとして、低電圧領域で演算増幅器1Aを動作させ、そのときの入力オフセット電圧を測定し、入力オフセット電圧がゼロに近づくように、定電流Itrim1が決定される。定電流Itrim1は上述の最大量MAX1に相当する。
第1検出トランジスタM31〜第3検出トランジスタM33は、ソース同士が共通に接続される。また第1検出トランジスタM31および第2検出トランジスタM32のドレイン同士が共通に接続される。第1検出トランジスタM31のゲートには第1入力電圧Vpが入力され、第2検出トランジスタM32のゲートには第2入力電圧Vnが入力される。第3検出トランジスタM33のゲートには適切なバイアス電圧Vbが印加される。このバイアス電圧Vbは、図26の上側回路22により生成されるバイアス電圧Vbを用いることができる。第3検出トランジスタM33のドレインと接地端子VSSの間には、トランジスタM34(あるいはその他の負荷)が設けられる。
第1スイッチSW1は、制御信号CNT1がハイのときオンとなり、第2スイッチSW2は、制御信号CNT2がハイのときオンとなる。第1検出トランジスタM31、第2検出トランジスタM32に流れる電流をIRとする。第1スイッチSW1がオン、第2スイッチSW2がオフのとき、電流IRは下側回路21の抵抗R1に供給される。反対に第1スイッチSW1がオフ、第2スイッチSW2がオンのとき、電流IRは下側回路21の抵抗R2に供給される。
Vgs31とVgs32のうち、大きい方の電圧をVgsと表す。同相入力電圧VCMがバイアス電圧Vbよりも十分に低い状態(Vgs33<Vgs)では、第1電流I1のすべてがトランジスタM31,M32側に流れ、電流IRが増大する。同相入力電圧VCMがバイアス電圧Vb程度まで増加すると、言い換えると、Vgs33≒Vgsとなると、トランジスタM33に電流が流れ始め、電流IRが減少し始める。同相入力電圧VCMがバイアス電圧Vbより高くなると、言い換えると、Vgs33>Vgsとなると、電流IRがさらに減少してゼロとなる。
図27の第1補正部42によれば、最大量が定電流Itrim1で規定され、同相入力電圧VCMに応じて電流量が動的に変化する第1補正電流Ic1を生成できる。
図28(a)、(b)は、第2補正部44の構成例を示す回路図である。図28(a)を参照すると、第2補正部44は、第2電流源56、第3スイッチSW3、第4スイッチSW4を含む。第3スイッチSW3、第4スイッチSW4は、制御信号CNT1,CNT2に応じて相補的にオンとなる。第2電流源56は、トリミングに応じて最大量が設定可能であり、切り替え回路30の状態に応じて、ゼロから最大量の間で変化する補正電流IR2を生成可能に構成される。
図28(b)を参照する。トランジスタM41,M42は、切り替え回路30のトランジスタM22,M23と接続され、カレントミラー回路を形成する。トランジスタM41に流れる電流I2は、切り替え回路30に流れるシンク電流I1_2に応じており、同相入力電圧VCMの上昇にともない、増大していく。
カレントミラー回路58は、トランジスタM41の電流I2を折り返す。カレントミラー回路60は、ミラー比Kが変更可能に構成され、OUT端子から、第2補正電流Ic2=I2’×Kをシンクする。複数のトランジスタM51,M52…のサイズは、バイナリで重み付けされてもよい。
カレントミラー回路58は、複数のヒューズF1,F2…と、複数のトランジスタM61,M62…を含む。複数のヒューズF1、F2…それぞれを溶断するか否かに応じて、ミラー比Kが変更可能である。具体的には、i番目のヒューズF1を溶断すると、対応トランジスタM6iがオフとなり、電流経路が遮断される。
図28(a)、(b)の第2補正部44によれば、相電圧VCMに応じて電流量が動的に変化する電流I2を、トリミングに応じたミラー比Kで増幅することにより、上側回路22のトランジスタ対M5,M6に適切なオフセットを導入できる。
図29は、図25の演算増幅器1Aの動作を説明する図である。横軸は同相入力電圧を表す。図29には、第1テイル電流I1_1、第2テイル電流I1_2、第1補正電流I_R1,R2、第2補正電流I_R3,R4が示される。
図30は、図25の演算増幅器1Aにおける同相入力電圧と入力オフセット電圧の関係を示す図である。図30には、図28(b)のカレントミラー回路60のミラー比Kをパラメータとする複数の特性が示される。これらの特性は、第1補正部42を最適化する前の特性を示しており、したがって低電圧領域における入力オフセット電圧は、非ゼロとなっている。図30からわかるように、高電圧領域における入力オフセット電圧の調整は、低電圧範囲における入力オフセット電圧に影響を及ぼさない。したがって、高電圧領域と低電圧領域の入力オフセット電圧を独立して最適化することができ、それらの両方をゼロに近づけることができる。
(変形例4.1)
図31は、変形例4.1に係る演算増幅器1Bの回路図である。演算増幅器1Bの構成、動作について、図25の演算増幅器1Aとの相違点を説明する。図25の演算増幅器1Aでは、第1補正信号Sc1が、同相入力電圧VCMに応じて変化していた。これに対して、図31の演算増幅器1Bでは、補正回路40Bの第1補正部42Bが生成する第1補正信号Sc1は、同相入力電圧VCMに依存せず一定である。
図32は、第1補正部42Bの回路図である。第1補正部42Bは、図27の第1補正部42から、トランジスタM31〜M34を省略した構成として把握され、カレントミラー回路54の出力電流I1が、補正電流IRとなる。
図33は、図31の演算増幅器1Bの動作を説明する図である。横軸は同相入力電圧を表す。図33には、第1テイル電流I1_1、第2テイル電流I1_2、第1補正電流I_R1,R2、第2補正電流I_R3,R4が示される。
図34は、図31の演算増幅器1Bにおける同相入力電圧と入力オフセット電圧の関係を示す図である。図30には、図28(b)のカレントミラー回路60のミラー比Kをパラメータとする複数の特性が示される。これらの特性は、第1補正部42を最適化する前の特性を示しており、したがって低電圧領域における入力オフセット電圧は、非ゼロとなっている。変形例4.1においても、高電圧領域における入力オフセット電圧の調整は、低電圧範囲における入力オフセット電圧に影響を及ぼさない。したがって、高電圧領域と低電圧領域の入力オフセット電圧を独立して最適化することができ、それらの両方をゼロに近づけることができる。
ただし変形例4.1では、図34において破線で示すように、高電圧領域の入力オフセット電圧を低電圧領域のそれと等しくしたときに、遷移領域において、完全に補償しきれないディップ(あるいはピーク)が残る場合がある。したがって、変形例4.1は、入力オフセット電圧の補償能力の犠牲と引き換えに、実施例4.1に比べて回路面積を小さくできる。逆に見れば、実施例4.1によれば、遷移領域も含めた同相入力電圧範囲において、フラットなゼロの入力オフセット電圧を実現できる。
(変形例4.2)
変形例4.1では、第1補正電流を一定として、第2補正電流を同相入力電圧に応じて動的に変化させたがその限りでない。その反対に、第2補正電流を一定として、第1補正電流を同相入力電圧に応じて動的に変化させてもよい。
(変形例4.3)
図35〜図37を参照して、変形例4.3に係る演算増幅器1Cを説明する。図35は、変形例4.3に係る演算増幅器1Cの回路図である。図35の演算増幅器1Cと図26の演算増幅器1Aの相違点を説明する。第1補正部42Cは、下側回路21CのトランジスタM6,M5それぞれのドレインの電圧Vu,Vvを変化させる。第2補正部44Cは、上側回路22CのトランジスタM9,M10それぞれのドレインの電圧Vx,Vyを変化させる。
図36(a)、(b)は、図35の第1補正部42Cおよび第2補正部44Cの回路図である。第1補正部42Cは、トランジスタM11〜M14、コモンモードフィードバック回路70、補正電流生成部72を備える。コモンモードフィードバック回路70はトランジスタM11,M12のドレインを同相電圧に固定し、トランジスタM13,M14の飽和を防止する。
補正電流生成部72は、ノードV3,V4の一方からトリミング可能な電流をシンクする。シンク電流の量は、オフセット電圧がゼロに近づくように調節される。たとえば補正電流生成部72は、図28(a)の第2補正部44と同様に構成することができる。トランジスタM13,M14のドレインは、図35のトランジスタM6,M5のドレインと接続される。
第2補正部44Cは、トランジスタM15〜M18、コモンモードフィードバック回路74、補正電流生成部76を備える。コモンモードフィードバック回路74はトランジスタM15,M16のドレインを同相電圧に固定し、トランジスタM17,M18の飽和を防止する。
補正電流生成部76は、ノードV1,V2の一方にトリミング可能な電流をソースする。ソース電流の量は、オフセット電圧がゼロに近づくように調節される。たとえば補正電流生成部76は、図27の第1補正部42あるいは図32の第1補正部42Bと同様に構成することができる。トランジスタM17,M18のドレインは、図35のトランジスタM9,M10のドレインと接続される。
図37は、切り替え回路80の回路図である。切り替え回路80は、図36(a)の第1補正部42Cと図36(b)の第2補正部44Cの動作を切り替える。切り替え回路80は、トランジスタM71〜M75を含む。切り替え回路80の基本的な構成および動作は、図26の切り替え回路30と同様である。
トランジスタM71のソースは、図36(a)のノードN1と接続される。同相入力電圧VCMが低いとき、トランジスタM71に流れる電流はゼロであり、図36(a)のトランジスタM11,M12には、テイル電流IA1が流れる。同相入力電圧VCMが増大すると、トランジスタM71に流れる電流が増加し、図36(a)のトランジスタM11,M12のテイル電流が減少し、第1補正部42Cがオフになる。
またトランジスタM73は、図36(b)のトランジスタM15,M16のテイル電流源75に相当する。同相入力電圧VCMが低いとき、トランジスタM71に流れる電流はゼロであり、したがってテイル電流IB1もゼロである。同相入力電圧VCMが増大すると、トランジスタM71に流れる電流が増加し、テイル電流IB1が増加し、図36(b)のトランジスタM15,M16のテイル電流が減少し、第2補正部44Cがオンになる。
(付記4)
実施の形態4には以下の技術思想が開示される。
(項目4.1)
第1入力電圧を受ける反転入力端子および第2入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第1極性の第1入力差動対と、
前記反転入力端子および非反転入力端子と接続される第2極性の第2入力差動対と、
前記第1入力差動対に第1テイル電流を供給する第1テイル電流源と、
前記第2入力差動対に第2テイル電流を供給する第2テイル電流源と、
前記第1入力差動対に流れる差動電流、前記第2入力差動対に流れる差動電流を、出力電圧に変換する出力段と、
前記第1入力電圧および前記第2入力電圧に応じて、前記出力段の状態を動的に変化させる補正回路と、
を備えることを特徴とする演算増幅器。
(項目4.2)
前記出力段は、電源ラインと接地ラインの間に縦積みされる上側回路と下側回路を含み、
前記補正回路は、前記第1入力差動対がアクティブであるとき、前記下側回路の状態を調節し、前記第2入力差動対がアクティブであるとき、前記上側回路の状態を調節することを特徴とする項目4.1に記載の演算増幅器。
(項目4.3)
前記出力段は、
前記第1入力差動対の差動電流を折り返す第1定電流回路と、
前記第1定電流回路によって折り返される差動電流の経路に設けられる第1ゲート接地回路と、
前記第2入力差動対の差動電流を折り返す第2定電流回路と、
前記第2定電流回路によって折り返される差動電流の経路に設けられる第2ゲート接地回路と、
を含み、
前記補正回路は、前記第1入力電圧および前記第2入力電圧に応じて、前記第1定電流回路と前記第2定電流回路の状態を調整することを特徴とする項目4.1または4.2に記載の演算増幅器。
(項目4.4)
前記補正回路は、
前記第1定電流回路に第1補正電流を供給する第1補正部と、
前記第2定電流回路に第2補正電流を供給する第2補正部と、
を含むことを特徴とする項目4.3に記載の演算増幅器。
(項目4.5)
前記第1補正部は、
第1基準電流を生成する第1電流源と、
前記第1入力電圧がゲートに入力される第1トランジスタと、
前記第1トランジスタと並列に設けられ、前記第2入力電圧がゲートに入力される第2トランジスタと、
を含み、前記第1補正電流は、前記第1トランジスタおよび前記第2トランジスタに流れる電流に応じていることを特徴とする項目4.4に記載の演算増幅器。
(項目4.6)
前記第1入力電圧および前記第2入力電圧に応じて、前記第1テイル電流と前記第2テイル電流を動的に変化させる切り替え回路をさらに備えることを特徴とする項目4.1から4.5のいずれかに記載の演算増幅器。
(項目4.7)
前記補正回路は、前記切り替え回路の状態と連動して、前記出力段の状態を調節することを特徴とする項目4.6に記載の演算増幅器。
(項目4.8)
第1入力電圧を受ける反転入力端子および第2入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第1入力差動対と、
前記反転入力端子および非反転入力端子と接続される第2入力差動対と、
前記第1入力差動対に第1テイル電流を供給する第1テイル電流源と、
前記第2入力差動対に第2テイル電流を供給する第2テイル電流源と、
前記第1入力電圧および前記第2入力電圧に応じて、前記第1テイル電流と前記第2テイル電流を動的に変化させる切り替え回路と、
第1入力差動対に接続される下側回路および第2入力差動対と接続される上側回路を含む出力段と、
前記第1入力電圧および前記第2入力電圧に応じた第1補正電流を前記下側回路に供給するとともに、前記切り替え回路の状態に応じた第2補正電流を前記上側回路に供給する補正回路と、
を備えることを特徴とする演算増幅器。
(項目4.9)
第1入力電圧を受ける反転入力端子および第2入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第1入力差動対と、
前記反転入力端子および非反転入力端子と接続される第2入力差動対と、
前記第1入力差動対に第1テイル電流を供給する第1テイル電流源と、
前記第2入力差動対に第2テイル電流を供給する第2テイル電流源と、
前記第1入力電圧および前記第2入力電圧に応じて、前記第1テイル電流と前記第2テイル電流を動的に変化させる切り替え回路と、
前記第1入力差動対の差動電流を折り返す第1定電流回路と、
前記第1定電流回路によって折り返される差動電流の経路に設けられる第1ゲート接地回路と、
前記第2入力差動対の差動電流を折り返す第2定電流回路と、
前記第2定電流回路によって折り返される差動電流の経路に設けられる第2ゲート接地回路と、
前記切り替え回路と連動して、前記第1定電流回路、前記第2定電流回路に、第1補正電流、第2補正電流を供給する補正回路と、
を備えることを特徴とする演算増幅器。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
100 基準電流源
102 電源ライン
104 接地ライン
110 カレントミラー回路
112 第1経路
114 第2経路
116 第3経路
C1 キャパシタ
M1 第1トランジスタ
M2 第2トランジスタ
M3 第3トランジスタ
M4 第4トランジスタ
M5 第5トランジスタ
M6 第6トランジスタ
R 抵抗

Claims (11)

  1. 制御端子同士が接続された第1トランジスタと第2トランジスタと、
    第1トランジスタを含む第2経路に前記第2トランジスタを含む第1経路に流れる電流と同量の電流を供給し、それとは別の第3経路に、第1経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、
    前記第3経路上に設けられ、そのソースが前記第1トランジスタの一端と接続される第3トランジスタと、
    前記第3経路上の前記第3トランジスタより低電位側に設けられ、ゲートが前記第3トランジスタのゲートと共通に接続される第4トランジスタと、
    前記第4トランジスタのソースと前記第2トランジスタの一端の間に設けられた抵抗と、
    を備えることを特徴とする基準電流源。
  2. 前記第3トランジスタおよび前記第4トランジスタはサブスレッショルド領域で動作することを特徴とする請求項1に記載の基準電流源。
  3. 前記第3経路上の前記第4トランジスタより低電位側に設けられた第5トランジスタをさらに備え、
    前記第5トランジスタの制御端子の電圧が、前記第3トランジスタおよび前記第4トランジスタのゲートに供給されることを特徴とする請求項1または2に記載の基準電流源。
  4. 前記カレントミラー回路は、
    前記第1トランジスタと接続される第6トランジスタと、
    前記第2トランジスタと接続される第7トランジスタと、
    前記第3経路と接続される第8トランジスタと、
    を含むことを特徴とする請求項1または2に記載の基準電流源。
  5. 制御端子同士が接続された第1トランジスタと第2トランジスタと、
    第1トランジスタを含む第2経路に前記第2トランジスタを含む第1経路に流れる電流と同量の電流を供給し、それとは別の第3経路に、第1経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、
    前記第3経路上に直列に設けられ、それぞれのゲートが共通に接続される複数のMOSトランジスタと、
    を備え、
    前記第1トランジスタの一端は、前記複数のMOSトランジスタのひとつの一端と接続され、前記第2トランジスタの一端は、抵抗を介して、前記複数のMOSトランジスタの別のひとつの一端と接続されることを特徴とする基準電流源。
  6. 前記第1トランジスタと前記第2トランジスタのサイズは等しいことを特徴とする請求項1から5のいずれかに記載の基準電流源。
  7. 前記第1トランジスタおよび前記第2トランジスタはFET(Field Effect Transistor)であることを特徴とする請求項1から6のいずれかに記載の基準電流源。
  8. 前記第1トランジスタおよび前記第2トランジスタはバイポーラトランジスタであることを特徴とする請求項1から6のいずれかに記載の基準電流源。
  9. 起動回路をさらに備え、
    前記起動回路は、
    電源ラインと接地ラインの間に設けられ、起動時において前記電源ラインから前記接地ラインに第1電流が流れるとともに、前記第1電流に応じた第2電流を前記基準電流源に供給する第1回路と、
    前記第2電流に応じた第3電流が流れると、前記第2電流がゼロになるように前記第1回路に作用する第2回路と、
    前記第2電流に応じた第4電流によって充電されるキャパシタと、
    を含み、
    前記第1回路は、前記キャパシタの電圧が上昇すると、前記第1回路に流れる前記第1電流が遮断されるよう構成されることを特徴とする請求項1から8のいずれかに記載の基準電流源。
  10. 起動回路をさらに備え、
    前記起動回路は、
    第1端が接地されたキャパシタと、
    ゲートが接地された第1トランジスタと、
    ソースが接地され、ゲートドレイン間が前記第1トランジスタのドレインと接続された第2トランジスタと、
    ソースが接地され、ゲートが前記第2トランジスタのゲートと接続され、ドレインが前記基準電流源のトランジスタのゲートおよびドレインと接続された第3トランジスタと、
    ソースが電源ラインと接続され、ドレインが前記第1トランジスタのソースと接続され、ゲートに前記キャパシタの第2端の電圧が印加される第4トランジスタと、
    ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続された第5トランジスタと、
    ソースが接地され、ゲートドレイン間が接続された第6トランジスタと、
    ソースが接地され、ゲートが前記第6トランジスタのゲートと接続され、ドレインが前記第2トランジスタのドレインと接続された第7トランジスタと、
    ソースが前記第5トランジスタのドレインと接続され、ドレインが前記第6トランジスタのドレインと接続され、ゲートに前記キャパシタの前記第2端の電圧が印加された第8トランジスタと、
    ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続され、ドレインが前記キャパシタの前記第2端と接続された第9トランジスタと、
    を含むことを特徴とする請求項1から8のいずれかに記載の基準電流源。
  11. 請求項1から9のいずれかに記載の基準電流源を備えることを特徴とする半導体装置。
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