JP7120555B2 - 差動増幅器 - Google Patents
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Description
このような観点から、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧に対するトランスコンダクタンスgmの変動抑圧を可能とした回路構成のコンパレータやオペアンプは、様々なものが提案、実用化されている(例えば、非特許文献1、特許文献1、2等参照)。
このコンパレータは、トランジスタM1,M2により構成された第1の差動対DEF1と、トランジスタM3,M4及び第1の定電流源CS1により構成された第2の差動対DEF2と、トランジスタM5~M8を用いて構成されたフォールデットカスコード回路CASと、トランジスタM11,M12により構成されたテール電流供給回路TAIとに大別されて構成されたものとなっている。
フォールデットカスコード回路CASは、第1の差動対DEF1と第2の差動対DEF2を繋ぐ機能を有するもので、トランジスタM5,M6には、PMOSFETが、トランジスタM7,M8には、NMOSFETが、それぞれ用いられている。
なお、抵抗器R1、R2、R5の抵抗値を、便宜的に、それぞれR1、R2、R5とすると、これらの抵抗値は、R1=R2=R5と設定されている。
このテール電流供給回路TAIは、同相入力電圧に応じて第1の差動対DEF1にテール電流を流すための切り替え機能を果たすものとなっている。
同相入力電圧が負電源電圧VSSと基準電圧Vref1との間にある場合、第1の定電流源CS1の電流I1は、第2の差動対DEF2に流れ、このときの第2の差動対DEF2におけるgmは、下記する式1により与えられる。
なお、Vref1は、PMOSFETを用いたトランジスタM10のゲートに印加される基準電圧である。
まず、電流I1は、トランジスタM3,M4に流れずにトランジスタM10に流れる。トランジスタM10に流れた電流I1は、トランジスタM11,M12により第1の差動対DEF1のテール電流となる。
したがって、このときの第1の差動対DEF1のgmは、下記する式2により与えられる。
この場合、WP、LP、WN、LNを適切に選択することで、gmP=gmNとすることができる。つまり、同相入力電圧に対して、第1及び第2の差動対DEF1,DEF2のgmを一定に保つことができる。
このような同相入力電圧の変化による応答特性の変化が生ずるのは、以下のような理由によるものである。
まず、図20の回路を用いたコンパレータの伝搬遅延時間を求める。
かかるコンパレータの伝搬遅延時間は、出力トランジスタであるトランジスタM13のゲート電位が変化する応答時間が主であることを前提とする。
したがって、電流IM6の大きさは、第2の定電流源CS2の電流値I2と同じとなる。
そして、トランジスタM6を流れる電流は、下記する式5を満たすように定められる。
図17においては、同相入力電圧が負電源電圧VSSと基準電圧Vref1との間にある場合(第2差動対の動作領域)より、同相入力電圧が基準電圧Vref1と正電源電圧VDDとの間にある場合(第1差動対の動作領域)の方が電流IM6は小さいことが確認できる。
このように従来の差動増幅器を用いたコンパレータは、同相入力電圧の変化によって応答特性が変化するという問題がある。
なお、図20に示された回路を構成する構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図21に示された回路は、図20に示された回路における寄生容量Cxを削除し、トランジスタM13のゲートと出力端子OUTとの間に位相補償容量Ccを追加したもので、他は、図20に示された回路と基本的に同一である。
なお、寄生容量Cxを削除したのは、一般的には位相補償容量CcはCxより十分大きく、寄生容量Cxの影響を無視できるためである。
まず、同相入力電圧が負電源電圧VSSと基準電圧Vref1との間にある場合、すなわち、第2の差動対DEF2が動作状態にある場合のスルーレートは下記する式8で表される。
図19には、スルーレートの変化例が示されており、同図によれば、同相入力電圧が負電源電圧VSSと基準電圧Vref1との間にある場合より、同相入力電圧が正電源電圧VDDと基準電圧Vref1との間にある場合の方がスルーレートが小さいことが確認できる。
このように、従来の差動増幅器を用いたオペアンプは、同相入力電圧の変化によって応答特性が変化するという問題がある。
第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、抵抗制御用抵抗器、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記抵抗制御用抵抗器、前記ミラー元用抵抗器、前記ミラー元用MOSトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、前記抵抗制御用抵抗器と並列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする。
請求項2に係る差動増幅器は、
第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、抵抗制御用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記抵抗制御用抵抗器、前記ミラー元用MOSトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、前記抵抗制御用抵抗器と並列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする。
請求項3に係る差動増幅器は、
第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用MOSトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、前記ミラー元用抵抗器と前記ミラー元用MOSトランジスタの相互の接続点に一端が接続された抵抗制御用抵抗器と、前記抵抗制御用抵抗器の他端と正電源電圧との間に直列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする。
請求項4に係る差動増幅器は、
第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用MOSトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、正電源電圧に一端が接続された抵抗制御用抵抗器が設けられると共に、前記抵抗制御用抵抗器の他端と、前記ミラー元用抵抗器と前記ミラー元用MOSトランジスタの相互の接続点との間に直列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の関連技術の差動増幅器における回路構成について、図1を参照しつつ説明する。
この関連技術の差動増幅器Aは、第1及び第2のトランジスタ(図1においては、それぞれ「M1」、「M2」と表記)1,2により構成された第1の差動対101と、第3及び第4のトランジスタ(図1においては、それぞれ「M3」、「M4」と表記)3,4、及び、第1の定電流源(図1においては「CS1」と表記)21により構成された第2の差動対102と、第5乃至第8のトランジスタ(図1においては、それぞれ「M5」、「M6」、「M7」、「M8」と表記)5~8を用いて構成されたフォールデットカスコード回路103と、第10乃至第12のトランジスタ(図1においては、それぞれ「M10」、「M11」、「M12」と表記)10,11,12により構成されたテール電流供給回路104とに大別されて構成されたものとなっている。
第1のトランジスタ1のドレインは、第1の抵抗器(図1においては「R1」と表記)31を介して、第2のトランジスタ2のドレインは、第2の抵抗器(図1においては「R2」と表記)32を介して共に、正電源電圧VDDが印加されるようになっている一方、各々のソースは、相互に接続されて第12のトランジスタ12のドレインに接続されている。
第3及び第4のトランジスタ3,4のソースは相互に接続され、その接続点と正電源電圧端子43との間には、第1の定電流源(図1においては「CS1」と表記)21が接続されている。
さらに、第3のトランジスタ3のゲートは、先の第1のトランジスタ1のゲートに、第4のトランジスタ4のゲートは、先の第2のトランジスタ2のゲートに、それぞれ接続されている。
第5及び第6のトランジスタ5,6は、各々のゲートが相互に接続される一方、第5のトランジスタ5のソースは、第1のトランジスタ1のドレインに、第6のトランジスタ6のソースは、第2のトランジスタ2のソースに、それぞれ接続されている。
また、第8のトランジスタ8のドレインは、第6のトランジスタ6のドレインに接続されている。
一方、第7のトランジスタ7のソースは、第3のトランジスタ3のドレインに、第8のトランジスタ8のソースは、第4のトランジスタ4のドレインに、それぞれ接続されている。
すなわち、ミラー元用MOSトランジスタとしての第9のトランジスタ9は、そのゲートとドレインが相互に接続されてダイオード接続状態とされると共に、その接続点は、第5及び第6のトランジスタ5,6のゲートに接続されている。
なお、第1、第2、及び、第5の抵抗器31,32,35の抵抗値を、便宜的に、それぞれR1、R2、R5とすると、これらの抵抗値は、R1=R2=R5と設定されている。
ミラー出力増設用MOSトランジスタとしての第100のトランジスタ15には、NMOSFETが用いられており、そのソースには、負電源電圧VSSが印加されるようになっている一方、ゲートは、次述するテール電流供給回路104を構成する第11及び第12のトランジスタ11,12のゲートに接続されている。
まず、第10のトランジスタ10のゲートは、基準電圧端子45に接続されて基準電圧Vref1が外部から印加されるようになっている一方、ソースは、第3及び第4のトランジスタ3,4のソースに接続されている。
また、第10のトランジスタ10のドレインは、第11のトランジスタ11のドレインに接続されている。
そして、第11のトランジスタ11がカレントミラー元となっており、そのカレントミラー比は1:1に設定されている。
先の第100のトランジスタ15は、上述の第11及び第12のトランジスタ11,12により構成されるカレントミラー回路における第2の出力トランジスタとしてミラー電流を出力するものとなっている。
さらに、第11のトランジスタ11と第100のトランジスタ15のカレントミラー比は、1:0.5に設定されており、第100のトランジスタ15を流れる電流をIM100とすると、I1:IM100=1:0.5となる。
第13のトランジスタ13には、NMOSFETが用いられており、そのドレインと正電源電圧端子43との間には、第3の定電流源(図1においては「CS3」と表記)23が直列接続されて設けられると共に、ドレインには、出力端子46が接続される一方、ソースには負電源電圧VSSが印加されるようになっている。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第13のトランジスタ13のゲート電位が変動する応答時間が主であるとの前提の下、以下説明する。
同相入力電圧が、負電源電圧VSSと基準電圧Vref1との間にある場合、換言すれば、第2の差動対102が動作している場合の応答時間を考えると、次のようになる。
まず、この場合の第13のトランジスタ13の応答時間tM13Nは、下記する式12により表される。
また、図12においては、第6のトランジスタ6の電流IM6がほぼ一定を保つことができる結果、伝搬遅延時間の同相入力電圧による変動が確実に抑制されていることが確認できる。
なお、上述した関連技術の回路例においては、トランジスタとしてMOSFETを用いたが、これに限定される必要はなく、例えば、バイポーラトランジスタであっても良い。
なお、図1に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
なお、寄生容量Cxを削除したのは、一般的に、位相補償コンデンサ24の容量CcはCxより十分大きく、寄生容量Cxの影響を無視できるためである。
オペアンプの応答特性の指標となるスルーレートSRは、下記する式16で表される。
したがって、この図6に示されたオペアンプは、応答特性の一例が図13に示されたように、同相入力電圧が変化しても従来と異なり、スルーレートSRの変動が十分抑制されたものとなる。
なお、図1に示された関連技術の回路例同様、この図6に示された回路においても、トランジスタがMOSFETに限定される必要はなく、例えば、バイポーラトランジスタであっても良い。
なお、図1に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第1の基本実施回路は、図1に示された関連技術の回路の第100のトランジスタ15に代えて、第101のトランジスタ(図2においては「M101」と表記)16、及び、第101の抵抗器(図2においては「R101」と表記)36が次述するように設けられた構成を有するものである。
そして、第101のトランジスタのゲートは、第3及び第4のトランジスタ3,4のソースに接続されている。
また、第2、第5、及び、第101の抵抗器32,35,36の抵抗値は、R2=R5=R101に設定される。ここで、R2は、第2の抵抗器32の抵抗値、R5は第5の抵抗器35の抵抗値、R101は第101の抵抗器36の抵抗値とする。
そして、第101のトランジスタ16にドレイン電流が流れなくなる際の、ゲート電位VgM101は、下記する式17を満足するように設定されるものとする。
かかる前提の下、この第1の基本実施例における回路の動作を説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第13のトランジスタ13のゲート電位が変動する応答時間が主であるものとの前提の下で、以下の説明することとする。
第13のトランジスタ13の応答時間tM13Pは、下記する式18により表される。
このとき、第10のトランジスタ10には、電流I1は流れていない。
したがって、第101のトランジスタ16のゲート電位は、先の式17で表される電位より低い。よって、第101のトランジスタ16にはドレイン電流が流れており、ドレインとソース間の抵抗は小さい状態にある。
ここで、先に述べたように、第2の抵抗器32の抵抗値R2と第5の抵抗器35の抵抗値R5は、R2=R5であり、第6のトランジスタ6と第9のトランジスタ9のカレントミラー比は、1:1であるので、第13のトランジスタ13の応答時間tM13Pは、下記する式20により表される。
第13のトランジスタ13の応答時間tM13Nは、下記する式21により表される。
また、図15においては、第6のトランジスタ6の電流IM6がほぼ一定を保つことができる結果、伝搬遅延時間の同相入力電圧による変動が確実に抑制されていることが確認できる。
先の図1に示された関連技術の回路においては、第100のトランジスタ15に電流IM100を流す構成であったのに対して、この第1の基本実施回路は、電流消費を伴う第100のトランジスタ15が不要なため、関連技術の回路に比してより低消費電力化が可能なものとなっている。
なお、図1、図2に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第1の適用回路例におけるオペアンプが、図2に示された第1の基本実施例回路例と異なる点は、出力端子46と第13のトランジスタ13のゲートとの間に、位相補償コンデンサ24を接続する一方、図2における寄生容量Cxを削除したことである。
したがって、この第1の適用回路例におけるオペアンプは、図16に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
つまり、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なオペアンプであるということができる。
なお、図1、図2に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の基本実施回路は、図1に示された関連技術の回路の第100のトランジスタ15に代えて、第102のトランジスタ(図3においては「M102」と表記)17、及び、第102の抵抗器(図3においては「R102」と表記)37が次述するように設けられた構成を有するものである。
そして、第102のトランジスタ17のゲートは、第3及び第4のトランジスタ3,4のソースに接続されている。
さらに、関連技術の回路例同様、第6のトランジスタ6と第9のトランジスタ9のカレントミラー比、第11及び第12のトランジスタ11,12のカレントミラー比は、いずれも1:1である。
この第2の基本実施回路の動作は、図2に示された第1の基本実施回路の動作と基本的に同様である。
したがって、第6のトランジスタ6の電流IM6の同相入力電圧依存性は、先の図14に示された特性線と同様となり、第2の基本実施回路における伝搬遅延時間の同相入力電圧依存性は、図15に示された特性線と同様となる。
先の図1に示された関連技術の回路においては、第100のトランジスタ15に電流IM100を流す構成であったのに対して、この第2の基本実施回路は、電流消費を伴う第100のトランジスタ15が不要なため、関連技術の回路に比してより低消費電力化が可能なものとなっている。
なお、図1、図2、図3に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
すなわち、この第2の適用回路におけるオペアンプは、図16に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
つまり、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なオペアンプであるということができる。
なお、図1、図2、図3に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の基本実施回路は、図1に示された関連技術の回路の第100のトランジスタ15に代えて、第103のトランジスタ(図4においては「M103」と表記)18、及び、第103の抵抗器(図4においては「R103」と表記)38が次述するように設けられた構成を有するものである。
そして、第103のトランジスタ18のゲートは、第3及び第4のトランジスタ3,4のソースに接続されている。
また、第1の定電流源21に流れる電流I1と第2の定電流源22に流れる電流I2との関係は、I1:I2=1:0.5に設定されている。
かかる前提の下、この第3の基本実施回路の動作を説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第13のトランジスタ13のゲート電位が変動する応答時間が主であるものとの前提の下で、以下の説明することとする。
第13のトランジスタ13の応答時間tM13P、下記する式29により表される。
このとき、第10のトランジスタ10には、電流I1は流れていない。
したがって、第103のトランジスタ18のゲート電位は、先の式28で表される電位より低い。よって、第103のトランジスタ18にはドレイン電流が流れており、ドレインとソース間の抵抗は小さい状態にある。
そのため、正電源電圧VDDと第9のトランジスタ9のソースとの間の電圧降下は、下
記する式30より表される。
また、(R5//R103)は、第5の抵抗器35と第103の抵抗器38の並列抵抗値を意味する。
ここで、先に述べたように、第2の抵抗器32の抵抗値R2、第5の抵抗器35の抵抗値R5、第103の抵抗器38の抵抗値R103の関係は、(2×R2)=R5=R103であり、第6のトランジスタ6と第9のトランジスタ9のカレントミラー比は、1:1であるので、第13のトランジスタ13の応答時間tM13Pは、下記する式31により表される。
第13のトランジスタ13の応答時間tM13Nは、下記する式32により表される。
よって、この第3の基本実施回路をコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
なお、図1、図2、図3、図4に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の適用回路例におけるオペアンプは、出力端子46と第13のトランジスタ13のゲートとの間に、位相補償コンデンサ24を接続する一方、図4における寄生容量Cxを削除した点が、図4に示された第3の基本実施例回路例と異なるものである。
したがって、この第3の適用回路例におけるオペアンプは、図16に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
なお、この第3の適用回路例には、先に、図6に示された関連技術の適用回路例と異なり、電流消費を伴う第100のトランジスタ15が不要な構成であるため、関連技術の適用回路に比してより低消費電力化が可能なものとなっている。
なお、図1乃至図4のいずれかに示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第4の基本実施回路は、図1に示された関連技術の回路の第100のトランジスタ15に代えて、第104のトランジスタ(図5においては「M104」と表記)19、及び、第104の抵抗器(図5においては「R104」と表記)39が次述するように設けられた構成を有するものである。
また、第1の定電流源21に流れる電流I1と第2の定電流源22に流れる電流I2との関係は、I1:I2=1:0.5に設定されている。
したがって、第6のトランジスタ6の電流IM6の同相入力電圧依存性は、先の図14に示された特性線と同様となり、第4の基本実施回路における伝搬遅延時間の同相入力電圧依存性は、図15に示された特性線と同様となる。
先の図1に示された関連技術の回路においては、第100のトランジスタ15に電流IM100を流す構成であったのに対して、この第3の基本実施回路は、電流消費を伴う第100のトランジスタ15が不要なため、関連技術の回路に比してより低消費電力化が可能なものとなっている。
なお、図1乃至図5のいずれかに示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第4の適用回路例におけるオペアンプは、出力端子46と第13のトランジスタ13のゲートとの間に、位相補償コンデンサ24を接続する一方、図5における寄生容量Cxを削除した点が、図3に示された第2の基本実施回路例と異なるものである。
すなわち、この第4の適用回路におけるオペアンプは、図16に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
なお、この第4の適用回路例には、先に、図6に示された関連技術の適用回路例と異なり、電流消費を伴う第100のトランジスタ15が不要な構成であるため、関連技術の適用回路に比してより低消費電力化が可能なものとなっている。
所望される差動増幅器に適用できる。
102…第2の差動対
103…フォールデットカスコード回路
104…テール電流供給回路
Claims (4)
- 第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、抵抗制御用抵抗器、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記抵抗制御用抵抗器、前記ミラー元用抵抗器、前記ミラー元用MOSトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、
前記抵抗制御用抵抗器と並列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、
前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする差動増幅器。 - 第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、抵抗制御用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記抵抗制御用抵抗器、前記ミラー元用MOSトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、
前記抵抗制御用抵抗器と並列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、
前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする差動増幅器。 - 第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用MOSトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、
前記ミラー元用抵抗器と前記ミラー元用MOSトランジスタの相互の接続点に一端が接続された抵抗制御用抵抗器と、前記抵抗制御用抵抗器の他端と正電源電圧との間に直列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、
前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする差動増幅器。 - 第1及び第2のMOSトランジスタを用いてなる第1の差動対と、第3及び第4のMOSトランジスタを用いてなる第2の差動対とによって構成される入力段と、前記第1の差動出力を出力可能とするフォールデットカスコード回路と、前記第1の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
前記フォールデットカスコード回路を構成するMOSトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用MOSトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用MOSトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、
正電源電圧に一端が接続された抵抗制御用抵抗器が設けられると共に、前記抵抗制御用抵抗器の他端と、前記ミラー元用抵抗器と前記ミラー元用MOSトランジスタの相互の接続点との間に直列接続され、ゲートが前記第3及び第4のMOSトランジスタのソースに接続される抵抗制御用MOSトランジスタを備え、
前記抵抗制御用MOSトランジスタは、前記第1の差動対が動作する場合に非動作状態に制御され、前記第2の差動対が動作する場合に動作状態に制御されることを特徴とする差動増幅器。
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