JP2009087203A

JP2009087203A - 定電流源回路

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Publication number: JP2009087203A
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Inventors: Akira Ide; 昭井出
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Abstract

【課題】出力電圧の変化に伴う出力電流の変動がなく、かつ出力電圧が低い場合においても、より低い電圧まで動作可能な定電流源回路を提供する提供する。
【解決手段】本発明の定電流源回路は、出力電流を出力する出力端子の電圧を検出し、該検出した電圧から制御電圧を生成する制御電圧生成部と、制御電圧により基準電流の電流量を調整する基準電流調整部と、調整された基準電流に応じた出力電流を出力するカレントミラー部とを有する。
【選択図】図１

Description

本発明は、集積回路等に用いられるＣＭＯＳ集積回路技術によって製造される定電流源回路に関する。
関する。

機器の低消費電力化において、これに用いるＬＳＩ（Large Scale Integration）の電源電圧の低下に伴って、アナログ回路の動作電源電圧の下限を設計する事が難しくなってきている。
これは、電源電圧の低下に対し、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの閾値電圧Ｖtがスケーリングされていない事が大きく影響している。
例えば、定電流源においては、その最小出力電圧を下げようとした場合、電源電圧の低下に合わせて、ＭＯＳトランジスタの閾値電圧Ｖtを小さくする必要がある。
しかしながら、閾値電圧を低下させることは、リーク電流が増加するという問題を招くこととなるため限界がある。
あるいは、非常に大きな面積のＭＯＳトランジスタに小さな電流を流すことにより、ＭＯＳトランジスタに必要な電圧を少なくして、電圧マージンを確保しようとする場合、製造コストが増加して経済的にデメリットが大きくなる欠点を有する。
低い電圧においても電流低下が少なく、安定した電流値が広い電圧範囲で確保できる定電流源回路は、あらゆるＬＳＩにおいて望まれる要素回路である。

第１の従来の定電流源回路の例として、図１３のカレントミラー回路に関して説明する。
ｎチャネル型のＭＯＳトランジスタＭ１００は、基準電流Ｉ0が流れており、ダイオード接続されているので、ドレインとゲートの電位は等しく、ＶGS0＝ＶDS0である。
ＭＯＳトランジスタＭ１０１は、定電流源の出力用として設けられており、ＭＯＳトランジスタＭ１００のゲート電圧に等しく、ドレイン電圧がＭＯＳトランジスタＭ１００のドレイン電圧ＶDS0(=ＶGS0)と等しい場合、ＭＯＳトランジスタＭ１００とＭ１０１の動作条件が等価となり、ＭＯＳトランジスタのＬ（チャネル長）／Ｗ（チャネル幅）が等しいと、出力電流Ｉ1は基準電流Ｉ0と等しくなる（例えば、特許文献１参照）。

また、出力端子の電位ＶOUTがＶGS0よりも高くなった場合、ＭＯＳトランジスタＭ１０１のドレイン電圧が高くなることで、ＭＯＳトランジスタのチャネル長変調効果により、実効チャネル長が減少し、出力電流Ｉ1は基準電流Ｉ0に対して増加し、Ｉ1＞Ｉ0となり、等しい電流が流れなくなる。
逆に、ＶOUTがＶGS0よりも低下した場合、出力電流Ｉ1は減少し、Ｉ1＜Ｉ0となり。等しい電流が流れなくなる。

図１４にｎチャネル型ＭＯＳトランジスタのＩDS（ドレイン−ソース電流）−ＶDS特性ドレイン−ソース電圧）の例を示すが、飽和領域におけるドレイン電流のＶDSに対する傾きの逆数を、
ドレイン抵抗ｒDS＝ΔＶDS／ΔＩDS
とすれば、図１３の定電流源回路の出力抵抗ｒOUTはＭＯＳトランジスタＭ１０１のドレイン抵抗ｒDS1となる。
したがって、出力電流Ｉ1の電位ＶOUTによる変動を抑えるため、この出力抵抗ｒOUTを高くする必要があるが、図１３の回路においてはドレイン抵抗ｒDS1よりも高くすることが出来ないという問題がある。
このため、例えば、Ｉ0＝100μＡでドレイン抵抗ｒDS1が５０ｋΩであれば、１Ｖの電圧変化に対して２０μＡの変化が生じるので、２０％／Ｖと大きな出力電流変動となり、高い精度の定電流を供給することができなくなってしまう。

第２の従来回路の例として、第１の従来回路への対策として、定電流源の出力抵抗を高くすることを意図した、図１５のカスコードカレントミラー回路がある（例えば、特許文献２参照）。
この特許文献２の場合、ＭＯＳトランジスタＭ１０１のゲート電位がＭＯＳトランジスタＭ１００のゲート電位ＶGS0と、ＭＯＳトランジスタＭ１０３のゲート電位がＭＯＳトランジスタＭ１０２のゲート電位ＶGS0＋ＶGS2となっている。
このため、ＭＯＳトランジスタＭ１０３が飽和領域で動作していれば、ＭＯＳトランジスタＭ１０３のゲート−ソース間電圧ＶGS3はＶGS2に等しいので、ＭＯＳトランジスタＭ１０１のドレイン電位はＶGS0と等しいことになる。

すなわち、出力端子の電位の変化がＭＯＳトランジスタＭ１０１のドレイン電圧には影響しなくなることで、出力抵抗ｒOUTが高く、安定した出力電流が得られる事になる。
ＭＯＳトランジスタＭ１０３のドレイン抵抗ｒDS3、相互コンダクタンスをgm3とすれば、出力電圧の変化ΔＶOUTによって生じるＭＯＳトランジスタＭ１０３のゲート−ソース間電圧の変化ΔＶGS3は、ΔＶGS3＝ΔＶOUT／（gm3・ｒDS3）で表される。
例えば、gm3=１mS、ｒDS3＝５０ｋΩとすれば、ΔＶGS3=ΔＶOUT／５０となり、出力端子の電位変動は、ＭＯＳトランジスタＭ１０１のドレインに対して、実際の変動値の１／５０しか影響を与えない。

つまり、図１５に示す回路の出力抵抗ｒOUTは、
ｒOUT＝（gm3・ｒDS3）・ｒDS1
により表され、図１３の場合と比較すると（gm3・ｒDS3）倍の出力抵抗が得られる。
例えば、Ｉ0＝１００μＡ、ｒDS1＝ｒDS3＝５０ｋΩ、gm3＝１mSであるならば、ｒOUT＝２．５ＭΩとなり、１Ｖの電位変化に対して０．４μＡの変化が生じるため、０．４％／Ｖと出力電流の変動は抑えられることになる。
特開平４−１６０５１１号公報特開２０００−３３０６５７号公報

しかしながら、特許文献２に示す定電流源回路にあっては、ＭＯＳトランジスタＭ１０３のゲート電位がＶGS0＋ＶGS2と高いため、ＭＯＳトランジスタＭ１０３が飽和領域で動作するために、出力電圧の最小値ＶOUT(min)が、
ＶOUT（min）≧ＶGS0＋ＶGS2−ＶT3
が必要となり、ＶGS2の分だけ動作電圧範囲が減少してしまうという問題がある。
そこで、特許文献１及び２の構成における中間の特性を有する他の従来例として、図１６に示す低電圧用のカスコードカレントミラー回路がある。
この例の場合には、ＭＯＳトランジスタＭ１００及びＭ１０１は、ドレイン電圧がＶDS0＝Ｖncas−ＶGS2または、ＶDS1＝Ｖncas−ＶGS3である。

ここで、ＭＯＳトランジスタＭ１０２とＭ１０３とのゲートncasの電位Ｖncasを調整し、ＶDS0、ＶDS1の値を小さく設定することにより、動作電源電圧の下限を図１５の回路より低くする事が可能である。
上述したように、ＶDS0とＶDS1とが低い電位のため、ＭＯＳトランジスタＭ１００及びＭ１０１は、飽和領域ではなく線形領域で動作し、その特性は抵抗特性に近い。
しかしながら、ＭＯＳトランジスタＭ１０２とＭ１０３とにより、ＭＯＳトランジスタ１００及びＭ１０１のドレイン電位が一定に保たれるため、定電流源として動作する事が可能である。
この場合の出力抵抗ｒOUTは、図１５の場合と同様であり、
ｒOUT＝（gm3・ｒDS3）・ｒDS1
により表される。

ただし、上記の稼働範囲が線形領域であるため、ｒDS1は図１５の場合に比べて図１６の場合は小さな値となっている。例えば、ＶDS1＝２００ｍＶとなるようにＶncasを調節し、電流値を１００μＡとした場合、ＭＯＳトランジスタＭ１０１が線形抵抗であると近似し、
ｒDS1＝２００ｍＶ／１００μＡ＝２ｋΩ
と概算できる。
図１５の場合と同様に、ｒDS3＝５０ｋΩ、gm3＝１mSとすれば、ｒOUT＝１００ｋΩとなり、１Ｖの電位変化に対して１０μＡの変化が生じるので、１０％／Ｖと出力電流の変動は抑えられる。

この計算から分かるように、動作電圧の下限を拡大するため、ＭＯＳトランジスタＭ１０２とＭ１０３とのゲートncasの電位をむやみに下げると、ＶDS1が小さくなり、それに伴いｒDS1も小さくなり、ｒOUTが低下してしまう。
上述した構成において、カスコードの効果を得るためには、ＶDS1はある程度大きくし、動作電源電圧と出力抵抗の折り合いをつける必要がある。
すなわち、この低電圧用カスコードの場合においても、ＶDS1の分だけ動作電源電圧範囲が減少してしまうという問題を無視する事はできない。
本発明は、このような事情に鑑みてなされたもので、出力電圧の変化に伴う出力電流の変動がなく、かつ出力電圧が低い場合においても、より低い電圧まで動作可能な定電流源回路を提供することを目的とする。

本発明の定電流源回路は、出力電流を出力する出力端子の電圧を検出し、該検出した電圧から制御電圧を生成する制御電圧生成部と、前記制御電圧により基準電流の電流量を調整する基準電流調整部と、調整された前記基準電流に応じた出力電流を出力するカレントミラー部とを有することを特徴とする。

本発明の定電流源回路は、前記基準電流調整部が、ソースが電源に接続され、ゲートに第１バイアス電圧が入力されたｐチャネル型の第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記制御電圧が入力されたｐチャネル型の第２のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのソースに接続され、ゲートに第２バイアス電圧が入力され、ドレインが前記該２のＭＯＳトランジスタのドレインに接続されたｐチャネル型の第３のＭＯＳトランジスタとから構成され、前記カレントミラー部が、ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースが接地されたｎチャネル型の第４のＭＯＳトランジスタと、ドレインが前記出力端子に接続され、ゲートに第３バイアス電圧が入力されたｎチャネル型の第５のＭＯＳトランジスタと、ドレインが前記第５のＭＯＳトランジスタのソースに接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第６ＡのＭＯＳトランジスタとから構成されていることを特徴とする。

本発明の定電流源回路は、前記カレントミラー部が、ドレインが前記第６ＡのＭＯＳトランジスタのドレインと接続され、ゲートに第４バイアス電圧が入力され、ソースが接地されたｎチャネル型の第６ＢのＭＯＳトランジスタをさらに有することを特徴とする。

本発明の定電流源回路は、前記制御電圧生成部が前記検出した電圧から予め設定した調整電圧分シフトさせた電圧を前記制御電圧として出力することを特徴とする。

本発明の定電流源回路は、前記制御電圧生成部が、ソースが電源に接続され、ゲートに前記第１バイアス電圧が入力されたｐチャネル型の第７のＭＯＳトランジスタと、ドレインが前記第７のＭＯＳトランジスタのドレインへ接続され、ゲートが前記出力端子に接続されたｎチャネル型の第８のＭＯＳトランジスタと、ドレインが前記第８のＭＯＳトランジスタのソースと接続され、ゲートに前記カレントミラー部内の内部バイアス電圧が入力され、ソースが接地されたｎチャネル型の第９のＭＯＳトランジスタとから構成され、前記第８のＭＯＳトランジスタのソースから前記制御電圧を出力することを特徴とする路。

本発明の定電流源回路は、前記第８のＭＯＳトランジスタのソースと前記第９のＭＯＳトランジスタのドレインとの間に直列接続された複数の抵抗をさらに有し、いずれかの抵抗間の接続点から前記制御電圧を出力することを特徴とする。

本発明の定電流源回路は、前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第２のＭＯＳトランジスタのゲートに与える前記第２バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする。

本発明の定電流源回路は、前記バイアス生成部が、ソースが前記電源に接続され、ゲートがドレインに接続されたｐチャネル型の第１０のＭＯＳトランジスタと、ソースが前記第１０のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続されたｐチャネル型の第１１のＭＯＳトランジスタと、該第１１のＭＯＳトランジスタのドレインと接地点との間に設けられた前記基準電流を生成する定電流源と、ソースが前記電源に接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインと接続されたｐチャネル型の第１２のＭＯＳトランジスタと、ドレインが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続されたｎチャネル型の第１３のＭＯＳトランジスタと、ドレインが前記第１３のＭＯＳトランジスタのソースと接続され、ゲートがドレインに接続され、ソースが接地されたｎチャネル型の第１４のＭＯＳトランジスタとから構成され、前記第１０のＭＯＳトランジスタのドレインから前記第１バイアス電圧を出力し、前記第１１のＭＯＳトランジスタのドレインから前記第２バイアス電圧を出力し、前記第１３のＭＯＳトランジスタのドレインから第３バイアス電圧を出力することを特徴とする。

本発明の定電流源回路は、前記バイアス生成部が前記第１４のＭＯＳトランジスタのドレインから第４バイアス電圧を出力することを特徴とする。

本発明の定電流源回路は、前記制御電圧生成部が、ソースが前記電源に接続され、ゲートに前記第１バイアス電圧が入力されたｐチャネル型の第７のＭＯＳトランジスタと、ソースが前記第７のＭＯＳトランジスタのドレインへ接続され、ゲートが前記出力端子に接続されたｐチャネル型の第８のＭＯＳトランジスタと、ドレインが前記第８のＭＯＳトランジスタのドレインと接続され、ゲートに前記第３バイアス電圧が入力されたｎチャネル型の第２５のＭＯＳトランジスタと、ドレインが前記第２５のＭＯＳトランジスタのソースと接続され、ゲートに前記第４バイアス電圧が入力され、ソースが接地されたｎチャネル型の第２６のＭＯＳトランジスタとから構成され、前記第７のＭＯＳトランジスタのドレインから前記制御電圧を出力することを特徴とする。

本発明の定電流源回路は、前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第２のＭＯＳトランジスタのゲートに与える前記第２バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧と、前記第６ＢのＭＯＳトランジスタのゲートに与える第４バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする。

本発明の定電流源回路は、前記バイアス生成部が、ソースが前記電源に接続されたｐチャネル型の第１０のＭＯＳトランジスタと、ソースが前記第１０のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１０のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第１１のＭＯＳトランジスタと、該第１１のＭＯＳトランジスタのドレインと接地点との間に設けられた前記基準電流を生成する定電流源と、ソースが前記電源に接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインと接続されたｐチャネル型の第１２のＭＯＳトランジスタと、ソースが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１１のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第１５のＭＯＳトランジスタと、ドレインが前記第１５のＭＯＳトランジスタのドレインと接続されたｎチャネル型の第１６のＭＯＳトランジスタと、ドレインが前記第１６のＭＯＳトランジスタのソースに接続され、ゲートが前記第１６のＭＯＳトランジスタのドレインに接続され、ソースが接地されたｎチャネル型の第１７のＭＯＳトランジスタと、ソースが前記電源に接続され、ゲートが前記第１５のＭＯＳトランジスタのゲートに接続され、ドレインが自身のゲートに接続されたｐチャネル型の第１８のＭＯＳトランジスタと、ドレインが前記第１８のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１６のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第１９のＭＯＳトランジスタと、ドレインが前記第１９のＭＯＳトランジスタのソースに接続され、ゲートが前記第１６のトランジスタのドレインに接続され、ソースが接地されたｎチャネル型の第２０のＭＯＳトランジスタと、ソースが前記電源に接続され、ゲートが前記第１２のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第２１のＭＯＳトランジスタと、ソースが前記第２１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１８のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第２２のＭＯＳトランジスタと、ドレインが自身のゲート及び前記第２２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１９のＭＯＳトランジスタのゲートに接続され、ソースが接地されたｎチャネル型の第２３のＭＯＳトランジスタとから構成され、前記第１１のＭＯＳトランジスタ
のドレインから前記第１バイアス電圧を出力し、前記第１８のＭＯＳトランジスタのドレインから前記第２バイアス電圧を出力し、前記第２３のＭＯＳトランジスタのドレインから第３バイアス電圧を出力し、前記第１６のドレインから第４バイアス電圧を出力することを特徴とする。

本発明の定電流源回路は、前記基準電流調整部が、ソースが電源に接続され、ゲートに第１バイアス電圧が入力されたｐチャネル型の第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記制御電圧が入力されたｐチャネル型の第２のＭＯＳトランジスタとから構成され、前記カレントミラー部が、ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースが接地されたｎチャネル型の第４のＭＯＳトランジスタと、ドレインが前記出力端子に接続され、ゲートに第３バイアス電圧が入力されたｎチャネル型の第５のＭＯＳトランジスタと、ドレインが前記第５のＭＯＳトランジスタのソースに接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第６ＡのＭＯＳトランジスタと、ドレインが前記第６ＡのＭＯＳトランジスタのドレインと接続され、ゲートに第４バイアス電圧が入力され、ソースが前記第６ＡのＭＯＳトランジスタのソースと接続されたｎチャネル型の第６ＢのＭＯＳトランジスタとから構成されていることを特徴とする。

本発明の定電流源回路は、前記制御電圧生成部が前記検出した電圧から予め設定した調整電圧分シフトさせた電圧を前記制御電圧として出力し、前記制御電圧生成部が、ソースが電源に接続され、ゲートに前記第１バイアス電圧が入力されたｐチャネル型の第７のＭＯＳトランジスタと、ドレインが前記第７のＭＯＳトランジスタのドレインへ接続され、ゲートが前記出力端子に接続されたｎチャネル型の第８のＭＯＳトランジスタと、ドレインが前記第８のＭＯＳトランジスタのソースと接続され、ゲートに前記カレントミラー部内の内部バイアス電圧が入力され、ソースが接地されたｎチャネル型の第９のＭＯＳトランジスタとから構成され、前記第８のＭＯＳトランジスタのソースから前記制御電圧を出力することを特徴とする。

本発明の定電流源回路は、前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧と、前記第６ＢのＭＯＳトランジスタのゲートに与える第４バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする。

本発明の定電流源回路は、前記バイアス生成部が、ソースが前記電源に接続され、ゲートがドレインに接続されたｐチャネル型の第１０のＭＯＳトランジスタと、該第１０のＭＯＳトランジスタのドレインと接地点との間に設けられた前記基準電流を生成する定電流源と、ソースが前記電源に接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインと接続されたｐチャネル型の第１２のＭＯＳトランジスタと、ドレインが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続されたｎチャネル型の第１３のＭＯＳトランジスタと、ドレインが前記第１３のＭＯＳトランジスタのソースと接続され、ゲートがドレインに接続され、ソースが接地されたｎチャネル型の第１４のＭＯＳトランジスタとから構成され、前記第１０のＭＯＳトランジスタのドレインから前記第１バイアス電圧を出力し、前記第１３のＭＯＳトランジスタのドレインから第３バイアス電圧を出力し、前記第１４のＭＯＳトランジスタのドレインから第４バイアス電圧を出力することを特徴とする。

本発明の定電流源回路は、出力電流を出力する出力端子の電圧により基準電流の電流量を調整する基準電流調整部と、調整された前記基準電流に応じた出力電流を出力するカレントミラー部とを有することを特徴とする定電流源回路。

本発明の定電流源回路は、前記基準電流調整部が、ソースが電源に接続され、ゲートに第１バイアス電圧が入力されたｐチャネル型の第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記出力端子の電圧が入力されたｐチャネル型の第２のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのソースに接続され、ゲートに第２バイアス電圧が入力され、ドレインが前記該２のＭＯＳトランジスタのドレインに接続されたｐチャネル型の第３のＭＯＳトランジスタとから構成され、前記カレントミラー部が、ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースが接地されたｎチャネル型の第４のＭＯＳトランジスタと、ドレインが前記出力端子に接続され、ゲートに第３バイアス電圧が入力されたｎチャネル型の第５のＭＯＳトランジスタと、ドレインが前記第５のＭＯＳトランジスタのソースに接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第６ＡのＭＯＳトランジスタとドレインが前記第６ＡのＭＯＳトランジスタのドレインと接続され、ゲートに第４バイアス電圧が入力され、ソースが接地されたｎチャネル型の第６ＢのＭＯＳトランジスタとを有することを特徴とする。

本発明の定電流源回路は、前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第３のＭＯＳトランジスタのゲートに与える前記第２バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧と、前記第６ＢのＭＯＳトランジスタのゲートに与える第４バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする。

以上説明したように、本発明によれば、定電流源回路において、出力端子の電圧を元にして基準電流の電流値を一定とする制御を行うことにより、出力電流に対する出力端子の電圧の影響を抑制しているため、出力電圧の変化に伴う出力電流の変動を抑制することが可能となり、かつ出力電圧が低い場合においても、より低い電圧まで出力電流をほぼ一定に供給する動作を可能とする効果が得られる。

＜第１の実施形態＞
以下、本発明の第１の実施形態による定電流源回路を図面を参照して説明する。図１は同実施形態の構成例を示すブロック図である。
この図において、本実施形態の定電流回路は、バイアス生成部１、基準電流調整部２、制御電圧生成部３及びカレントミラー部４とを有している。
バイアス生成部１は、定電流源１００が流す基準電流Ｉ0に基づき、基準電流調整部２にて用いられる第１バイアス電圧pbias及び第２バイアス電圧pcasと、カレントミラー部４にて用いられる第３バイアス電圧ncasとを生成して出力している。

制御電圧生成部３は、出力端子ＴＯＵＴの出力電位が入力されており、この出力電位を予め設定した電圧分をシフトさせた制御電圧oshiftを生成し、この制御電圧oshiftを基準電流調整部２に対して出力している。
基準電流調整部２は、ｐチャネル型のＭＯＳトランジスタＭ１、Ｍ２及びＭ３から構成されており、第１バイアス電圧pbias、第２バイアス電圧pcas及び制御電圧oshiftにより、出力電圧に応じて調整された電流Ｉmを発生する。
カレントミラー部４は、ｎチャネル型のＭＯＳトランジスタＭ４、Ｍ５及びＭ６Ａから構成されたカスコードカレントミラー回路(Cascode Current Mirror)であり、基準電流調整部２から出力される電流Ｉmに基づき、出力端子ＴＯＵＴに定電流Ｉ1を出力する。

次に、図２を用いて上記各部を詳細に説明する。図２は図１の定電流源回路の各部の構成を詳細に示した回路図である。
バイアス生成部１は、ｐチャネル型のＭＯＳトランジスタＭ１０、Ｍ１１及びＭ１２と、ｎチャネル型のＭＯＳトランジスタＭ１３及びＭ１４とから構成されている。
ここで、ＭＯＳトランジスタＭ１０は、ソースが電源に接続され、ゲートが自身のドレインに接続されている。

ＭＯＳトランジスタＭ１１は、ソースが上記ＭＯＳトランジスタＭ１０のドレイン及びゲートに接続され、ゲート及びドレインが定電流源１００を介して接地されている。
ＭＯＳトランジスタＭ１２は、ソースが電源に接続され、ゲートがＭＯＳトランジスタＭ１０のゲート及びドレインに接続されている。
ＭＯＳトランジスタＭ１３は、ドレイン及びゲートがＭＯＳトランジスタＭ１２のドレインに接続されている。
ＭＯＳトランジスタＭ１４は、ドレイン及びゲートがＭＯＳトランジスタＭ１３のソースに接続されている。

上記構成において、ＭＯＳトランジスタＭ１０は、ドレインから、ｐチャネル型のＭＯＳカスコードカレントミラーにおける定電流源トランジスタであるＭＯＳトランジスタＭ１に対する第１バイアス電圧pbiasを出力する。
ＭＯＳトランジスタＭ１１は、ドレインから、ｐチャネル型のＭＯＳカスコードカレントミラーにおけるカスコードトランジスタであるＭＯＳトランジスタＭ３に対する第２バイアス電圧pcasを出力する。
ＭＯＳトランジスタＭ１３は、ドレインから、ｎチャネル型のＭＯＳカスコードカレントミラーにおけるカスコードトランジスタであるＭＯＳトランジスタＭ５に対する第３バイアス電圧ncasを出力する。

制御電圧生成部３は、ｐチャネル型のＭＯＳトランジスタＭ７と、ｎチャネル型のＭＯＳトランジスタＭ８及びＭ９とから構成されている。
ここで、ＭＯＳトランジスタＭ７は、ソースが電源に接続され、ゲートがＭＯＳトランジスタＭ１０のゲート及びドレインに接続されている。
ＭＯＳトランジスタＭ８は、ドレインがＭＯＳトランジスタＭ７のドレインに接続され、ゲートが出力端子ＴＯＵＴに接続されている。
ＭＯＳトランジスタＭ９は、ドレインがＭＯＳトランジスタＭ８のソースに接続され、ソースが接地され、ゲートに後述のカスコード型のカレントミラー部内の内部バイアスmbiasが入力されている。
ここで、ＭＯＳトランジスタＭ８は、ソースから、制御電圧oshiftを基準電流調整部２のＭＯＳトランジスタＭ２のゲートに対してゲートバイアスとして出力している。

基準電流調整部２は、すでに述べたように、ＭＯＳトランジスタＭ１、Ｍ２及びＭ３から構成されている。
ここで、ＭＯＳトランジスタＭ１は、ソースが電源に接続され、ゲートがＭＯＳトランジスタＭ１０のゲート及びドレインに接続されて第１バイアス電圧pbiasが入力されている。
ＭＯＳトランジスタＭ２は、ソースがＭＯＳトランジスタＭ１のドレインに接続され、ゲートがＭＯＳトランジスタＭ８のソースに接続されて制御信号oshiftが入力されている。
ＭＯＳトランジスタＭ３は、ソースがＭＯＳトランジスタＭ１のドレインに接続され、ゲートがＭＯＳトランジスタＭ１１のゲート及びドレインに接続されて第２バイアス電圧pcasが入力され、ドレインがＭＯＳトランジスタＭ２のドレインに接続されている。

カレントミラー部４は、すでに述べたように、ＭＯＳトランジスタＭ４、Ｍ５及びＭ６Ａから構成されている。
ここで、ＭＯＳトランジスタＭ４は、ドレイン及びゲートがＭＯＳトランジスタＭ２のドレインに接続され、ソースが接地され、ドレインから内部バイアス電圧mbiasを出力している。また、ＭＯＳトランジスタＭ４は、ドレイン及びゲートがＭＯＳトランジスタＭ９のゲートに接続され、ＭＯＳトランジスタＭ９のゲートに内部バイアス電圧mbiasを印加している。

ＭＯＳトランジスタＭ５は、ドレインが出力端子ＴＯＵＴに接続され、ゲートがＭＯＳトランジスタＭ１３のドレイン及びゲートに接続されて第３バイアス電圧ncasが入力されている。
ＭＯＳトランジスタＭ６Ａは、ドレインがＭＯＳトランジスタＭ５のソースに接続され、ゲートがＭＯＳトランジスタＭ４のドレイン及びゲートに接続されて内部バイアスmbiasが入力され、ソースが接地されている。

次に、図３を用いて本実施形態による定電流源回路の動作の説明を行う。図３は図２の定電流源回路のシミュレーション結果において、電源の電圧１．５Ｖとし、出力電圧の電圧値を変化させた際、この電圧値に対応する各ノードの電位の変化を示している。図３は、横軸が出力端子ＴＯＵＴの電位（出力電圧）を示し、縦軸が各ノードの電位を示している。
図３から分かるように、バイアス生成部１により生成された第２バイアス電圧pcasの電位に比較して、出力端子ＴＯＵＴの出力電圧を制御電圧生成部３がレベルシフトして生成した制御電圧oshiftの電位が高い場合、図２におけるＭＯＳトランジスタＭ２がオフ状態となる。このため、ＭＯＳトランジスタＭ１のドレインｍｄの電位は、ＭＯＳトランジスタＭ３によりクランプされ、第１バイアス電圧pbiasと等しくなる。
すなわち、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ３とは、カスコード型のカレントミラーとして動作しており、ＭＯＳトランジスタＭ１に流れる電流Ｉmが基準電流Ｉ0に等しくなる。

一方、第２バイアス電圧pcasの電位に比較して、制御電圧oshiftの電位が低い場合、図２におけるＭＯＳトランジスタＭ３がオフ状態となる。
これにより、ＭＯＳトランジスタＭ１のドレインｍｄ電位は、制御電圧oshiftの変化に追随して低下する。
すなわち、ＭＯＳトランジスタＭ２が電流の流れるバイパス経路となり、制御電圧oshiftの電圧値が低下するに従い、ＭＯＳトランジスタＭ１におけるソース・ドレイン間電圧が増大し、ＭＯＳトランジスタＭ１に流れる電流Ｉmは基準電流Ｉ0よりも増加する。
図３における中央の破線は、第２バイアス電圧pcasと制御電圧oshiftとの交点の位置を示しており、この破線の右側の領域（pcas≦oshift）においては、Ｉm＝Ｉ0の一定の関係にある（stable状態）。

一方、破線の左側の領域（pcas＞oshift）においては、Ｉm＞Ｉ0となるように、第１バイアス電圧pbiasと、ＭＯＳトランジスタＭ１のドレインｍｄの電圧値との電位差により、電流Ｉmの電流値を調整する調整作用が働くことになる。
上述したように、本実施形態による定電流源回路は、出力端子の電位によって調節されたＭＯＳトランジスタＭ１に流れる電流Ｉmを、カレントミラー部４のＭＯＳトランジスタＭ４に流すことにより、この電流Ｉmに対応した電流Ｉ1を出力端子ＴＯＵＴから出力する。

また、図４は、本実施形態の定電流源回路における出力端子ＴＯＵＴの電位と、出力電流Ｉ1の電流値との対応関係を示したグラフである。横軸が出力端子ＴＯＵＴの電位（出力電圧）を示し、縦軸が出力端子ＴＯＵＴから出力される出力電流Ｉ1の電流値を示している。
この図４において、Ｃ（一点鎖線）は図１５の第１の従来回路例のカレントミラーの電圧−電流特性を示し、Ｄ（二点鎖線）は図１６の第２の従来回路例のカスコードカレントミラーの電圧−電流特性を示している。
上述したＣ及びＤに対して、Ａ（細い実線）は、図２の本実施形態による定電流源回路の電圧−電流特性を示している。

従来のカスコードカレントミラーの特性（図４のＤ）においては、出力電圧が０．５Ｖ以下において、カスコードトランジスタのＭＯＳトランジスタのソーストランジスタＭ１０３が飽和領域では動作できなくなり、出力抵抗が減少するため、出力電流Ｉ1が減少していく。
これに対して、図４から判るように、本実施形態における定電流源回路においては、出力端子ＴＯＵＴの電位の低下に伴う電流Ｉmの減少分をＭＯＳトランジスタＭ２がオンすることにより補償して、ＭＯＳトランジスタＭ１に流れる電流Ｉmを増加させることにより、動作可能領域を０．２Ｖ以下程度まで拡大させることができる。

＜第２の実施形態＞
以下、本発明の第２の実施形態による定電流源回路を図面を参照して説明する。図５は同実施形態の構成例を示す回路図である。
この図において、本実施形態の定電流回路は、第１の実施形態と同様に、バイアス生成部１、基準電流調整部２、制御電圧生成部３及びカレントミラー部４とを有している。
図５において、図２の第１の実施形態と同様な構成については同一の符号を付し、以下、第１の実施形態と異なる構成及び動作のみを説明する。

バイアス生成部１は、定電流源１００が流す基準電流Ｉ0に基づき、基準電流調整部２にて用いられる第１バイアス電圧pbias及び第２バイアス電圧pcasと、カレントミラー部４にて用いられる第３バイアス電圧ncas及び第４バイアス電圧nbiasとを生成して出力している。
ここで、第４バイアス電圧nbiasは、バイアス生成部１におけるＭＯＳトランジスタＭ４のドレインから出力されている。
また、カレントミラー部４には、ＭＯＳトランジスタＭ６Ａと並列に、ｎチャネル型のＭＯＳトランジスタＭ６Ｂが、第１の実施形態の構成に加えて付加されている。
ＭＯＳトランジスタＭ６Ｂは、ドレインがＭＯＳトランジスタＭ５のソースに接続され、ゲートがＭＯＳトランジスタＭ１４のドレイン及びゲートに接続されて第４バイアス電圧nbiasが入力され、ソースが接地されている。

ここで、ＭＯＳトランジスタＭ６Ａに流れる電流は、図４のグラフにおけるＡ（細い実線）に対応した電圧−電流特性である。
一方、ＭＯＳトランジスタＭ６Ｂに流れる電流は、図４のＤ（二点鎖線）のカスコードカレントミラーの電圧−電流特性を有している。
したがって、ＭＯＳトランジスタＭ６Ａ及びＭ６Ｂ各々の電圧−電流特性を調整することにより、図４のＢ（Ａに比較して太い実線）に示されるように、図４のＡとＤとの曲線の中間の特性とすることが可能である。
上述した構成により、図４のＡが示すように、過剰な電流補正の特性であったものを、図４のＢに示すように、図４のＡに比較してより平坦な特性に調整する事が可能である。

＜第３の実施形態＞
以下、本発明の第３の実施形態による定電流源回路を図面を参照して説明する。図６は同実施形態の構成例を示す回路図である。本実施形態は、図１６の低電圧用カスコードカレントミラー回路に対して、本発明の第１の実施形態における基準電流調整部２の構成を適用したものである。
この図において、本実施形態の定電流回路は、第１の実施形態における制御電圧生成部３が設けられておらず、第１の実施形態の構成であるバイアス生成部１、基準電流調整部２及びカレントミラー部４とを有している。
図６において、図５の第２の実施形態と同様な構成については同一の符号を付し、以下、第２の実施形態と異なる構成及び動作のみを説明する。
制御電圧制御部３が設けられていないため、ＭＯＳトランジスタＭ２は、ゲートに直接出力端子ＴＯＵＴが接続され、出力端子ＴＯＵＴの電位が印加されている。

バイアス生成部１は、第１の実施形態と異なり、ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２と、ｐチャネル型のＭＯＳトランジスタＭ１５、Ｍ１８、Ｍ２１及びＭ２２と、ｎチャネル型のＭＯＳトランジスタＭ１６、Ｍ１７、Ｍ１９、Ｍ２０及びＭ２３とから構成されている。
ここで、ＭＯＳトランジスタＭ１０は、ソースが電源に接続され、ゲートが定電流源１００を介して接地されている（定電流源１００に接続されている）。
ＭＯＳトランジスタＭ１１は、ソースがＭＯＳトランジスタＭ１０のドレインに接続され、ドレインがＭＯＳトランジスタＭ１０のゲートに接続されるとともに、定電流源１００を介して接地されている。

また、上記構成において、定電流源１００の電流Ｉ0により、ＭＯＳトランジスタＭ１０及び１１にて第１バイアス電圧pbiasが生成される。
ここで、ＭＯＳトランジスタＭ１１はカスコードトランジスタであり、ＭＯＳトランジスタＭ１０に流れる電流を一定に保つ動作を行わせるために設けられている。
ＭＯＳトランジスタＭ１０のゲートがＭＯＳトランジスタＭ１１のドレインに接続されているため、ＭＯＳトランジスタＭ１０は常に線形領域にて動作している。

ＭＯＳトランジスタＭ１２は、ソースが電源に接続され、ゲートがＭＯＳトランジスタＭ１０のゲート及びＭＯＳトランジスタＭ１１のドレインに接続されている。
ＭＯＳトランジスタＭ１５は、ソースがＭＯＳトランジスタＭ１２のドレインに接続され、ゲートがＭＯＳトランジスタＭ１１のゲートと接続されている。
ＭＯＳトランジスタＭ１６は、ドレインがＭＯＳトランジスタＭ１５のドレインに接続されている。
ＭＯＳトランジスタＭ１７は、ドレインがＭＯＳトランジスタＭ１６のソースに接続され、ゲートがＭＯＳトランジスタＭ１６のドレインに接続され、ソースが接地されている。
上述した構成において、ＭＯＳトランジスタＭ１２及びＭ１５は、ＭＯＳトランジスタＭ１６及びＭ１７に、基準電流Ｉ0に対応した所定の電流を流すミラー回路を構成している。
そして、ＭＯＳトランジスタＭ１６及びＭ１７により、第４バイアス電圧nbiasを発生させる。

ＭＯＳトランジスタＭ１８は、ソースが電源に接続されており、ゲート及びドレインがＭＯＳトランジスタＭ１１及びＭＯＳトランジスタＭ１５のゲートに接続されている。
ＭＯＳトランジスタＭ１９は、ドレインがＭＯＳトランジスタＭ１８のゲート及びドレインに接続され、ゲートがＭＯＳトランジスタＭ１６のゲートに接続されている。
ＭＯＳトランジスタＭ２０は、ドレインがＭＯＳトランジスタＭ１９のソースに接続され、ゲートがＭＯＳトランジスタＭ１６のドレイン及びＭＯＳトランジスタＭ１７のゲートに接続され、ソースが接地されている。
上述した構成において、ＭＯＳトランジスタＭ１９及びＭ２０は、ＭＯＳトランジスタＭ１８にＭＯＳトランジスタＭ１７に流れる電流に対応する所定の電流を流すミラー回路を構成しており、ＭＯＳトランジスタＭ１８のトランジスタサイズを適切に調節することで所定のレベルの第２バイアスpcasを発生する。

ＭＯＳトランジスタＭ２１は、ソースが電源に接続され、ゲートがＭＯＳトランジスタＭ１０のゲート及びＭＯＳトランジスタＭ１１のドレインに接続されている。
ＭＯＳトランジスタＭ２２は、ソースがＭＯＳトランジスタＭ２１のドレインに接続され、ゲートがＭＯＳトランジスタＭ１８のゲート及びドレインに接続されている。
ＭＯＳトランジスタＭ２３はドレイン及びゲートがＭＯＳトランジスタＭ２２のドレイン及びＭＯＳトランジスタＭ１９のゲートに接続され、ソースが接地されている。
上述した構成において、ＭＯＳトランジスタＭ２１及びＭ２２は、ＭＯＳトランジスタＭ２３に対して、ＭＯＳトランジスタＭ１０に流れる電流に対応する所定の電流を流すミラー回路を構成しており、ＭＯＳトランジスタＭ２３のトランジスタサイズを適切に調節して所定のレベルの第３バイアス電圧ncasを発生する。

ＭＯＳトランジスタＭ１１は、ドレインから、第１バイアス電圧pbiasを、基準電流調整部２のＭＯＳトランジスタＭ１ゲートに出力している。
ＭＯＳトランジスタＭ１８は、ドレインから、第２バイアス電圧pcasを、基準電流調整部２のＭＯＳトランジスタＭ３のゲートに出力している。
ＭＯＳトランジスタＭ２３は、ドレインから、第３のバイアス電圧ncasを、カレントミラー部４のＭＯＳトランジスタＭ５のゲートに出力している。
ＭＯＳトランジスタＭ１６は、ドレインから、第４のバイアス電圧nbiasを、カレントミラー部４のＭＯＳトランジスタＭ６Ｂのゲートに出力している。

上述した第３の実施形態の構成において、すでに述べたように、第１及び第２の実施形態における制御電圧生成部３は設けられていない。
この制御電圧生成部３を設けていない理由は、低電圧用カスコードカレントミラー回路において、第２バイアス電圧pcasのレベルが比較的高いレベルに保たれるためである。
例えば、第１及び第２の実施形態と同様に、制御電圧生成部３によりレベルシフトし、出力端子ＴＯＵＴの電位よりも低い電圧の制御電圧oshiftをＭＯＳトランジスタＭ２のゲートに印加してしまうと、第２バイアス電圧pcasと制御電圧oshiftとの交点が出力端子ＴＯＵＴの電位の相当に高いレベルまで移動してしまう。
このため、出力電流Ｉ1の補正の必要が無い安定領域においても、この出力電流Ｉ1を過剰に補正することとなる。
したがって、本実施形態においては、上述した現象を避けるため、制御電圧生成部３を設けず、出力端子ＴＯＵＴをＭＯＳトランジスタＭ２のゲートに直結し、出力端子ＴＯＵＴの電位を直接にＭＯＳトランジスタトランジスタＭ２のゲートに印加する構成としている。

次に、図７を用いて本実施形態による定電流源回路の動作の説明を行う。図７は図６の定電流源回路のシミュレーション結果において、図３と同様に、電源の電圧１．５Ｖとし、出力電圧の電圧値を変化させた際、この電圧値に対応する各ノードの電位の変化を示している。図３は、横軸が出力端子ＴＯＵＴの電位（出力電圧）を示し、縦軸が各ノードの電位を示している。
図７において、出力端子ＴＯＵＴの電位と第２バイアス電圧pcasの電位との交点より右側においては、ＭＯＳトランジスタＭ１のドレインｍｄの電位が、ＭＯＳトランジスタＭ１２のドレインｐｄと等しい電位に保たれる。このため、ＭＯＳトランジスタＭ１に流れる電流は、Ｉm＝Ｉ0となる。

一方、図７において、上記交点より左側においては、出力端子ＴＯＵＴの電位が第２バイアス電圧pcasの電位に比較して低下するため、ＭＯＳトランジスタＭ１２のドレインｐｄの電位と、ＭＯＳトランジスタＭ１のドレインｍｄの電位との差分だけ、ＭＯＳトランジスタＭ１のドレイン電圧が余分に掛かるため、Ｉm＞Ｉ0となる。
また、図８は、本実施形態の定電流源回路における出力端子ＴＯＵＴの電位と、出力電流Ｉ1の電流値との対応関係を示したグラフである。横軸が出力端子ＴＯＵＴの電位（出力電圧）を示し、縦軸が出力端子ＴＯＵＴから出力される出力電流Ｉ1の電流値を示している。

Ｃ（一点鎖線）は、図１６に示す低電圧用カスコードカレントミラー回路の電圧−電流特性を参考として示している。
Ａ（細い実線）は、図６のＭＯＳトランジスタＭ６Ｂを省略してＩmを１００％出力した場合でありＢ（Ａより太い実線）はＭＯＳトランジスタＭ６ＢとＭＯＳトランジスタＭ６Ａにて、それぞれ電流ＩmとＩ0とを５０％ずつ出力した場合を示している。
図８から判るように、本実施形態における定電流源回路は、図１６に示す従来の低電圧用カスコードカレントミラー回路に比較して、出力端子ＴＯＵＴの電位の低下に伴う電流Ｉmの減少分をＭＯＳトランジスタＭ２がオンすることにより補償するため、ＭＯＳトランジスタＭ１に流れる電流Ｉmを増加させることにより、動作可能領域を０．２Ｖ以下程度まで拡大させることができる。

＜第４の実施形態＞
以下、本発明の第４の実施形態による定電流源回路を図面を参照して説明する。図９は同実施形態の構成例を示す回路図である。本実施形態は、図５に示す第２の実施形態における基準電流調整部２のＭＯＳトランジスタＭ３を省略した構成である。ここで、ＭＯＳトランジスタＭ３の省略に対応して、第２バイアス電圧pcasが必要なくなるため、バイアス生成部１におけるＭＯＳトランジスタＭ１１も省略している。
図９において、図５の第２の実施形態と同様な構成については同一の符号を付し、以下、第２の実施形態と異なる構成及び動作のみを説明する。
ここで、ＭＯＳトランジスタＭ１０は、ソースが電源に接続され、ゲート及びドレインと接地点との間に定電流源１００が介挿されている。

上記構成において、出力端子ＴＯＵＴの電位が高くなると、ＭＯＳトランジスタＭ８はｎチャネル型のため、そのソース−ドレイン電圧が小さくなっていくため、動作状態が飽和領域から線形領域に移行する。
そして、動作状態が線形領域となると、ＭＯＳトランジスタＭ８はソースフォロワの機能を果たすことができなくなる。この状態は図３の制御電圧oshiftの電位と出力端子ＴＯＵＴの電位との関係からも明らかである。図３において、出力端子ＴＯＵＴの電位が１．１Ｖより上昇した範囲においては、制御電圧oshiftはフラットな状態となっている。

このため、第２の実施形態におけるＭＯＳトランジスタＭ３を削除した本実施形態において、ＭＯＳトランジスタＭ２は図３または図４の破線の右側の領域において、出力端子ＴＯＵＴの電位が高くなってもオフすることはなく、ＭＯＳトランジスタＭ１及びＭ２には電流Ｉｍを流すことができる。
ただし、図４の破線の右側の領域において、電流値がカスコードにより一定に保たれる機能は無くなるため、破線の右側の領域にて出力電流Ｉ1の電流値が暫減していく傾向の特性を有することとなる。
しかしながら、差動アンプのテール電流の様に、定電流源の出力電圧（出力端子ＴＯＵＴの電位）が低い領域においてのみ用いる場合、本実施形態の構成は有効である。

＜第５の実施形態＞
以下、本発明の第５の実施形態による定電流源回路を図面を参照して説明する。図１０は同実施形態の構成例を示す回路図である。
図１０において、図５の第２の実施形態と同様な構成については同一の符号を付し、以下、第２の実施形態と異なる構成及び動作のみを説明する。
本実施形態は、図５に示す第２の実施形態における制御電圧生成部３におけるＭＯＳトランジスタＭ９のゲートに対し、カレントミラー部４の内部バイアス電圧mbiasではなく、第４バイアス電圧nbiasを印加する構成としている。ここで、ＭＯＳトランジスタＭ９は、ドレインがＭＯＳトランジスタＭ８のソースに接続され、ゲートがＭＯＳトランジスタＭ１４のドレイン及びゲートに接続されている。
ＭＯＳトランジスタＭ９のゲートバイアスをmbiasとすると、出力端子ＴＯＵＴの電位が低下して図４の左側の領域で動作している場合には、ＭＯＳトランジスタＭ９のドレイン電流を一定に保とうとする働きが生じてしまうので、制御電圧oshiftの電位が過剰に低下してしまう問題がある。
一方、ＭＯＳトランジスタＭ９のゲートバイアスをnbiasとした事で、出力端子ＴＯＵＴの電位が低下して、ＭＯＳトランジスタＭ９のドレイン電圧である制御電圧oshiftの電位が低下してくると、ＭＯＳトランジスタＭ９のドレイン電流も減少してoshiftの過剰な低下が緩和されて、定電流源の出力電流である電流Ｉ１の過剰補正を緩和することができる。

＜第６の実施形態＞
以下、本発明の第６の実施形態による定電流源回路を図面を参照して説明する。図１１は同実施形態の構成例を示す回路図である。
図１１に示す第６の実施形態は、図６に示す第３の実施形態の構成に対して、制御電圧生成部３を加えた構成を用いている。上述した図６に示す第３の実施形態と同様な構成に対しては同一の符号を付し、以下、第３の実施形態と異なる構成及び動作のみを説明する。
制御電圧生成部３は、ｐチャネル型のＭＯＳトランジスタＭ７及びＭ８と、ｎチャネル型のＭＯＳトランジスタＭ２５及び２６とから構成されている。

ここで、ＭＯＳトランジスタＭ７は、ソースが電源に接続され、ゲートがＭＯＳトランジスタＭ１１のドレインに接続されている。
ＭＯＳトランジスタＭ８は、ソースがＭＯＳトランジスタＭ７のドレインに接続され、ゲートが出力端子ＴＯＵＴに接続されている。
ＭＯＳトランジスタＭ２５は、ドレインがＭＯＳトランジスタＭ８のドレインに接続され、ゲートがＭＯＳトランジスタＭ２３のドレインに接続されて第３バイアス電圧ncasが印加されている。
ＭＯＳトランジスタＭ２６は、ドレインがＭＯＳトランジスタＭ２５のソースに接続され、ゲートがＭＯＳトランジスタＭ１６のドレインに接続されて第４バイアス電圧nbiasが印加され、ソースが接地されている。
上述した構成により、出力端子ＴＯＵＴの電位よりも高い電位を、ＭＯＳトランジスタＭ３のゲートに印加することにより、図７及び図８の破線の位置を左側に移動させ、過剰な補正を緩和して、よりフラットな出力電流の特性とすることが可能である。

＜第７の実施形態＞
図１２は、本発明の第７の実施形態を示す回路図である。本発明の第７の実施形態は、図５の第２の実施形態の制御電圧生成部３におけるＭＯＳトランジスタＭ８のソースと、ＭＯＳトランジスタＭ９のドレインとの間に、抵抗Ｒ１及び抵抗Ｒ２とを直列に介挿したものである。また、上記抵抗Ｒ１及び抵抗Ｒ２の接続点をＭＯＳトランジスタＭ２のゲートに接続し、抵抗Ｒ１及び抵抗Ｒ２の接続点に生成される電圧を、制御電圧oshiftとしてＭＯＳトランジスタＭ２のゲートに印加している。
すなわち、本実施形態は、抵抗Ｒ１及び抵抗Ｒ２とを、ＭＯＳトランジスタＭ８とＭＯＳトランジスタＭ９との間に挿入し、制御電圧oshiftの電位を、第２の実施形態に対して低下させた構成となっている。これにより、図７及び図８の破線の位置を右側に移動させ、より低電圧側にて動作する特性とすることが可能である。

本発明の第１の実施形態による定電流源回路の構成例を示すブロック図である。本発明の第１の実施形態による定電流源回路の構成例を示す回路図である。第１及び第２の実施形態による定電流源回路の出力端子の電圧に対応した各部の電圧を示すグラフである。第１及び第２の実施形態による定電流源回路の出力端子の電圧と、出力電流との対応関係を示すグラフである。本発明の第２の実施形態による定電流源回路の構成例を示す回路図である。本発明の第３の実施形態による定電流源回路の構成例を示す回路図である。第３の実施形態による定電流源回路の出力端子の電圧に対応した各部の電圧を示すグラフである。第３の実施形態による定電流源回路の出力端子の電圧と、出力電流との対応関係を示すグラフである。本発明の第４の実施形態による定電流源回路の構成例を示す回路図である。本発明の第５の実施形態による定電流源回路の構成例を示す回路図である。本発明の第６の実施形態による定電流源回路の構成例を示す回路図である。本発明の第７の実施形態による定電流源回路の構成例を示す回路図である。従来の定電流回路の構成を示す回路図である。ｎチャネル型のＭＯＳトランジスタの電流−電圧特性を示すグラフである。従来のカスコードカレントミラー回路の構成を示す回路図である。従来の低電圧用のカスコードカレントミラー回路の構成を示す回路図である。

符号の説明

１…バイアス生成部
２…基準電流調整部
３…制御電圧生成部
４…カレントミラー回路
Ｍ１，Ｍ２，Ｍ３，Ｍ７，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１８，Ｍ２１，Ｍ２２…ＭＯＳトランジスタ（ｐチャネル型）
Ｍ４，Ｍ５，Ｍ６Ａ，Ｍ６Ｂ，Ｍ８，Ｍ９，Ｍ１３，Ｍ１４，Ｍ１６，Ｍ１７，Ｍ１９，Ｍ２０，Ｍ２３，Ｍ２５，Ｍ２６…ＭＯＳトランジスタ（ｎチャネル型）
Ｒ１，Ｒ２…抵抗

Claims

出力電流を出力する出力端子の電圧を検出し、該検出した電圧から制御電圧を生成する制御電圧生成部と、
前記制御電圧により基準電流の電流量を調整する基準電流調整部と、
調整された前記基準電流に応じた出力電流を出力するカレントミラー部と
を有することを特徴とする定電流源回路。
前記基準電流調整部が、
ソースが電源に接続され、ゲートに第１バイアス電圧が入力されたｐチャネル型の第１のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記制御電圧が入力されたｐチャネル型の第２のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのソースに接続され、ゲートに第２バイアス電圧が入力され、ドレインが前記該２のＭＯＳトランジスタのドレインに接続されたｐチャネル型の第３のＭＯＳトランジスタと
から構成され、
前記カレントミラー部が、
ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースが接地されたｎチャネル型の第４のＭＯＳトランジスタと、
ドレインが前記出力端子に接続され、ゲートに第３バイアス電圧が入力されたｎチャネル型の第５のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのソースに接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第６ＡのＭＯＳトランジスタと
から構成されていることを特徴とする請求項１に記載の定電流源回路。
前記カレントミラー部が、
ドレインが前記第６ＡのＭＯＳトランジスタのドレインと接続され、ゲートに第４バイアス電圧が入力され、ソースが接地されたｎチャネル型の第６ＢのＭＯＳトランジスタをさらに有することを特徴とする請求項２に記載の定電流源回路。
前記制御電圧生成部が前記検出した電圧から予め設定した調整電圧分シフトさせた電圧を前記制御電圧として出力することを特徴とする請求項１から請求項３のいずれかに記載の定電流源回路。
前記制御電圧生成部が、
ソースが電源に接続され、ゲートに前記第１バイアス電圧が入力されたｐチャネル型の第７のＭＯＳトランジスタと、
ドレインが前記第７のＭＯＳトランジスタのドレインへ接続され、ゲートが前記出力端子に接続されたｎチャネル型の第８のＭＯＳトランジスタと、
ドレインが前記第８のＭＯＳトランジスタのソースと接続され、ゲートに前記カレントミラー部内の内部バイアス電圧が入力され、ソースが接地されたｎチャネル型の第９のＭＯＳトランジスタと
から構成され、前記第８のＭＯＳトランジスタのソースから前記制御電圧を出力することを特徴とする請求項４に記載の定電流源回路。
前記第８のＭＯＳトランジスタのソースと前記第９のＭＯＳトランジスタのドレインとの間に直列接続された複数の抵抗をさらに有し、
いずれかの抵抗間の接続点から前記制御電圧を出力することを特徴とする請求項５に記載の定電流源回路。
前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第２のＭＯＳトランジスタのゲートに与える前記第２バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする請求項４から請求項６のいずれかに記載の定電流源回路。
前記バイアス生成部が、
ソースが前記電源に接続され、ゲートがドレインに接続されたｐチャネル型の第１０のＭＯＳトランジスタと、
ソースが前記第１０のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続されたｐチャネル型の第１１のＭＯＳトランジスタと、
該第１１のＭＯＳトランジスタのドレインと接地点との間に設けられた前記基準電流を生成する定電流源と、
ソースが前記電源に接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインと接続されたｐチャネル型の第１２のＭＯＳトランジスタと、
ドレインが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続されたｎチャネル型の第１３のＭＯＳトランジスタと、
ドレインが前記第１３のＭＯＳトランジスタのソースと接続され、ゲートがドレインに接続され、ソースが接地されたｎチャネル型の第１４のＭＯＳトランジスタと
から構成され、
前記第１０のＭＯＳトランジスタのドレインから前記第１バイアス電圧を出力し、前記第１１のＭＯＳトランジスタのドレインから前記第２バイアス電圧を出力し、前記第１３のＭＯＳトランジスタのドレインから第３バイアス電圧を出力することを特徴とする請求項７に記載の定電流源回路。
前記バイアス生成部が前記第１４のＭＯＳトランジスタのドレインから第４バイアス電圧を出力することを特徴とする請求項８に記載の定電流源回路。
前記制御電圧生成部が、
ソースが前記電源に接続され、ゲートに前記第１バイアス電圧が入力されたｐチャネル型の第７のＭＯＳトランジスタと、
ソースが前記第７のＭＯＳトランジスタのドレインへ接続され、ゲートが前記出力端子に接続されたｐチャネル型の第８のＭＯＳトランジスタと、
ドレインが前記第８のＭＯＳトランジスタのドレインと接続され、ゲートに前記第３バイアス電圧が入力されたｎチャネル型の第２５のＭＯＳトランジスタと、
ドレインが前記第２５のＭＯＳトランジスタのソースと接続され、ゲートに前記第４バイアス電圧が入力され、ソースが接地されたｎチャネル型の第２６のＭＯＳトランジスタと
から構成され、前記第７のＭＯＳトランジスタのドレインから前記制御電圧を出力することを特徴とする請求項４に記載の定電流源回路。
前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第２のＭＯＳトランジスタのゲートに与える前記第２バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧と、前記第６ＢのＭＯＳトランジスタのゲートに与える第４バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする請求項１０に記載の定電流源回路。
前記バイアス生成部が、
ソースが前記電源に接続されたｐチャネル型の第１０のＭＯＳトランジスタと、
ソースが前記第１０のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１０のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第１１のＭＯＳトランジスタと、
該第１１のＭＯＳトランジスタのドレインと接地点との間に設けられた前記基準電流を生成する定電流源と、
ソースが前記電源に接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインと接続されたｐチャネル型の第１２のＭＯＳトランジスタと、
ソースが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１１のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第１５のＭＯＳトランジスタと、
ドレインが前記第１５のＭＯＳトランジスタのドレインと接続されたｎチャネル型の第１６のＭＯＳトランジスタと、
ドレインが前記第１６のＭＯＳトランジスタのソースに接続され、ゲートが前記第１６のＭＯＳトランジスタのドレインに接続され、ソースが接地されたｎチャネル型の第１７のＭＯＳトランジスタと、
ソースが前記電源に接続され、ゲートが前記第１５のＭＯＳトランジスタのゲートに接続され、ドレインが自身のゲートに接続されたｐチャネル型の第１８のＭＯＳトランジスタと、
ドレインが前記第１８のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１６のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第１９のＭＯＳトランジスタと、
ドレインが前記第１９のＭＯＳトランジスタのソースに接続され、ゲートが前記第１６のトランジスタのドレインに接続され、ソースが接地されたｎチャネル型の第２０のＭＯＳトランジスタと、
ソースが前記電源に接続され、ゲートが前記第１２のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第２１のＭＯＳトランジスタと、
ソースが前記第２１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１８のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第２２のＭＯＳトランジスタと、
ドレインが自身のゲート及び前記第２２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１９のＭＯＳトランジスタのゲートに接続され、ソースが接地されたｎチャネル型の第２３のＭＯＳトランジスタと
から構成され、
前記第１１のＭＯＳトランジスタのドレインから前記第１バイアス電圧を出力し、前記第１８のＭＯＳトランジスタのドレインから前記第２バイアス電圧を出力し、前記第２３のＭＯＳトランジスタのドレインから第３バイアス電圧を出力し、前記第１６のドレインから第４バイアス電圧を出力することを特徴とする請求項１１に記載の定電流源回路。
前記基準電流調整部が、
ソースが電源に接続され、ゲートに第１バイアス電圧が入力されたｐチャネル型の第１のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記制御電圧が入力されたｐチャネル型の第２のＭＯＳトランジスタと
から構成され、
前記カレントミラー部が、
ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースが接地されたｎチャネル型の第４のＭＯＳトランジスタと、
ドレインが前記出力端子に接続され、ゲートに第３バイアス電圧が入力されたｎチャネル型の第５のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのソースに接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第６ＡのＭＯＳトランジスタと、
ドレインが前記第６ＡのＭＯＳトランジスタのドレインと接続され、ゲートに第４バイアス電圧が入力され、ソースが前記第６ＡのＭＯＳトランジスタのソースと接続されたｎチャネル型の第６ＢのＭＯＳトランジスタと
から構成されていることを特徴とする請求項１記載の定電流源回路。
前記制御電圧生成部が前記検出した電圧から予め設定した調整電圧分シフトさせた電圧を前記制御電圧として出力し、
前記制御電圧生成部が、
ソースが電源に接続され、ゲートに前記第１バイアス電圧が入力されたｐチャネル型の第７のＭＯＳトランジスタと、
ドレインが前記第７のＭＯＳトランジスタのドレインへ接続され、ゲートが前記出力端子に接続されたｎチャネル型の第８のＭＯＳトランジスタと、
ドレインが前記第８のＭＯＳトランジスタのソースと接続され、ゲートに前記カレントミラー部内の内部バイアス電圧が入力され、ソースが接地されたｎチャネル型の第９のＭＯＳトランジスタと
から構成され、前記第８のＭＯＳトランジスタのソースから前記制御電圧を出力することを特徴とする請求項１３に記載の定電流源回路。
前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧と、前記第６ＢのＭＯＳトランジスタのゲートに与える第４バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする請求項１４に記載の定電流源回路。
前記バイアス生成部が、
ソースが前記電源に接続され、ゲートがドレインに接続されたｐチャネル型の第１０のＭＯＳトランジスタと、
該第１０のＭＯＳトランジスタのドレインと接地点との間に設けられた前記基準電流を生成する定電流源と、
ソースが前記電源に接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインと接続されたｐチャネル型の第１２のＭＯＳトランジスタと、
ドレインが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続されたｎチャネル型の第１３のＭＯＳトランジスタと、
ドレインが前記第１３のＭＯＳトランジスタのソースと接続され、ゲートがドレインに接続され、ソースが接地されたｎチャネル型の第１４のＭＯＳトランジスタと
から構成され、
前記第１０のＭＯＳトランジスタのドレインから前記第１バイアス電圧を出力し、前記第１３のＭＯＳトランジスタのドレインから第３バイアス電圧を出力し、前記第１４のＭＯＳトランジスタのドレインから第４バイアス電圧を出力することを特徴とする請求項１５に記載の定電流源回路。
出力電流を出力する出力端子の電圧により基準電流の電流量を調整する基準電流調整部と、
調整された前記基準電流に応じた出力電流を出力するカレントミラー部と
を有することを特徴とする定電流源回路。
前記基準電流調整部が、
ソースが電源に接続され、ゲートに第１バイアス電圧が入力されたｐチャネル型の第１のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記出力端子の電圧が入力されたｐチャネル型の第２のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのソースに接続され、ゲートに第２バイアス電圧が入力され、ドレインが前記該２のＭＯＳトランジスタのドレインに接続されたｐチャネル型の第３のＭＯＳトランジスタと
から構成され、
前記カレントミラー部が、
ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースが接地されたｎチャネル型の第４のＭＯＳトランジスタと、
ドレインが前記出力端子に接続され、ゲートに第３バイアス電圧が入力されたｎチャネル型の第５のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのソースに接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第６ＡのＭＯＳトランジスタと
ドレインが前記第６ＡのＭＯＳトランジスタのドレインと接続され、ゲートに第４バイアス電圧が入力され、ソースが接地されたｎチャネル型の第６ＢのＭＯＳトランジスタと
を有することを特徴とする請求項１７に記載の定電流源回路。
前記第１のＭＯＳトランジスタに基準電流を流す第１バイアス電圧と、カスコードトランジスタである前記第３のＭＯＳトランジスタのゲートに与える前記第２バイアス電圧と、カスコードトランジスタである前記第５のＭＯＳトランジスタのゲートに与える第３バイアス電圧と、前記第６ＢのＭＯＳトランジスタのゲートに与える第４バイアス電圧とを生成するバイアス生成部をさらに有することを特徴とする請求項１８に記載の定電流源回路。
前記バイアス生成部が、
ソースが前記電源に接続されたｐチャネル型の第１０のＭＯＳトランジスタと、
ソースが前記第１０のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１０のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第１１のＭＯＳトランジスタと、
該第１１のＭＯＳトランジスタのドレインと接地点との間に設けられた前記基準電流を生成する定電流源と、
ソースが前記電源に接続され、ゲートが前記第１０のＭＯＳトランジスタのドレインと接続されたｐチャネル型の第１２のＭＯＳトランジスタと、
ソースが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１１のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第１５のＭＯＳトランジスタと、
ドレインが前記第１５のＭＯＳトランジスタのドレインと接続されたｎチャネル型の第１６のＭＯＳトランジスタと、
ドレインが前記第１６のＭＯＳトランジスタのソースに接続され、ゲートが前記第１６のＭＯＳトランジスタのドレインに接続され、ソースが接地されたｎチャネル型の第１７のＭＯＳトランジスタと、
ソースが前記電源に接続され、ゲートが前記第１５のＭＯＳトランジスタのゲートに接続され、ドレインが自身のゲートに接続されたｐチャネル型の第１８のＭＯＳトランジスタと、
ドレインが前記第１８のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１６のＭＯＳトランジスタのゲートに接続されたｎチャネル型の第１９のＭＯＳトランジスタと、
ドレインが前記第１９のＭＯＳトランジスタのソースに接続され、ゲートが前記第１６のトランジスタのドレインに接続され、ソースが接地されたｎチャネル型の第２０のＭＯＳトランジスタと、
ソースが前記電源に接続され、ゲートが前記第１２のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第２１のＭＯＳトランジスタと、
ソースが前記第２１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１８のＭＯＳトランジスタのゲートに接続されたｐチャネル型の第２２のＭＯＳトランジスタと、
ドレインが自身のゲート及び前記第２２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１９のＭＯＳトランジスタのゲートに接続され、ソースが接地されたｎチャネル型の第２３のＭＯＳトランジスタと
から構成され、
前記第１１のＭＯＳトランジスタのドレインから前記第１バイアス電圧を出力し、前記第１８のＭＯＳトランジスタのドレインから前記第２バイアス電圧を出力し、前記第２３のＭＯＳトランジスタのドレインから第３バイアス電圧を出力し、前記第１６のドレインから第４バイアス電圧を出力することを特徴とする請求項１９に記載の定電流源回路。