JP2012194733A - カレントミラー回路及びそれを有する増幅回路 - Google Patents
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Abstract
【解決手段】カレントミラー回路5は,トランジスタM12の第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路J2と,基準電流と第2の複製電流が流入する接続ノード接続ノードQ1とグランドとの間に設けられ,トランジスタM11の第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路J1とを有し,出力トランジスタM10のゲートとトランジスタM11,M12のゲートと接続ノードQ1とが接続されている。
【選択図】 図5
Description
前述したように,増幅トランジスタM2のチャネル長は短く出力抵抗RM2は小さいため,電源電圧VDDの変動に起因してトランジスタM2の直流のドレイン電圧が変動すると,(式1)により,出力電流の変動ΔIOUTが大きくなり,出力電流IOUTの直流成分(トランジスタM2のバイアス電流)が目標値からずれるという問題がある。
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,
基準電流を生成する基準電流生成回路と,
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と,
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し,
前記出力トランジスタのゲートと前記第1,第2のトランジスタのゲートと前記接続ノードとが接続されている。
図5は,第1の実施の形態のカレントミラー回路の回路図である。カレントミラー回路5は,基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。
今,仮にk=2と仮定すると,(式2)は,IOUT=2IM11-IM12となる。
IREFについて整理すると,
IREF=(k/(k-1))IM11-(1/(k-1))IM12 … (式4)
が成立する。
IREF=IOUT … (式5)
が成立する。
図11は,第2の実施の形態のカレントミラー回路の回路図である。カレントミラー回路11のトランジスタM41のドレインに設けられた出力端子Exには,図1で説明したカレントミラー回路1のトランジスタM1のドレインが接続されている。カレントミラー回路11は,例えば,図1のカレントミラー回路1に設けられた基準電流生成回路REFの基準電流IREFの代わりに,制御電流ICONTをカレントミラー回路1’に供給する。このとき,カレントミラー回路1’は,図11に示した基準電流生成回路REFが生成する基準電流IREFと同じ電流値の電流を出力電流IOUTとして出力する。なお,出力端子Exに接続されているカレントミラー回路1’は,例示である。
その結果,図6で説明したように,出力電流IOUTの値をドレイン電流IM44,IM45を用いて,外挿による線型近似で次のように予想することができる。
今,仮にk=2と仮定すると,(式2)は,IOUT=2IM45- IM44となる。
IREFについて整理すると,
IREF=(k/(k-1))IM45-(1/(k-1))IM44 … (式4’)
が成立する。
IREF=IOUT … (式5)
が成立する。
ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと,
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,
基準電流を生成する基準電流生成回路と,
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と,
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し,
前記出力トランジスタのゲートと前記第1,第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
付記1において,
前記第2の電圧は,前記第1の電圧のk倍であり,
前記第1の比率は,k/(k-1)であり,
前記第2の比率は,1/(k-1)であるカレントミラー回路。
付記2において,
前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し,
前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
付記2において,
前記第1の複製電流生成回路は,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された第1のマスタトランジスタと,前記第1のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のスレーブトランジスタと,前記第1のスレーブトランジスタのドレインと前記低電源との間に設けられ,ドレインとゲートとが接続された第2のマスタトランジスタと,前記第2のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続され,ドレインが前記接続ノードに接続された第2のスレーブトランジスタとを有し,
前記第2の複製電流生成回路は,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された複数の第3のマスタトランジスタと,前記複数の第3のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第3のスレーブトランジスタとを有し,前記複数の第3のマスタトランジスタ,前記複数の第3のスレーブトランジスタはカスコード状に接続され,前記カスコード状に接続された下段の第3のマスタトランジスタのドレインが前記第2のトランジスタのドレインに接続され,前記カスコード状に接続された下段の第3のスレーブトランジスタのドレインが前記接続ノードに接続されたカレントミラー回路。
付記4において,
前記出力トランジスタ,前記第1,第2のトランジスタは,NMOSトランジスタであり,
前記第1,第3のマスタトランジスタ,前記第1,第3のスレーブトランジスタは,PMOSトランジスタであり,
前記第2のマスタトランジスタ,前記第2のスレーブトランジスタは,NMOSトランジスタであるカレントミラー回路。
付記1のカレントミラー回路と,
前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し,
前記出力トランジスタのゲートに入力信号を印加する増幅回路。
ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと,
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと,
前記第4のトランジスタのドレインと低電源との間に設けられ,ドレインとゲートが接続された第3のトランジスタと,
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,
前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と,
前記第1の複製電流生成回路と前記低電源との間に設けられ,基準電流を生成する基準電流生成回路と,
前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ,前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し,
前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。
付記7において,
前記第2の電圧は,前記第1の電圧のk倍であり,
前記第1の比率は,k/(k-1)であり,
前記第2の比率は,1/(k-1)であるカレントミラー回路。
付記8において,
前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し,
前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。
付記8において,
前記第1の複製電流生成回路は,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された第1のマスタトランジスタと,前記第1のマスタトランジスタ とゲートおよびソースがそれぞれ共通に接続され,ドレインが前記接続ノードに接続された第1のスレーブトランジスタを有し,
前記第2の複製電流生成回路は,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,ドレインとゲートが接続された複数の第2のマスタトランジスタと,前記複数の第2のマスタトランジスタのゲートとゲートがそれぞれ接続された複数の第2のスレーブトランジスタと,さらに,前記複数のスレーブトランジスタと前記低電源との間に設けられ,ドレインとゲートとが接続された第3のマスタトランジスタと,前記第3のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第3のスレーブトランジスタとを有し,前記複数の第2のマスタトランジスタ,前記複数の第2のスレーブトランジスタはカスコード状に接続され,前記カスコード状に接続された下段の第2のマスタトランジスタのドレインは前記第2のトランジスタのドレインに接続され,前記カスコード状に接続された下段の第2のスレーブトランジスタのドレインは前記第3のマスタトランジスタのドレインに接続され,前記第3のスレーブトランジスタのドレインは前記接続ノードに接続されたカレントミラー回路。
付記10において,
前記出力トランジスタ,第4のトランジスタは,PMOSトランジスタであり,
前記第1〜第3のトランジスタは,NMOSトランジスタであり,
前記第1,第2のマスタトランジスタ,前記第1,第2のスレーブトランジスタは,PMOSトランジスタであり,
前記第3のマスタトランジスタ,前記第3のスレーブトランジスタは,NMOSトランジスタであるカレントミラー回路。
付記9において,
さらに,前記出力端子と前記低電源との間に設けられ,ドレインとゲートが接続された第4のマスタトランジスタと,前記高電源と前記低電源との間に設けられ,前記第4のマスタトランジスタとゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。
付記12のカレントミラー回路と,
前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し,
前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。
Claims (9)
- ソースが低電源に接続されドレインが出力端子に接続された出力トランジスタと,
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,
基準電流を生成する基準電流生成回路と,
前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路と,
前記基準電流と前記第2の複製電流が流入する接続ノードと前記低電源との間に設けられ,前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路とを有し,
前記出力トランジスタのゲートと前記第1,第2のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。 - 請求項1において,
前記第2の電圧は,前記第1の電圧のk倍であり,
前記第1の比率は,k/(k-1)であり,
前記第2の比率は,1/(k-1)であるカレントミラー回路。 - 請求項2において,
前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を第3の比率で複製した第3の複製電流を生成する第1のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第1の複製電流を生成する第2のカレントミラー回路とを有し,
前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を前記第2の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。 - 請求項1のカレントミラー回路と,
前記高電源と前記出力トランジスタのドレインとの間に設けられたインダクタとを有し,
前記出力トランジスタのゲートに入力信号を印加する増幅回路。 - ソースが高電源に接続されドレインが出力端子に接続された出力トランジスタと,
前記出力トランジスタとゲートおよびソースがそれぞれ共通に接続された第4のトランジスタと,
前記第4のトランジスタのドレインと低電源との間に設けられ,ドレインとゲートが接続された第3のトランジスタと,
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第1のトランジスタと,前記高電源と前記第1のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第1の電圧低い第1のドレイン電圧を生成する第1のドレイン電圧生成回路とを有する第1の回路と,
前記第3のトランジスタとゲートおよびソースがそれぞれ共通に接続された第2のトランジスタと,前記高電源と前記第2のトランジスタのドレインとの間に設けられ,前記高電源の電圧より第2の電圧低い第2のドレイン電圧を生成する第2のドレイン電圧生成回路とを有する第2の回路と,
前記第1のトランジスタの第1のドレイン電流を第1の比率で複製した第1の複製電流を生成する第1の複製電流生成回路と,
前記第1の複製電流生成回路と前記低電源との間に設けられ,基準電流を生成する基準電流生成回路と,
前記第1の複製電流生成回路と前記基準電流生成回路との接続ノードと前記低電源との間に設けられ,前記第2のトランジスタの第2のドレイン電流を第2の比率で複製した第2の複製電流を生成する第2の複製電流生成回路とを有し,
前記出力トランジスタのゲートと前記第4のトランジスタのゲートと前記接続ノードとが接続されているカレントミラー回路。 - 請求項5において,
前記第2の電圧は,前記第1の電圧のk倍であり,
前記第1の比率は,k/(k-1)であり,
前記第2の比率は,1/(k-1)であるカレントミラー回路。 - 請求項6において,
前記第1の複製電流生成回路は,前記第1のドレイン電圧生成回路を有し,前記第1のドレイン電流を前記第1の比率で複製して前記第1の複製電流を生成する第1のカレントミラー回路を有し,
前記第2の複製電流生成回路は,前記第2のドレイン電圧生成回路を有し,前記第2のドレイン電流を第3の比率で複製した第3の複製電流を生成する第2のカレントミラー回路と,前記第3の複製電流を第4の比率で複製して前記第2の複製電流を生成する第3のカレントミラー回路を有するカレントミラー回路。 - 請求項6において,
さらに,前記出力端子と前記低電源との間に設けられ,ドレインとゲートが接続された第4のマスタトランジスタと,前記高電源と前記低電源との間に設けられ,前記第4のマスタトランジスタ とゲートおよびソースがそれぞれ共通に接続された第4のスレーブトランジスタとを有する第4のカレントミラー回路を有するカレントミラー回路。 - 請求項8のカレントミラー回路と,
前記高電源と前記第4のスレーブトランジスタのドレインとの間に設けられたインダクタとを有し,
前記第4のスレーブトランジスタのゲートに入力信号を印加する増幅回路。
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