JPH0659756A - 定電圧出力回路 - Google Patents
定電圧出力回路Info
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- JPH0659756A JPH0659756A JP21301892A JP21301892A JPH0659756A JP H0659756 A JPH0659756 A JP H0659756A JP 21301892 A JP21301892 A JP 21301892A JP 21301892 A JP21301892 A JP 21301892A JP H0659756 A JPH0659756 A JP H0659756A
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Abstract
(57)【要約】
【目的】 製造工程で変動するトランジスタのしきい値
電圧電圧ＶthＰ、ＶthＮにかかわらず、水晶発振回路の
消費電流が増加することのない、水晶発振回路の電源用
定電圧出力回路を提供することである。 【構成】定電圧回路ＴＰ１０〜ＴＰ６０，ＴＮ１０〜Ｔ
Ｎ７０の出力電圧はＰチャネル型ＭＯＳトランジスタの
しきい値電圧電圧及び／又はＮチャネル型ＭＯＳトラン
ジスタのしきい値電圧の変化によって変化する。定電圧
回路ＴＰ１０〜ＴＰ６０，ＴＮ１０〜ＴＮ７０の出力は
電源として水晶発振回路に供給される。定電圧回路の出
力電圧が前記発振回路の発振開始電圧又は発振維持電圧
と等しい変化率特性を示す。この定電圧回路はバイアス
回路ＴＰ１０、ＴＰ２０，ＴＮ１０、ＴＮ２０と差動増
幅回路ＴＰ３０〜ＴＰ６０，ＴＮ３０〜ＴＮ７０から構
成され、バイアス回路の出力するバイアス電圧を差動増
幅回路にバイアス電圧及びリファレンス電圧として供給
し、差動増幅回路の出力を水晶発振回路の電源電圧とし
て供給する。
電圧電圧ＶthＰ、ＶthＮにかかわらず、水晶発振回路の
消費電流が増加することのない、水晶発振回路の電源用
定電圧出力回路を提供することである。 【構成】定電圧回路ＴＰ１０〜ＴＰ６０，ＴＮ１０〜Ｔ
Ｎ７０の出力電圧はＰチャネル型ＭＯＳトランジスタの
しきい値電圧電圧及び／又はＮチャネル型ＭＯＳトラン
ジスタのしきい値電圧の変化によって変化する。定電圧
回路ＴＰ１０〜ＴＰ６０，ＴＮ１０〜ＴＮ７０の出力は
電源として水晶発振回路に供給される。定電圧回路の出
力電圧が前記発振回路の発振開始電圧又は発振維持電圧
と等しい変化率特性を示す。この定電圧回路はバイアス
回路ＴＰ１０、ＴＰ２０，ＴＮ１０、ＴＮ２０と差動増
幅回路ＴＰ３０〜ＴＰ６０，ＴＮ３０〜ＴＮ７０から構
成され、バイアス回路の出力するバイアス電圧を差動増
幅回路にバイアス電圧及びリファレンス電圧として供給
し、差動増幅回路の出力を水晶発振回路の電源電圧とし
て供給する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の定電圧出
力回路に関するもので、特に定電圧出力を発振回路の電
源として使用する定電圧出力回路に使用されるものであ
る。
力回路に関するもので、特に定電圧出力を発振回路の電
源として使用する定電圧出力回路に使用されるものであ
る。
【０００２】
【従来の技術】一般に、定電圧出力回路は、バイアス回
路とリファレンス回路と差動増幅回路の３つの回路によ
って構成されている。
路とリファレンス回路と差動増幅回路の３つの回路によ
って構成されている。
【０００３】従来のバイアス回路を図３に、リファレン
ス回路を図４に、差動増幅回路を図５に示す。図３に示
したバイアス回路では、ＭＯＳトランジスタＴＰ１０と
ＴＰ２０がカレントミラー回路を構成し、バイアス出力
Ｖ２、Ｖ３は、ＭＯＳトランジスタＴＰ１０とＴＰ２
０、ＴＮ１０とＴＮ２０のトランスコンダクタンスｇｍ
の比及び抵抗Ｒ１の設計値を変更することによって任意
に設定できる。
ス回路を図４に、差動増幅回路を図５に示す。図３に示
したバイアス回路では、ＭＯＳトランジスタＴＰ１０と
ＴＰ２０がカレントミラー回路を構成し、バイアス出力
Ｖ２、Ｖ３は、ＭＯＳトランジスタＴＰ１０とＴＰ２
０、ＴＮ１０とＴＮ２０のトランスコンダクタンスｇｍ
の比及び抵抗Ｒ１の設計値を変更することによって任意
に設定できる。
【０００４】バイアス出力Ｖ２は、図４に示したリファ
レンス回路の電流源として動作するＭＯＳトランジスタ
ＴＮ３０のゲートバイアスに、バイアス出力Ｖ３は、図
５に示した差動増幅回路の電流源として動作するＭＯＳ
トランジスタＴＰ３０のゲートバイアスとして使用す
る。
レンス回路の電流源として動作するＭＯＳトランジスタ
ＴＮ３０のゲートバイアスに、バイアス出力Ｖ３は、図
５に示した差動増幅回路の電流源として動作するＭＯＳ
トランジスタＴＰ３０のゲートバイアスとして使用す
る。
【０００５】図４に示したリファレンス回路は、ＭＯＳ
トランジスタＴＮ３０が定電流源として動作し、ダイオ
ード接続されたバイポーラトランジスタＱ１０のフォワ
ードバイアス電圧ＶＦと抵抗Ｒ２の電圧降下の和によっ
てリファレンス電圧Ｖ４を形成し、差動増幅回路に供給
する。
トランジスタＴＮ３０が定電流源として動作し、ダイオ
ード接続されたバイポーラトランジスタＱ１０のフォワ
ードバイアス電圧ＶＦと抵抗Ｒ２の電圧降下の和によっ
てリファレンス電圧Ｖ４を形成し、差動増幅回路に供給
する。
【０００６】図４のリファレンス回路は出力インピーダ
ンスが高く、リファレンス回路から出力されたリファレ
ンス電圧Ｖ４を用いて負荷を直接駆動することは出来
ず、リファレンス電圧Ｖ４をインピーダンス変換する必
要がある。そこで、図５に示した差動増幅回路で、リフ
ァレンス回路から出力されたリファレンス電圧を電流増
幅する。この差動増幅回路の出力Ｖ８が定電圧出力とし
て負荷に接続される。図５中の抵抗Ｒ３は負荷として機
能する。
ンスが高く、リファレンス回路から出力されたリファレ
ンス電圧Ｖ４を用いて負荷を直接駆動することは出来
ず、リファレンス電圧Ｖ４をインピーダンス変換する必
要がある。そこで、図５に示した差動増幅回路で、リフ
ァレンス回路から出力されたリファレンス電圧を電流増
幅する。この差動増幅回路の出力Ｖ８が定電圧出力とし
て負荷に接続される。図５中の抵抗Ｒ３は負荷として機
能する。
【０００７】以上の各回路をすべて接続した定電圧出力
回路全体の回路図を図６に示す。この電源電圧より小さ
い定電圧Ｖ８を消費電流が大きいとされている水晶発振
回路の電源として用いることにより、発振回路部分での
消費電流が抑えられかつ周波数が安定した発振出力が得
られる。
回路全体の回路図を図６に示す。この電源電圧より小さ
い定電圧Ｖ８を消費電流が大きいとされている水晶発振
回路の電源として用いることにより、発振回路部分での
消費電流が抑えられかつ周波数が安定した発振出力が得
られる。
【０００８】
【発明が解決しようとする課題】図７（ａ）に図３ない
し図６に示すＰ型とＮ型ＭＯＳトランジスタのしきい値
電圧電圧の和であるΣＶthと、図６の定電圧回路の出力
定電圧Ｖ８を電源として用いている水晶発振回路の発振
開始電圧Ｖstart 、および発振維持電圧Ｖholdの関係を
グラフで示す。
し図６に示すＰ型とＮ型ＭＯＳトランジスタのしきい値
電圧電圧の和であるΣＶthと、図６の定電圧回路の出力
定電圧Ｖ８を電源として用いている水晶発振回路の発振
開始電圧Ｖstart 、および発振維持電圧Ｖholdの関係を
グラフで示す。
【０００９】定電圧出力回路は、設定電圧が電源電圧を
越えるような電圧でない限り電源電圧の変動に関係なく
設定された一定電圧を出力する。しかし、負荷である水
晶発振回路の発振開始電圧Ｖstart 及び発振維持電圧Ｖ
holdは、図７（ａ）に示したように、製造工程で変動す
るトランジスタのしきい値電圧電圧ＶthＰ、ＶthＮ（Σ
Ｖth）によって変化する。従って、発振開始から発振維
持までを図６の定電圧回路で賄う場合には、定電圧Ｖ８
を発振開始電圧Ｖstart より大きく設定しなければなら
ない。
越えるような電圧でない限り電源電圧の変動に関係なく
設定された一定電圧を出力する。しかし、負荷である水
晶発振回路の発振開始電圧Ｖstart 及び発振維持電圧Ｖ
holdは、図７（ａ）に示したように、製造工程で変動す
るトランジスタのしきい値電圧電圧ＶthＰ、ＶthＮ（Σ
Ｖth）によって変化する。従って、発振開始から発振維
持までを図６の定電圧回路で賄う場合には、定電圧Ｖ８
を発振開始電圧Ｖstart より大きく設定しなければなら
ない。
【００１０】また、発振開始時には別電源を使用して水
晶発振回路を発振させ、発振維持だけに図６の定電圧回
路の定電圧出力を電源として使用する場合、定電圧Ｖ８
を発振維持電圧Ｖholdより大きく設定する必要がある。
従って製造工程で変動するとされているトランジスタの
しきい値電圧電圧ＶthＰ、ＶthＮのすべてに対応させる
ためには、Ｖstart あるいはＶholdの最大値（一番高い
ΣＶthに対応するＶstart あるいはＶhold）より大きく
定電圧Ｖ８を設計しなければならない。
晶発振回路を発振させ、発振維持だけに図６の定電圧回
路の定電圧出力を電源として使用する場合、定電圧Ｖ８
を発振維持電圧Ｖholdより大きく設定する必要がある。
従って製造工程で変動するとされているトランジスタの
しきい値電圧電圧ＶthＰ、ＶthＮのすべてに対応させる
ためには、Ｖstart あるいはＶholdの最大値（一番高い
ΣＶthに対応するＶstart あるいはＶhold）より大きく
定電圧Ｖ８を設計しなければならない。
【００１１】発振維持だけに定電圧Ｖ８を電源電圧とし
て使用する場合のＰ型とＮ型トランジスタのしきい値電
圧電圧の和であるΣＶthと、発振維持電圧Ｖhold及び定
電圧Ｖ８と消費電流Ｉsup の関係を図７（ｂ）に示す。
消費電流Ｉsup は図７（ｂ）に示したように、発振維持
電圧Ｖholdと電源電圧である定電圧Ｖ８との差が大きく
なるほど増加する。従って、しきい値電圧電圧ＶthＰ及
びＶthＮの製造マージンを考慮して一番高いΣＶthに合
わせて定電圧Ｖ８を設定した場合、発振維持電圧Ｖhold
と電源電圧である定電圧Ｖ８の差が一般的に大きくな
り、消費電流も増大してしまう。
て使用する場合のＰ型とＮ型トランジスタのしきい値電
圧電圧の和であるΣＶthと、発振維持電圧Ｖhold及び定
電圧Ｖ８と消費電流Ｉsup の関係を図７（ｂ）に示す。
消費電流Ｉsup は図７（ｂ）に示したように、発振維持
電圧Ｖholdと電源電圧である定電圧Ｖ８との差が大きく
なるほど増加する。従って、しきい値電圧電圧ＶthＰ及
びＶthＮの製造マージンを考慮して一番高いΣＶthに合
わせて定電圧Ｖ８を設定した場合、発振維持電圧Ｖhold
と電源電圧である定電圧Ｖ８の差が一般的に大きくな
り、消費電流も増大してしまう。
【００１２】この発明は、上記実情に鑑みてなされたも
ので、製造工程で変動するトランジスタのしきい値電圧
電圧ＶthＰ、ＶthＮにかかわらず、水晶発振回路の消費
電流が不必要に増加することのない、水晶発振回路の電
源となる定電圧出力回路を提供することを目的とする。
ので、製造工程で変動するトランジスタのしきい値電圧
電圧ＶthＰ、ＶthＮにかかわらず、水晶発振回路の消費
電流が不必要に増加することのない、水晶発振回路の電
源となる定電圧出力回路を提供することを目的とする。
【００１３】この発明の他の目的は、水晶発振回路の電
源として使用するのに適した定電圧出力回路を提供する
ことである。
源として使用するのに適した定電圧出力回路を提供する
ことである。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかる定電圧回路は、回路
を構成するＰチャネル型ＭＯＳトランジスタのしきい値
電圧電圧及び／又はＮチャネル型ＭＯＳトランジスタの
しきい値電圧の変化によって定電圧出力が変化する定電
圧回路と、この定電圧回路の出力を電源として動作する
発振回路を備え、前記定電圧回路の出力電圧が前記発振
回路の発振開始電圧又は発振維持電圧と等しい変化率特
性を示すことを特徴とする。
め、この発明の第１の観点にかかる定電圧回路は、回路
を構成するＰチャネル型ＭＯＳトランジスタのしきい値
電圧電圧及び／又はＮチャネル型ＭＯＳトランジスタの
しきい値電圧の変化によって定電圧出力が変化する定電
圧回路と、この定電圧回路の出力を電源として動作する
発振回路を備え、前記定電圧回路の出力電圧が前記発振
回路の発振開始電圧又は発振維持電圧と等しい変化率特
性を示すことを特徴とする。
【００１５】また、この発明の第２の観点にかかる定電
圧回路は、所定電圧を出力するバイアス回路と、バイア
ス電圧とリファレンス電圧を受けて、定電圧を出力する
差動増幅回路を備え、前記バイアス回路の出力するバイ
アス電圧を前記差動増幅回路のバイアス電圧及びリファ
レンス電圧として供給することを特徴とする。
圧回路は、所定電圧を出力するバイアス回路と、バイア
ス電圧とリファレンス電圧を受けて、定電圧を出力する
差動増幅回路を備え、前記バイアス回路の出力するバイ
アス電圧を前記差動増幅回路のバイアス電圧及びリファ
レンス電圧として供給することを特徴とする。
【００１６】
【作用】上記構成においては、定電圧回路の出力電圧が
発振回路の発振開始電圧又は発振維持電圧と等しい変化
率特性を示す。従って、製造工程において、各回路を構
成するトランジスタのしきい値電圧が変化しても、定電
圧回路の出力電圧と発振回路の発振開始電圧又は発振維
持電圧が等しい変化率で変化する。従って、発振回路の
電源である定電圧回路の出力電圧と発振回路の発振開始
電圧又は発振維持電圧の差が、トランジスタのしきい値
電圧の変化にかかわらず、ほぼ一定となり、製造誤差に
影響されずに回路を設計でき、回路を最適設計できる。
発振回路の発振開始電圧又は発振維持電圧と等しい変化
率特性を示す。従って、製造工程において、各回路を構
成するトランジスタのしきい値電圧が変化しても、定電
圧回路の出力電圧と発振回路の発振開始電圧又は発振維
持電圧が等しい変化率で変化する。従って、発振回路の
電源である定電圧回路の出力電圧と発振回路の発振開始
電圧又は発振維持電圧の差が、トランジスタのしきい値
電圧の変化にかかわらず、ほぼ一定となり、製造誤差に
影響されずに回路を設計でき、回路を最適設計できる。
【００１７】また、上記構造の定電圧回路は、バイアス
回路の出力するバイアス電圧を前記差動増幅回路のバイ
アス電圧及びリファレンス電圧として供給する。従っ
て、定電圧回路の出力電圧がその回路を構成するトラン
ジスタのしきい値電圧の変化に応じてその定電圧出力も
変化する。また、リファレンス回路を省略できる。
回路の出力するバイアス電圧を前記差動増幅回路のバイ
アス電圧及びリファレンス電圧として供給する。従っ
て、定電圧回路の出力電圧がその回路を構成するトラン
ジスタのしきい値電圧の変化に応じてその定電圧出力も
変化する。また、リファレンス回路を省略できる。
【００１８】
【実施例】以下この発明の一実施例に係る定電圧回路を
詳細に説明する。
詳細に説明する。
【００１９】この実施例では、ＭＯＳトランジスタのし
きい値電圧電圧ＶthＰとＶthＮの製造バラツキによる発
振電圧の変化に、出力電圧が追随するような定電圧出力
回路を実現して、従来技術の課題を解決する。
きい値電圧電圧ＶthＰとＶthＮの製造バラツキによる発
振電圧の変化に、出力電圧が追随するような定電圧出力
回路を実現して、従来技術の課題を解決する。
【００２０】この実施例の定電圧出力回路は、バイアス
回路として図３の回路をそのまま使用し、差動増幅回路
の構成の一部とバイアス回路と差動増幅回路の接続を変
更して、しきい値電圧電圧ＶthＰとＶthＮの製造バラツ
キによる発振電圧の変化に、出力電圧を追随させる。ま
た、この実施例では、図４のリファレンス回路に相当す
る回路は使用せず、回路構成を簡略化する。
回路として図３の回路をそのまま使用し、差動増幅回路
の構成の一部とバイアス回路と差動増幅回路の接続を変
更して、しきい値電圧電圧ＶthＰとＶthＮの製造バラツ
キによる発振電圧の変化に、出力電圧を追随させる。ま
た、この実施例では、図４のリファレンス回路に相当す
る回路は使用せず、回路構成を簡略化する。
【００２１】この実施例で使用する差動増幅回路を図１
に、この実施例に係る定電圧回路全体の回路図を図２に
示す。まず図３で示した従来と共通のバイアス回路につ
いて詳細に説明する。
に、この実施例に係る定電圧回路全体の回路図を図２に
示す。まず図３で示した従来と共通のバイアス回路につ
いて詳細に説明する。
【００２２】図３で示した各ＭＯＳトランジスタＴＰ１
０、ＴＰ２０、ＴＮ１０、ＴＮ２０のトランスコンダク
タンスｇｍをそれぞれＳ１，Ｓ２，Ｓ３，Ｓ４とし、Ｍ
ＯＳトランジスタの弱反転領域での基本電流式を ＩDS＝Ｓ・ｅαＮ・ＶGS とすると、ＭＯＳトランジスタＴＰ１０、Ｒ１、ＴＮ１
０を流れる電流Ｉ１は、［１］式で表わされる。
０、ＴＰ２０、ＴＮ１０、ＴＮ２０のトランスコンダク
タンスｇｍをそれぞれＳ１，Ｓ２，Ｓ３，Ｓ４とし、Ｍ
ＯＳトランジスタの弱反転領域での基本電流式を ＩDS＝Ｓ・ｅαＮ・ＶGS とすると、ＭＯＳトランジスタＴＰ１０、Ｒ１、ＴＮ１
０を流れる電流Ｉ１は、［１］式で表わされる。
【００２３】Ｉ１＝Ｓ３・ｅ αＮ・Ｖ1 …［１］ 同様にＭＯＳトランジスタＴＰ２０、ＴＮ２０を流れる
電流Ｉ２は、［２］式で表わされる。
電流Ｉ２は、［２］式で表わされる。
【００２４】Ｉ２＝Ｓ４・ｅαＮ・Ｖ2 …［２］ αＮは、ＭＯＳトランジスタの弱反転領域でのゲート・
ソース間電圧ＶGSに対するドレイン・ソース間電流ＩDS
の変化率を示しており、Ｐ型とＮ型のトランジスタのし
きい値電圧電圧ＶthＰ、ＶthＮには依存しない。また、
ＭＯＳトランジスタＴＰ１０とＴＰ２０はそれぞれＶGS
が等しくカレントミラー回路構成になっている為、電流
Ｉ１とＩ２は、ＭＯＳトランジスタＴＰ１０とＴＰ２０
のトランスコンダクタンスＳ１とＳ２の比によって定ま
る。すなわち［３］式が成立する。
ソース間電圧ＶGSに対するドレイン・ソース間電流ＩDS
の変化率を示しており、Ｐ型とＮ型のトランジスタのし
きい値電圧電圧ＶthＰ、ＶthＮには依存しない。また、
ＭＯＳトランジスタＴＰ１０とＴＰ２０はそれぞれＶGS
が等しくカレントミラー回路構成になっている為、電流
Ｉ１とＩ２は、ＭＯＳトランジスタＴＰ１０とＴＰ２０
のトランスコンダクタンスＳ１とＳ２の比によって定ま
る。すなわち［３］式が成立する。
【００２５】Ｉ１／Ｉ２＝Ｓ１／Ｓ２…［３］ ［３］式のＩ１とＩ２に［１］式と［２］式を代入する
と、［４］式が得られる。
と、［４］式が得られる。
【００２６】 Ｓ２・Ｓ３・ｅαＮ・Ｖ1 ＝Ｓ１・Ｓ４・ｅαＮ・Ｖ2 …［４］ ［４］式を変形すると、［５］式が得られる。
【００２７】 ｅαＮ・Ｖ1 ／ｅαＮ・Ｖ2 ＝Ｓ１・Ｓ４／（Ｓ２・Ｓ３）…［５］ ところで、［６］式が成立することは周知である。
【００２８】Ｉ１・Ｒ１＝Ｖ１−Ｖ２…［６］ ［６］式を［５］式に代入すると、［７］式が成立す
る。
る。
【００２９】 ｅαＮ・Ｉ１・R1＝Ｓ１・Ｓ４／（Ｓ２・Ｓ３）…［７］ ［７］式を変形すると、［８］式が得られる。
【００３０】 Ｉ１＝（１／（αＮ・Ｒ１））・ｌｎ（Ｓ１・Ｓ４／（Ｓ２・Ｓ３）） ……［８］ ［８］式と［３］式より［９］式が得られる。
【００３１】 Ｉ２＝（Ｓ２／Ｓ１）・（１／（αＮ・Ｒ１））・ ｌｎ（Ｓ１・Ｓ４／（Ｓ２・Ｓ３）） …［９］ 式［８］［９］から明らかなように、電流Ｉ１とＩ２
は、ＭＯＳトランジスタのしきい値電圧電圧ＶthＰ、Ｖ
thＮには依存せず、電源電圧ＶDDが一定であれば一定で
ある。
は、ＭＯＳトランジスタのしきい値電圧電圧ＶthＰ、Ｖ
thＮには依存せず、電源電圧ＶDDが一定であれば一定で
ある。
【００３２】電流Ｉ１，Ｉ２が一定であっても、電圧Ｖ
３はＭＯＳトランジスタＴＰ２０のしきい値電圧電圧Ｖ
thＰによって変化する。
３はＭＯＳトランジスタＴＰ２０のしきい値電圧電圧Ｖ
thＰによって変化する。
【００３３】ＭＯＳトランジスタＴＰ２０のしきい値電
圧電圧ＶthＰとＶ３のレベル及び電流Ｉ２の関係を図８
（ａ）に示す。
圧電圧ＶthＰとＶ３のレベル及び電流Ｉ２の関係を図８
（ａ）に示す。
【００３４】Ｐ型のトランジスタのしきい値電圧電圧Ｖ
thＰによって変化する電圧Ｖ３の出力を図１の差動増幅
回路の電流源トランジスタとして動作するＭＯＳトラン
ジスタＴＰ３０のゲートバイアス電圧として使用する。
さらに、この電圧Ｖ３を、差動増幅対を構成するＭＯＳ
トランジスタＴＰ４０のゲートに供給されるリファレン
ス電圧としても兼用する。これにより、この実施例では
定電圧出力をＰ型のトランジスタのしきい値電圧電圧Ｖ
thＰによって変化させる。
thＰによって変化する電圧Ｖ３の出力を図１の差動増幅
回路の電流源トランジスタとして動作するＭＯＳトラン
ジスタＴＰ３０のゲートバイアス電圧として使用する。
さらに、この電圧Ｖ３を、差動増幅対を構成するＭＯＳ
トランジスタＴＰ４０のゲートに供給されるリファレン
ス電圧としても兼用する。これにより、この実施例では
定電圧出力をＰ型のトランジスタのしきい値電圧電圧Ｖ
thＰによって変化させる。
【００３５】更に、図１に示した差動増幅回路の出力部
分（出力段）にダイオード接続されたＮ型ＭＯＳトラン
ジスタＴＮ７０を接続することにより、定電圧出力をＮ
型ＭＯＳトランジスタのしきい値電圧ＶthＮによっても
変化するようにしている。具体的に説明すると、Ｐ型Ｍ
ＯＳトランジスタＴＰ６０のゲートに定電圧Ｖ３が印加
されているため、Ｐ型ＭＯＳトランジスタＴＰ６０は定
電流源として動作する。このため、Ｎ型ＭＯＳトランジ
スタＴＮ７０に流れる電流Ｉ５は一定である。このダイ
オード接続されたＮ型ＭＯＳトランジスタＴＮ７０のし
きい値電圧ＶthＮと、ドレイン電圧Ｖ９と定電圧Ｖ８の
電位差、即ち、ＭＯＳトランジスタＴＮ７０のゲート・
ソース間電圧ＶGS（＝ＶDS）の関係を図８（ｂ）に示
す。
分（出力段）にダイオード接続されたＮ型ＭＯＳトラン
ジスタＴＮ７０を接続することにより、定電圧出力をＮ
型ＭＯＳトランジスタのしきい値電圧ＶthＮによっても
変化するようにしている。具体的に説明すると、Ｐ型Ｍ
ＯＳトランジスタＴＰ６０のゲートに定電圧Ｖ３が印加
されているため、Ｐ型ＭＯＳトランジスタＴＰ６０は定
電流源として動作する。このため、Ｎ型ＭＯＳトランジ
スタＴＮ７０に流れる電流Ｉ５は一定である。このダイ
オード接続されたＮ型ＭＯＳトランジスタＴＮ７０のし
きい値電圧ＶthＮと、ドレイン電圧Ｖ９と定電圧Ｖ８の
電位差、即ち、ＭＯＳトランジスタＴＮ７０のゲート・
ソース間電圧ＶGS（＝ＶDS）の関係を図８（ｂ）に示
す。
【００３６】図８（ｂ）に示すように、電流Ｉ５が一定
であるため、ＭＯＳトランジスタＴＮ７０のしきい値電
圧の変動に応じて、ＭＯＳトランジスタＴＮ７０のゲー
トソース（＝ドレインソース）間電圧が変化する。一
方、電流Ｉ５が一定であるため、トランジスタＴＮ６０
のドレイン・ソース間電圧は一定である。
であるため、ＭＯＳトランジスタＴＮ７０のしきい値電
圧の変動に応じて、ＭＯＳトランジスタＴＮ７０のゲー
トソース（＝ドレインソース）間電圧が変化する。一
方、電流Ｉ５が一定であるため、トランジスタＴＮ６０
のドレイン・ソース間電圧は一定である。
【００３７】図２の定電圧回路の出力定電圧Ｖ８は差動
増幅回路の安定状態での出力Ｖ９にＭＯＳトランジスタ
ＴＮ７０のゲートソース間電圧を加えた値である。定電
圧Ｖ８はＮ型ＭＯＳトランジスタＴＮ７０のしきい値電
圧に応じて変化し、Ｎ型ＭＯＳトランジスタＴＮ７０の
しきい値電圧が増加するに従って増加する。
増幅回路の安定状態での出力Ｖ９にＭＯＳトランジスタ
ＴＮ７０のゲートソース間電圧を加えた値である。定電
圧Ｖ８はＮ型ＭＯＳトランジスタＴＮ７０のしきい値電
圧に応じて変化し、Ｎ型ＭＯＳトランジスタＴＮ７０の
しきい値電圧が増加するに従って増加する。
【００３８】図２の定電圧回路の出力電圧とその回路を
構成するＰ型とＮ型のＭＯＳトランジスタのしきい値電
圧電圧ＶthＰとＶthＮの和であるΣＶthの関係を図７
（ｃ）に示す。図７（ｃ）から、しきい値電圧電圧和Σ
Ｖthの増加に伴い定電圧回路の出力する定電圧Ｖ８も増
加することがわかる。
構成するＰ型とＮ型のＭＯＳトランジスタのしきい値電
圧電圧ＶthＰとＶthＮの和であるΣＶthの関係を図７
（ｃ）に示す。図７（ｃ）から、しきい値電圧電圧和Σ
Ｖthの増加に伴い定電圧回路の出力する定電圧Ｖ８も増
加することがわかる。
【００３９】一方、水晶発振回路を構成するインバータ
等を構成するＭＯＳトランジスタと図２の回路を同一の
ＣＭＯＳプロセスで製造した場合、製造プロセスのばら
つき、例えば、マスクずれ等は、同一の程度で両回路に
現れる。従って、水晶発振回路のΣＶthも定電圧回路の
ΣＶthの変化と同様に変化し、図７（ｃ）に併せて示さ
れるように、発振維持電圧Ｖholdも定電圧回路の出力電
圧の変化とほぼ同じ変化率で変化する。水晶発振回路の
消費電流は水晶発振回路の電源電圧、即ち、一定電圧出
力と発振維持電圧Ｖholdの差に相当する。従って、消費
電流Ｉsup はほぼ一定となる。
等を構成するＭＯＳトランジスタと図２の回路を同一の
ＣＭＯＳプロセスで製造した場合、製造プロセスのばら
つき、例えば、マスクずれ等は、同一の程度で両回路に
現れる。従って、水晶発振回路のΣＶthも定電圧回路の
ΣＶthの変化と同様に変化し、図７（ｃ）に併せて示さ
れるように、発振維持電圧Ｖholdも定電圧回路の出力電
圧の変化とほぼ同じ変化率で変化する。水晶発振回路の
消費電流は水晶発振回路の電源電圧、即ち、一定電圧出
力と発振維持電圧Ｖholdの差に相当する。従って、消費
電流Ｉsup はほぼ一定となる。
【００４０】上記構成によれば、定電圧回路の出力を水
晶発振回路の電源電圧として使用する場合に、半導体装
置の製造プロセスのばらつきを考慮してその出力電圧を
設定する必要がなく、最適設計が可能となり、消費電流
を最小限に抑えることができる。また、リファレンス回
路を省略できるので、従来に比較して回路規模を小さく
することができる。
晶発振回路の電源電圧として使用する場合に、半導体装
置の製造プロセスのばらつきを考慮してその出力電圧を
設定する必要がなく、最適設計が可能となり、消費電流
を最小限に抑えることができる。また、リファレンス回
路を省略できるので、従来に比較して回路規模を小さく
することができる。
【００４１】
【発明の効果】以上説明したようにこの発明によれば、
リファレンス電圧をバイアス電圧と兼用することによ
り、リファレンス回路が省略でき、従来に比して回路規
模を小さくできる。
リファレンス電圧をバイアス電圧と兼用することによ
り、リファレンス回路が省略でき、従来に比して回路規
模を小さくできる。
【００４２】また、Ｐ型とＮ型のトランジスタのしきい
値電圧電圧ＶthＰ、ＶthＮによって定電圧出力が変化す
るので、この定電圧回路を水晶発振回路の電源として使
用することにより、水晶発振回路の消費電流を最小限に
抑えることができる。
値電圧電圧ＶthＰ、ＶthＮによって定電圧出力が変化す
るので、この定電圧回路を水晶発振回路の電源として使
用することにより、水晶発振回路の消費電流を最小限に
抑えることができる。
【図１】この発明の一実施例にかかる差動増幅回路の回
路図。
路図。
【図２】この発明の一実施例にかかる定電圧出力回路の
回路図。
回路図。
【図３】従来と本願のバイアス回路の回路図。
【図４】従来のリファレンス回路の回路図。
【図５】従来の差動増幅回路の回路図。
【図６】従来の定電圧出力回路の全体の回路図。
【図７】（ａ）Ｐ型とＮ型のしきい値電圧電圧の和であ
るΣＶthと、水晶発振回路の発振開始電圧Ｖstart 、お
よび発振維持電圧Ｖholdの関係のグラフ。 （ｂ）Ｐ型とＮ型のしきい値電圧電圧の和であるΣＶth
と、発振維持電圧Ｖholdおよび定電圧出力による電源電
圧と消費電流の関係のグラフ。 （ｃ）Ｐ型とＮ型のしきい値電圧電圧の和であるΣＶth
と、発振維持電圧Ｖhold、およびこの発明によるＰ型と
Ｎ型のトランジスタのしきい値電圧電圧ＶthＰ、ＶthＮ
によって変化する定電圧出力と消費電流の関係のグラ
フ。
るΣＶthと、水晶発振回路の発振開始電圧Ｖstart 、お
よび発振維持電圧Ｖholdの関係のグラフ。 （ｂ）Ｐ型とＮ型のしきい値電圧電圧の和であるΣＶth
と、発振維持電圧Ｖholdおよび定電圧出力による電源電
圧と消費電流の関係のグラフ。 （ｃ）Ｐ型とＮ型のしきい値電圧電圧の和であるΣＶth
と、発振維持電圧Ｖhold、およびこの発明によるＰ型と
Ｎ型のトランジスタのしきい値電圧電圧ＶthＰ、ＶthＮ
によって変化する定電圧出力と消費電流の関係のグラ
フ。
【図８】（ａ）ダイオード接続されたＰ型トランジスタ
ＴＰ２０のしきい値電圧電圧ＶthＰとＶ３のレベルの関
係図。 （ｂ）ダイオード接続されたＮ型トランジスタＴＮ７０
のしきい値電圧電圧ＶthＮと、Ｖ９と定電圧Ｖ８の電位
差、即ちトランジスタＴＮ７０のＶGS（＝ＶDS）の関係
図。
ＴＰ２０のしきい値電圧電圧ＶthＰとＶ３のレベルの関
係図。 （ｂ）ダイオード接続されたＮ型トランジスタＴＮ７０
のしきい値電圧電圧ＶthＮと、Ｖ９と定電圧Ｖ８の電位
差、即ちトランジスタＴＮ７０のＶGS（＝ＶDS）の関係
図。
ＴＰ１０〜ＴＰ６０…ＰチャネルＭＯＳトランジスタ、
ＴＰ１０〜ＴＰ７０…ＮチャネルＭＯＳトランジスタ。
ＴＰ１０〜ＴＰ７０…ＮチャネルＭＯＳトランジスタ。
Claims (2)
- 【請求項１】 回路を構成するＰチャネル型ＭＯＳトラ
ンジスタのしきい値電圧電圧及び／又はＮチャネル型Ｍ
ＯＳトランジスタのしきい値電圧の変化によって定電圧
出力が変化する定電圧回路と、この定電圧回路の出力を
電源として動作する発振回路を備え、前記定電圧回路の
出力電圧が前記発振回路の発振開始電圧又は発振維持電
圧と等しい変化率特性を示すことを特徴とする回路。 - 【請求項２】 所定電圧を出力するバイアス回路と、 バイアス電圧とリファレンス電圧を受けて、定電圧を出
力する差動増幅回路を備え、 前記バイアス回路の出力するバイアス電圧を前記差動増
幅回路のバイアス電圧及びリファレンス電圧として供給
することを特徴とした定電圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21301892A JP3357689B2 (ja) | 1992-08-10 | 1992-08-10 | 定電圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21301892A JP3357689B2 (ja) | 1992-08-10 | 1992-08-10 | 定電圧出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659756A true JPH0659756A (ja) | 1994-03-04 |
| JP3357689B2 JP3357689B2 (ja) | 2002-12-16 |
Family
ID=16632144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21301892A Expired - Fee Related JP3357689B2 (ja) | 1992-08-10 | 1992-08-10 | 定電圧出力回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3357689B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918231A (ja) * | 1995-07-03 | 1997-01-17 | Seiko Epson Corp | 定電圧回路 |
| JP2002116829A (ja) * | 2000-02-29 | 2002-04-19 | Seiko Instruments Inc | 半導体集積回路 |
| WO2004093308A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 水晶発振回路 |
| JP2007140799A (ja) * | 2005-11-16 | 2007-06-07 | Univ Waseda | リファレンス回路 |
| JP2008052546A (ja) * | 2006-08-25 | 2008-03-06 | Seiko Instruments Inc | 定電圧回路及びそれを用いた水晶発振回路 |
| JP2008236629A (ja) * | 2007-03-23 | 2008-10-02 | Seiko Epson Corp | 発振装置、半導体装置、電子機器および時計 |
| JP2009277115A (ja) * | 2008-05-16 | 2009-11-26 | Seiko Epson Corp | 定電圧回路 |
| JP2011145805A (ja) * | 2010-01-13 | 2011-07-28 | Tokai Rika Co Ltd | 電源回路 |
| JP2012194733A (ja) * | 2011-03-16 | 2012-10-11 | Fujitsu Semiconductor Ltd | カレントミラー回路及びそれを有する増幅回路 |
| JP2012231489A (ja) * | 2012-06-14 | 2012-11-22 | Seiko Epson Corp | 発振装置、半導体装置、電子機器および時計 |
| JP2018163499A (ja) * | 2017-03-24 | 2018-10-18 | エイブリック株式会社 | 定電圧出力回路 |
| CN114420044A (zh) * | 2022-01-27 | 2022-04-29 | 成都利普芯微电子有限公司 | 一种恒流源驱动电路、驱动芯片、电子设备 |
-
1992
- 1992-08-10 JP JP21301892A patent/JP3357689B2/ja not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918231A (ja) * | 1995-07-03 | 1997-01-17 | Seiko Epson Corp | 定電圧回路 |
| JP4559643B2 (ja) * | 2000-02-29 | 2010-10-13 | セイコーインスツル株式会社 | ボルテージ・レギュレータ、スイッチング・レギュレータ、及びチャージ・ポンプ回路 |
| JP2002116829A (ja) * | 2000-02-29 | 2002-04-19 | Seiko Instruments Inc | 半導体集積回路 |
| WO2004093308A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 水晶発振回路 |
| US7042299B2 (en) | 2003-04-15 | 2006-05-09 | Fujitsu Limited | Crystal oscillation circuit |
| JP2007140799A (ja) * | 2005-11-16 | 2007-06-07 | Univ Waseda | リファレンス回路 |
| JP2008052546A (ja) * | 2006-08-25 | 2008-03-06 | Seiko Instruments Inc | 定電圧回路及びそれを用いた水晶発振回路 |
| JP2008236629A (ja) * | 2007-03-23 | 2008-10-02 | Seiko Epson Corp | 発振装置、半導体装置、電子機器および時計 |
| JP2009277115A (ja) * | 2008-05-16 | 2009-11-26 | Seiko Epson Corp | 定電圧回路 |
| JP2011145805A (ja) * | 2010-01-13 | 2011-07-28 | Tokai Rika Co Ltd | 電源回路 |
| JP2012194733A (ja) * | 2011-03-16 | 2012-10-11 | Fujitsu Semiconductor Ltd | カレントミラー回路及びそれを有する増幅回路 |
| JP2012231489A (ja) * | 2012-06-14 | 2012-11-22 | Seiko Epson Corp | 発振装置、半導体装置、電子機器および時計 |
| JP2018163499A (ja) * | 2017-03-24 | 2018-10-18 | エイブリック株式会社 | 定電圧出力回路 |
| US10571946B2 (en) | 2017-03-24 | 2020-02-25 | Ablic Inc. | Constant voltage output circuit |
| CN114420044A (zh) * | 2022-01-27 | 2022-04-29 | 成都利普芯微电子有限公司 | 一种恒流源驱动电路、驱动芯片、电子设备 |
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|---|---|
| JP3357689B2 (ja) | 2002-12-16 |
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