JP3527190B2 - バンド・ギャップ・レファレンス回路 - Google Patents
バンド・ギャップ・レファレンス回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、バンド・ギャップ
・レファレンス回路に関し、特にＣＭＯＳ型半導体装置
に搭載される電源電圧依存性の少ないバンド・ギャップ
・レファレンス回路に関する。
・レファレンス回路に関し、特にＣＭＯＳ型半導体装置
に搭載される電源電圧依存性の少ないバンド・ギャップ
・レファレンス回路に関する。
【０００２】
【従来の技術】従来、第１の従来例のバンド・ギャップ
・レファレンス回路として、図７に示す特許第２９９４
２９３号公報に開示されたバンド・ギャップ・レファレ
ンス回路が知られている。図７に示す第１の従来例のバ
ンド・ギャップ・レファレンス回路は、与えられた高電
位側電源ＶＤＤ及び低電位側電源ＧＮＤから一定の基準
電圧Ｖｒｅｆを出力端子ｒｅｆに得るバンド・ギャップ
・レファレンス回路であって、ソースが高電位側電源Ｖ
ＤＤに接続されるＰチャネル型電界効果トランジスタ
（以下、Ｐ型ＭＯＳトランジスタと称す）Ｐ１と、ドレ
イン及びゲートがＰ型ＭＯＳトランジスタＰ１のドレイ
ンに接続されソースが低電位側電源ＧＮＤに接続される
Ｎチャネル型電界効果トランジスタ（以下、Ｎ型ＭＯＳ
トランジスタと称す）Ｎ１と、ソースが高電位側電源Ｖ
ＤＤに接続されドレイン及びゲートがＰ型ＭＯＳトラン
ジスタＰ１のゲートに接続されるＰ型ＭＯＳトランジス
タＰ２と、ドレインがＰ型ＭＯＳトランジスタＰ２のド
レインに接続されゲートがＮ型ＭＯＳトランジスタＮ１
のゲートに接続されるＮ型ＭＯＳトランジスタＮ２と、
一端がＮ型ＭＯＳトランジスタＮ２のソースに接続され
他端が低電位側電源ＧＮＤに接続される抵抗素子Ｒ１
と、ソースが高電位側電源ＶＤＤに接続されゲートがＰ
型ＭＯＳトランジスタＰ２のゲートに接続されドレイン
が基準電圧の出力端子ｒｅｆに接続されるＰ型ＭＯＳト
ランジスタＰ３と、一端がＰ型ＭＯＳトランジスタＰ３
のドレインに接続される抵抗素子Ｒ２と、アノードが抵
抗素子Ｒ２の他端に接続されカソードが低電位側電源Ｇ
ＮＤに接続されるダイオードＤ１と、を備えている。上
述の構成により、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２及
びＰ３のゲート長及びゲート幅をそれぞれ同一サイズと
し、かつＮ型ＭＯＳトランジスタＮ１に対しＮ型ＭＯＳ
トランジスタＮ２のゲート長を同一サイズとし、ゲート
幅をＭ（以下、Ｍは０以外の自然数とする）倍と設定す
れば、出力端子ｒｅｆからは、Ｎを（Ｒ２の抵抗値）÷
（Ｒ１の抵抗値）、ｑを電子の電荷量、ｋをボルツマン
定数、Ｔを絶対温度、ＶＦ（Ｄ１）をダイオードＤ１の
順方向電圧として、式１で表される基準電圧Ｖｒｅｆが
得られる。 Ｖｒｅｆ＝Ｎ×（ｋ×Ｔ÷ｑ）×ｌｎＭ＋ＶＦ（Ｄ１）・・・（式１） しかし、図７に示す第１の従来例のバンド・ギャップ・
レファレンス回路は、高電位側電源ＶＤＤと低電位側電
源ＧＮＤ間の電圧が変動すると基準電圧Ｖｒｅｆも変化
してしまうという問題があり、その理由は、例えば高電
位側電源ＶＤＤと低電位側電源ＧＮＤ間の電圧が大きく
なると、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソー
ス間電圧が大きくなりアーリ効果によりＮ型ＭＯＳトラ
ンジスタＮ１に流れ込むドレイン電流が増加する。その
結果、Ｎ型ＭＯＳトランジスタＮ１とともにミラーを構
成するＮ型ＭＯＳトランジスタＮ２のドレイン電流がそ
れ自身のアーリ効果による電流と合わせて増加しＰ型Ｍ
ＯＳトランジスタＰ２のドレイン電流も増加する。した
がってＰ型ＭＯＳトランジスタＰ２とともにミラーを構
成するＰ型ＭＯＳトランジスタＰ３のドレイン電流も増
加する。この電流増加分をΔｉｄ（１）とし、さらに、
Ｐ型ＭＯＳトランジスタＰ３自身のアーリ効果でもドレ
イン電流が増加するので、この電流増加分をΔｉｄ
（２）とすると、Ｐ型ＭＯＳトランジスタＰ３のドレイ
ン電流の電流増加分Δｉｄは式２で表される。 Δｉｄ＝Δｉｄ（１）＋Δｉｄ（２）・・・（式２） この電流増加分Δｉｄが抵抗素子Ｒ２及びダイオードＤ
１に流れ込むことにより基準電圧Ｖｒｅｆに変動が生
じ、この変動分をΔＶｒｅｆとし、Ｐ型ＭＯＳトランジ
スタＰ３の電源電圧依存を受ける前のドレイン電流をＩ
ＤＳ（Ｐ３）とすると、ΔＶｒｅｆは式３で表される。 ΔＶｒｅｆ＝Δｉｄ×Ｒ２＋（ｋ×Ｔ÷ｑ）×ｌｎ（（Δｉｄ＋ＩＤＳ（Ｐ３） ）÷ＩＤＳ（Ｐ３））・・・（式３） この電源電圧依存性を無くした第２の従来例のバンド・
ギャップ・レファレンス回路として、図８に示す同じく
特許第２９９４２９３号公報に開示されたバンド・ギャ
ップ・レファレンス回路が知られている。図８に示す第
２の従来例のバンド・ギャップ・レファレンス回路は、
与えられた高電位側電源ＶＤＤ及び低電位側電源ＧＮＤ
から一定の基準電圧Ｖｒｅｆを出力端子ｒｅｆに得るバ
ンド・ギャップ・レファレンス回路であって、ソースが
高電位側電源ＶＤＤに接続されるＰ型ＭＯＳトランジス
タＰ１と、ソースがＰ型ＭＯＳトランジスタＰ１のドレ
インに接続されるＰ型ＭＯＳトランジスタＰ７と、ドレ
イン及びゲートがＰ型ＭＯＳトランジスタＰ７のドレイ
ンに接続されソースが低電位側電源ＧＮＤに接続される
Ｎ型ＭＯＳトランジスタＮ１と、ソースが高電位側電源
ＶＤＤに接続されドレイン及びゲートがＰ型ＭＯＳトラ
ンジスタＰ１のゲートに接続されるＰ型ＭＯＳトランジ
スタＰ２と、ドレインがＰ型ＭＯＳトランジスタＰ２の
ドレインに接続されゲートがＮ型ＭＯＳトランジスタＮ
１のゲートに接続されるデプリーション型のＮ型ＭＯＳ
トランジスタＮ４と、ドレインがＮ型ＭＯＳトランジス
タＮ４のソースに接続されゲートがＮ型ＭＯＳトランジ
スタＮ１のゲートに接続されるＮ型ＭＯＳトランジスタ
Ｎ２と、一端がＮ型ＭＯＳトランジスタＮ２のソースに
接続され他端が低電位側電源ＧＮＤに接続される抵抗素
子Ｒ１と、ソースが高電位側電源ＶＤＤに接続されゲー
トがＰ型ＭＯＳトランジスタＰ２のゲートに接続される
Ｐ型ＭＯＳトランジスタＰ３と、ソースがＰ型ＭＯＳト
ランジスタＰ３のドレインに接続されドレインが出力端
子ｒｅｆに接続されるＰ型ＭＯＳトランジスタＰ５と、
一端がＰ型ＭＯＳトランジスタＰ５のドレインに接続さ
れる抵抗素子Ｒ２と、アノードが抵抗素子Ｒ２の他端に
接続されカソードが低電位側電源ＧＮＤに接続されるダ
イオードＤ１と、ソースが高電位側電源ＶＤＤに接続さ
れゲートがドレインに接続されるＰ型ＭＯＳトランジス
タＰ４と、ソースがＰ型ＭＯＳトランジスタＰ４のドレ
インに接続されドレイン及びゲートがＰ型ＭＯＳトラン
ジスタＰ５及びＰ７のゲートに接続されるＰ型ＭＯＳト
ランジスタＰ６と、ドレインがＰ型ＭＯＳトランジスタ
Ｐ６のドレインに接続されゲートがＮ型ＭＯＳトランジ
スタＮ１のゲートに接続されるデプリーション型のＮ型
ＭＯＳトランジスタＮ５と、ドレインがＮ型ＭＯＳトラ
ンジスタＮ５のソースに接続されソースが低電位側電源
ＧＮＤに接続されゲートがＮ型ＭＯＳトランジスタＮ１
のゲートに接続されるＮ型ＭＯＳトランジスタＮ３と、
を備えている。
・レファレンス回路として、図７に示す特許第２９９４
２９３号公報に開示されたバンド・ギャップ・レファレ
ンス回路が知られている。図７に示す第１の従来例のバ
ンド・ギャップ・レファレンス回路は、与えられた高電
位側電源ＶＤＤ及び低電位側電源ＧＮＤから一定の基準
電圧Ｖｒｅｆを出力端子ｒｅｆに得るバンド・ギャップ
・レファレンス回路であって、ソースが高電位側電源Ｖ
ＤＤに接続されるＰチャネル型電界効果トランジスタ
（以下、Ｐ型ＭＯＳトランジスタと称す）Ｐ１と、ドレ
イン及びゲートがＰ型ＭＯＳトランジスタＰ１のドレイ
ンに接続されソースが低電位側電源ＧＮＤに接続される
Ｎチャネル型電界効果トランジスタ（以下、Ｎ型ＭＯＳ
トランジスタと称す）Ｎ１と、ソースが高電位側電源Ｖ
ＤＤに接続されドレイン及びゲートがＰ型ＭＯＳトラン
ジスタＰ１のゲートに接続されるＰ型ＭＯＳトランジス
タＰ２と、ドレインがＰ型ＭＯＳトランジスタＰ２のド
レインに接続されゲートがＮ型ＭＯＳトランジスタＮ１
のゲートに接続されるＮ型ＭＯＳトランジスタＮ２と、
一端がＮ型ＭＯＳトランジスタＮ２のソースに接続され
他端が低電位側電源ＧＮＤに接続される抵抗素子Ｒ１
と、ソースが高電位側電源ＶＤＤに接続されゲートがＰ
型ＭＯＳトランジスタＰ２のゲートに接続されドレイン
が基準電圧の出力端子ｒｅｆに接続されるＰ型ＭＯＳト
ランジスタＰ３と、一端がＰ型ＭＯＳトランジスタＰ３
のドレインに接続される抵抗素子Ｒ２と、アノードが抵
抗素子Ｒ２の他端に接続されカソードが低電位側電源Ｇ
ＮＤに接続されるダイオードＤ１と、を備えている。上
述の構成により、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２及
びＰ３のゲート長及びゲート幅をそれぞれ同一サイズと
し、かつＮ型ＭＯＳトランジスタＮ１に対しＮ型ＭＯＳ
トランジスタＮ２のゲート長を同一サイズとし、ゲート
幅をＭ（以下、Ｍは０以外の自然数とする）倍と設定す
れば、出力端子ｒｅｆからは、Ｎを（Ｒ２の抵抗値）÷
（Ｒ１の抵抗値）、ｑを電子の電荷量、ｋをボルツマン
定数、Ｔを絶対温度、ＶＦ（Ｄ１）をダイオードＤ１の
順方向電圧として、式１で表される基準電圧Ｖｒｅｆが
得られる。 Ｖｒｅｆ＝Ｎ×（ｋ×Ｔ÷ｑ）×ｌｎＭ＋ＶＦ（Ｄ１）・・・（式１） しかし、図７に示す第１の従来例のバンド・ギャップ・
レファレンス回路は、高電位側電源ＶＤＤと低電位側電
源ＧＮＤ間の電圧が変動すると基準電圧Ｖｒｅｆも変化
してしまうという問題があり、その理由は、例えば高電
位側電源ＶＤＤと低電位側電源ＧＮＤ間の電圧が大きく
なると、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソー
ス間電圧が大きくなりアーリ効果によりＮ型ＭＯＳトラ
ンジスタＮ１に流れ込むドレイン電流が増加する。その
結果、Ｎ型ＭＯＳトランジスタＮ１とともにミラーを構
成するＮ型ＭＯＳトランジスタＮ２のドレイン電流がそ
れ自身のアーリ効果による電流と合わせて増加しＰ型Ｍ
ＯＳトランジスタＰ２のドレイン電流も増加する。した
がってＰ型ＭＯＳトランジスタＰ２とともにミラーを構
成するＰ型ＭＯＳトランジスタＰ３のドレイン電流も増
加する。この電流増加分をΔｉｄ（１）とし、さらに、
Ｐ型ＭＯＳトランジスタＰ３自身のアーリ効果でもドレ
イン電流が増加するので、この電流増加分をΔｉｄ
（２）とすると、Ｐ型ＭＯＳトランジスタＰ３のドレイ
ン電流の電流増加分Δｉｄは式２で表される。 Δｉｄ＝Δｉｄ（１）＋Δｉｄ（２）・・・（式２） この電流増加分Δｉｄが抵抗素子Ｒ２及びダイオードＤ
１に流れ込むことにより基準電圧Ｖｒｅｆに変動が生
じ、この変動分をΔＶｒｅｆとし、Ｐ型ＭＯＳトランジ
スタＰ３の電源電圧依存を受ける前のドレイン電流をＩ
ＤＳ（Ｐ３）とすると、ΔＶｒｅｆは式３で表される。 ΔＶｒｅｆ＝Δｉｄ×Ｒ２＋（ｋ×Ｔ÷ｑ）×ｌｎ（（Δｉｄ＋ＩＤＳ（Ｐ３） ）÷ＩＤＳ（Ｐ３））・・・（式３） この電源電圧依存性を無くした第２の従来例のバンド・
ギャップ・レファレンス回路として、図８に示す同じく
特許第２９９４２９３号公報に開示されたバンド・ギャ
ップ・レファレンス回路が知られている。図８に示す第
２の従来例のバンド・ギャップ・レファレンス回路は、
与えられた高電位側電源ＶＤＤ及び低電位側電源ＧＮＤ
から一定の基準電圧Ｖｒｅｆを出力端子ｒｅｆに得るバ
ンド・ギャップ・レファレンス回路であって、ソースが
高電位側電源ＶＤＤに接続されるＰ型ＭＯＳトランジス
タＰ１と、ソースがＰ型ＭＯＳトランジスタＰ１のドレ
インに接続されるＰ型ＭＯＳトランジスタＰ７と、ドレ
イン及びゲートがＰ型ＭＯＳトランジスタＰ７のドレイ
ンに接続されソースが低電位側電源ＧＮＤに接続される
Ｎ型ＭＯＳトランジスタＮ１と、ソースが高電位側電源
ＶＤＤに接続されドレイン及びゲートがＰ型ＭＯＳトラ
ンジスタＰ１のゲートに接続されるＰ型ＭＯＳトランジ
スタＰ２と、ドレインがＰ型ＭＯＳトランジスタＰ２の
ドレインに接続されゲートがＮ型ＭＯＳトランジスタＮ
１のゲートに接続されるデプリーション型のＮ型ＭＯＳ
トランジスタＮ４と、ドレインがＮ型ＭＯＳトランジス
タＮ４のソースに接続されゲートがＮ型ＭＯＳトランジ
スタＮ１のゲートに接続されるＮ型ＭＯＳトランジスタ
Ｎ２と、一端がＮ型ＭＯＳトランジスタＮ２のソースに
接続され他端が低電位側電源ＧＮＤに接続される抵抗素
子Ｒ１と、ソースが高電位側電源ＶＤＤに接続されゲー
トがＰ型ＭＯＳトランジスタＰ２のゲートに接続される
Ｐ型ＭＯＳトランジスタＰ３と、ソースがＰ型ＭＯＳト
ランジスタＰ３のドレインに接続されドレインが出力端
子ｒｅｆに接続されるＰ型ＭＯＳトランジスタＰ５と、
一端がＰ型ＭＯＳトランジスタＰ５のドレインに接続さ
れる抵抗素子Ｒ２と、アノードが抵抗素子Ｒ２の他端に
接続されカソードが低電位側電源ＧＮＤに接続されるダ
イオードＤ１と、ソースが高電位側電源ＶＤＤに接続さ
れゲートがドレインに接続されるＰ型ＭＯＳトランジス
タＰ４と、ソースがＰ型ＭＯＳトランジスタＰ４のドレ
インに接続されドレイン及びゲートがＰ型ＭＯＳトラン
ジスタＰ５及びＰ７のゲートに接続されるＰ型ＭＯＳト
ランジスタＰ６と、ドレインがＰ型ＭＯＳトランジスタ
Ｐ６のドレインに接続されゲートがＮ型ＭＯＳトランジ
スタＮ１のゲートに接続されるデプリーション型のＮ型
ＭＯＳトランジスタＮ５と、ドレインがＮ型ＭＯＳトラ
ンジスタＮ５のソースに接続されソースが低電位側電源
ＧＮＤに接続されゲートがＮ型ＭＯＳトランジスタＮ１
のゲートに接続されるＮ型ＭＯＳトランジスタＮ３と、
を備えている。
【０００３】上述の構成により、式１に示す基準電圧Ｖ
ｒｅｆが得られるとともに、例えば高電位側電源ＶＤＤ
と低電位側電源ＧＮＤ間の電圧が増大するように変動し
ても、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソース
間電圧はＰ型ＭＯＳトランジスタＰ７のソ−ス電位で抑
えられ、Ｐ型ＭＯＳトランジスタＰ３のドレイン・ソー
ス間電圧はＰ型ＭＯＳトランジスタＰ５のソ−ス電位で
抑えられるので、各ドレイン・ソース間電圧は変動せ
ず、また同様に、Ｎ型ＭＯＳトランジスタＮ２のドレイ
ン・ソース間電圧はＮ型ＭＯＳトランジスタＮ４のソ−
ス電位で抑えられ、Ｎ型ＭＯＳトランジスタＮ３のドレ
イン・ソース間電圧はＮ型ＭＯＳトランジスタＮ５のソ
−ス電位で抑えられるので、各ドレイン・ソース間電圧
は変動しない。したがって、アーリ効果の影響を受ける
ことなく、式２においてΔｉｄ（１）＝０、Δｉｄ
（２）＝０となって、式３においてΔＶｒｅｆ＝０とな
り、電源依存性の無い基準電圧Ｖｒｅｆが得られる。ま
た、Ｐ型ＭＯＳトランジスタＰ４及びＰ６とＮ型ＭＯＳ
トランジスタＮ３及びＮ５とにより構成されるバイアス
段を設けてＰ型ＭＯＳトランジスタＰ６のゲート電位に
よりＰ型ＭＯＳトランジスタＰ５及びＰ７のゲート電位
をバイアスし、閾値電圧ＶＴが０Ｖ以下であるデプリー
ション型のＮ型ＭＯＳトランジスタＮ４及びＮ５を使用
することにより、図７に示す第１の従来例のバンド・ギ
ャップ・レファレンス回路と同等の最低動作電源電圧
（高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電圧）
が得られる。
ｒｅｆが得られるとともに、例えば高電位側電源ＶＤＤ
と低電位側電源ＧＮＤ間の電圧が増大するように変動し
ても、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソース
間電圧はＰ型ＭＯＳトランジスタＰ７のソ−ス電位で抑
えられ、Ｐ型ＭＯＳトランジスタＰ３のドレイン・ソー
ス間電圧はＰ型ＭＯＳトランジスタＰ５のソ−ス電位で
抑えられるので、各ドレイン・ソース間電圧は変動せ
ず、また同様に、Ｎ型ＭＯＳトランジスタＮ２のドレイ
ン・ソース間電圧はＮ型ＭＯＳトランジスタＮ４のソ−
ス電位で抑えられ、Ｎ型ＭＯＳトランジスタＮ３のドレ
イン・ソース間電圧はＮ型ＭＯＳトランジスタＮ５のソ
−ス電位で抑えられるので、各ドレイン・ソース間電圧
は変動しない。したがって、アーリ効果の影響を受ける
ことなく、式２においてΔｉｄ（１）＝０、Δｉｄ
（２）＝０となって、式３においてΔＶｒｅｆ＝０とな
り、電源依存性の無い基準電圧Ｖｒｅｆが得られる。ま
た、Ｐ型ＭＯＳトランジスタＰ４及びＰ６とＮ型ＭＯＳ
トランジスタＮ３及びＮ５とにより構成されるバイアス
段を設けてＰ型ＭＯＳトランジスタＰ６のゲート電位に
よりＰ型ＭＯＳトランジスタＰ５及びＰ７のゲート電位
をバイアスし、閾値電圧ＶＴが０Ｖ以下であるデプリー
ション型のＮ型ＭＯＳトランジスタＮ４及びＮ５を使用
することにより、図７に示す第１の従来例のバンド・ギ
ャップ・レファレンス回路と同等の最低動作電源電圧
（高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電圧）
が得られる。
【０００４】
【発明が解決しようとする課題】しかし、上述した第２
の従来例のバンド・ギャップ・レファレンス回路におい
ては、最低動作電源電圧を確保するためにデプリーショ
ン型であるＮ型ＭＯＳトランジスタＮ４及びＮ５を使用
せざるを得ない。デプリーション型のＮ型ＭＯＳトラン
ジスタは、一例として濃度が１０14〜１０15ｃｍ-3のＰ
型基板上に直接Ｎ型ＭＯＳトランジスタを形成すれば追
加プロセス無しに実現することはできるが、例えばプロ
セスを簡略化してマスク数を削減した安価なＤＲＡＭプ
ロセスなどでは、先ず基板全面に濃度が１０17〜１０18
ｃｍ-3のＰウェルを形成するため、追加プロセス無しに
デプリーション型のＮ型ＭＯＳトランジスタを形成する
ことはできないという問題がある。
の従来例のバンド・ギャップ・レファレンス回路におい
ては、最低動作電源電圧を確保するためにデプリーショ
ン型であるＮ型ＭＯＳトランジスタＮ４及びＮ５を使用
せざるを得ない。デプリーション型のＮ型ＭＯＳトラン
ジスタは、一例として濃度が１０14〜１０15ｃｍ-3のＰ
型基板上に直接Ｎ型ＭＯＳトランジスタを形成すれば追
加プロセス無しに実現することはできるが、例えばプロ
セスを簡略化してマスク数を削減した安価なＤＲＡＭプ
ロセスなどでは、先ず基板全面に濃度が１０17〜１０18
ｃｍ-3のＰウェルを形成するため、追加プロセス無しに
デプリーション型のＮ型ＭＯＳトランジスタを形成する
ことはできないという問題がある。
【０００５】また、たとえプロセスを追加せずにデプリ
ーション型のＮ型ＭＯＳトランジスタを実現できたとし
ても、デプリーション型ＭＯＳトランジスタは高温での
リーク電流が多いためゲート長Ｌを長く（Ｌ＞１０μ
ｍ）しなければならず、さらにドレイン電流ＩＤＳを流
す（ＩＤＳ＞１μＡ）必要もあるため、電池駆動式時計
などの低消費電流かつ小チップサイズを要求される製品
に対して、デプリーション型ＭＯＳトランジスタを含む
バンド・ギャップ・レファレンス回路を適用することは
できないという問題がある。
ーション型のＮ型ＭＯＳトランジスタを実現できたとし
ても、デプリーション型ＭＯＳトランジスタは高温での
リーク電流が多いためゲート長Ｌを長く（Ｌ＞１０μ
ｍ）しなければならず、さらにドレイン電流ＩＤＳを流
す（ＩＤＳ＞１μＡ）必要もあるため、電池駆動式時計
などの低消費電流かつ小チップサイズを要求される製品
に対して、デプリーション型ＭＯＳトランジスタを含む
バンド・ギャップ・レファレンス回路を適用することは
できないという問題がある。
【０００６】本発明は、かかる問題点に鑑みてなされた
ものであって、エンハンスメント型のＭＯＳトランジス
タのみで構成され、電源電圧依存性の少ない基準電圧Ｖ
ｒｅｆが得られ、良好な最低動作電源電圧が得られるバ
ンド・ギャップ・レファレンス回路を提供することにあ
る。
ものであって、エンハンスメント型のＭＯＳトランジス
タのみで構成され、電源電圧依存性の少ない基準電圧Ｖ
ｒｅｆが得られ、良好な最低動作電源電圧が得られるバ
ンド・ギャップ・レファレンス回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明のバンド・ギャッ
プ・レファレンス回路は、与えられた高電位側電源及び
低電位側電源から一定の基準電圧を出力端子に得るバン
ド・ギャップ・レファレンス回路であって、ソースが前
記高電位側電源に接続される第１導電型の第１の電界効
果トランジスタと、ドレイン及びゲートが前記第１導電
型の第１の電界効果トランジスタのドレインに接続され
ソースが前記低電位側電源に接続される第２導電型の第
１の電界効果トランジスタと、ソースが前記高電位側電
源に接続されドレイン及びゲートが前記第１導電型の第
１の電界効果トランジスタのゲートに接続される第１導
電型の第２の電界効果トランジスタと、ドレインが前記
第１導電型の第２の電界効果トランジスタのドレインに
接続されゲートが前記出力端子に接続される第２導電型
の第６の電界効果トランジスタと、ドレインが前記第２
導電型の第６の電界効果トランジスタのソースに接続さ
れゲートが前記第２導電型の第１の電界効果トランジス
タのゲートに接続される第２導電型の第２の電界効果ト
ランジスタと、一端が前記第２導電型の第２の電界効果
トランジスタのソースに接続され他端が前記低電位側電
源に接続される第１の抵抗素子と、ソースが前記高電位
側電源に接続されゲートが前記第１導電型の第２の電界
効果トランジスタのゲートに接続されドレインが前記出
力端子に接続される第１導電型の第３の電界効果トラン
ジスタと、一端が前記第１導電型の第３の電界効果トラ
ンジスタのドレインに接続される第２の抵抗素子と、ア
ノードが前記第２の抵抗素子の他端に接続されカソード
が前記低電位側電源に接続される第１のダイオードと、
を備えることを特徴とする。
プ・レファレンス回路は、与えられた高電位側電源及び
低電位側電源から一定の基準電圧を出力端子に得るバン
ド・ギャップ・レファレンス回路であって、ソースが前
記高電位側電源に接続される第１導電型の第１の電界効
果トランジスタと、ドレイン及びゲートが前記第１導電
型の第１の電界効果トランジスタのドレインに接続され
ソースが前記低電位側電源に接続される第２導電型の第
１の電界効果トランジスタと、ソースが前記高電位側電
源に接続されドレイン及びゲートが前記第１導電型の第
１の電界効果トランジスタのゲートに接続される第１導
電型の第２の電界効果トランジスタと、ドレインが前記
第１導電型の第２の電界効果トランジスタのドレインに
接続されゲートが前記出力端子に接続される第２導電型
の第６の電界効果トランジスタと、ドレインが前記第２
導電型の第６の電界効果トランジスタのソースに接続さ
れゲートが前記第２導電型の第１の電界効果トランジス
タのゲートに接続される第２導電型の第２の電界効果ト
ランジスタと、一端が前記第２導電型の第２の電界効果
トランジスタのソースに接続され他端が前記低電位側電
源に接続される第１の抵抗素子と、ソースが前記高電位
側電源に接続されゲートが前記第１導電型の第２の電界
効果トランジスタのゲートに接続されドレインが前記出
力端子に接続される第１導電型の第３の電界効果トラン
ジスタと、一端が前記第１導電型の第３の電界効果トラ
ンジスタのドレインに接続される第２の抵抗素子と、ア
ノードが前記第２の抵抗素子の他端に接続されカソード
が前記低電位側電源に接続される第１のダイオードと、
を備えることを特徴とする。
【０００８】また、与えられた高電位側電源及び低電位
側電源から一定の基準電圧を出力端子に得るバンド・ギ
ャップ・レファレンス回路であって、ソースが前記高電
位側電源に接続される第１導電型の第１の電界効果トラ
ンジスタと、ドレイン及びゲートが前記第１導電型の第
１の電界効果トランジスタのドレインに接続されソース
が前記低電位側電源に接続される第２導電型の第１の電
界効果トランジスタと、ソースが前記高電位側電源に接
続されドレイン及びゲートが前記第１導電型の第１の電
界効果トランジスタのゲートに接続される第１導電型の
第２の電界効果トランジスタと、ドレインが前記第１導
電型の第２の電界効果トランジスタのドレインに接続さ
れゲートが前記出力端子に接続される第２導電型の第６
の電界効果トランジスタと、ドレインが前記第２導電型
の第６の電界効果トランジスタのソースに接続されゲー
トが前記第２導電型の第１の電界効果トランジスタのゲ
ートに接続される第２導電型の第２の電界効果トランジ
スタと、一端が前記第２導電型の第２の電界効果トラン
ジスタのソースに接続され他端が前記低電位側電源に接
続される第１の抵抗素子と、ソースが前記高電位側電源
に接続されゲートが前記第１導電型の第２の電界効果ト
ランジスタのゲートに接続される第１導電型の第３の電
界効果トランジスタと、ソースが前記第１導電型の第３
の電界効果トランジスタのドレインに接続されドレイン
が前記出力端子に接続される第１導電型の第５の電界効
果トランジスタと、一端が前記第１導電型の第５の電界
効果トランジスタのドレインに接続される第２の抵抗素
子と、アノードが前記第２の抵抗素子の他端に接続され
カソードが前記低電位側電源に接続される第１のダイオ
ードと、ソースが前記高電位側電源に接続される第１導
電型の第４の電界効果トランジスタと、ソースが前記第
１導電型の第４の電界効果トランジスタのドレイン及び
ゲートに接続されドレイン及びゲートが前記第１導電型
の第５の電界効果トランジスタのゲートに接続される第
１導電型の第６の電界効果トランジスタと、ドレインが
前記第１導電型の第６の電界効果トランジスタのドレイ
ンに接続されソースが前記低電位側電源に接続されゲー
トが前記第２導電型の第１の電界効果トランジスタのゲ
ートに接続される第２導電型の第３の電界効果トランジ
スタと、を備えることを特徴とする。
側電源から一定の基準電圧を出力端子に得るバンド・ギ
ャップ・レファレンス回路であって、ソースが前記高電
位側電源に接続される第１導電型の第１の電界効果トラ
ンジスタと、ドレイン及びゲートが前記第１導電型の第
１の電界効果トランジスタのドレインに接続されソース
が前記低電位側電源に接続される第２導電型の第１の電
界効果トランジスタと、ソースが前記高電位側電源に接
続されドレイン及びゲートが前記第１導電型の第１の電
界効果トランジスタのゲートに接続される第１導電型の
第２の電界効果トランジスタと、ドレインが前記第１導
電型の第２の電界効果トランジスタのドレインに接続さ
れゲートが前記出力端子に接続される第２導電型の第６
の電界効果トランジスタと、ドレインが前記第２導電型
の第６の電界効果トランジスタのソースに接続されゲー
トが前記第２導電型の第１の電界効果トランジスタのゲ
ートに接続される第２導電型の第２の電界効果トランジ
スタと、一端が前記第２導電型の第２の電界効果トラン
ジスタのソースに接続され他端が前記低電位側電源に接
続される第１の抵抗素子と、ソースが前記高電位側電源
に接続されゲートが前記第１導電型の第２の電界効果ト
ランジスタのゲートに接続される第１導電型の第３の電
界効果トランジスタと、ソースが前記第１導電型の第３
の電界効果トランジスタのドレインに接続されドレイン
が前記出力端子に接続される第１導電型の第５の電界効
果トランジスタと、一端が前記第１導電型の第５の電界
効果トランジスタのドレインに接続される第２の抵抗素
子と、アノードが前記第２の抵抗素子の他端に接続され
カソードが前記低電位側電源に接続される第１のダイオ
ードと、ソースが前記高電位側電源に接続される第１導
電型の第４の電界効果トランジスタと、ソースが前記第
１導電型の第４の電界効果トランジスタのドレイン及び
ゲートに接続されドレイン及びゲートが前記第１導電型
の第５の電界効果トランジスタのゲートに接続される第
１導電型の第６の電界効果トランジスタと、ドレインが
前記第１導電型の第６の電界効果トランジスタのドレイ
ンに接続されソースが前記低電位側電源に接続されゲー
トが前記第２導電型の第１の電界効果トランジスタのゲ
ートに接続される第２導電型の第３の電界効果トランジ
スタと、を備えることを特徴とする。
【０００９】また、前記第１導電型の第１の電界効果ト
ランジスタのドレインと前記第２導電型の第１の電界効
果トランジスタのドレイン及びゲートとの直接接続に代
えて、ソースが前記第１導電型の第１の電界効果トラン
ジスタのドレインに接続されドレインが前記第２導電型
の第１の電界効果トランジスタのドレイン及びゲートに
接続されゲートが前記第１導電型の第６の電界効果トラ
ンジスタのゲートに接続される第１導電型の第７の電界
効果トランジスタを備えることを特徴とする。
ランジスタのドレインと前記第２導電型の第１の電界効
果トランジスタのドレイン及びゲートとの直接接続に代
えて、ソースが前記第１導電型の第１の電界効果トラン
ジスタのドレインに接続されドレインが前記第２導電型
の第１の電界効果トランジスタのドレイン及びゲートに
接続されゲートが前記第１導電型の第６の電界効果トラ
ンジスタのゲートに接続される第１導電型の第７の電界
効果トランジスタを備えることを特徴とする。
【００１０】また、前記第１導電型の第６の電界効果ト
ランジスタのドレイン及びゲートと前記第２導電型の第
３の電界効果トランジスタのドレインとの直接接続に代
えて、ソースが前記第２導電型の第３の電界効果トラン
ジスタのドレインに接続されドレインが前記第１導電型
の第６の電界効果トランジスタのドレイン及びゲートに
接続されゲートが前記出力端子に接続される第２導電型
の第７の電界効果トランジスタを備えることを特徴とす
る。
ランジスタのドレイン及びゲートと前記第２導電型の第
３の電界効果トランジスタのドレインとの直接接続に代
えて、ソースが前記第２導電型の第３の電界効果トラン
ジスタのドレインに接続されドレインが前記第１導電型
の第６の電界効果トランジスタのドレイン及びゲートに
接続されゲートが前記出力端子に接続される第２導電型
の第７の電界効果トランジスタを備えることを特徴とす
る。
【００１１】また、与えられた高電位側電源及び低電位
側電源から一定の基準電圧を出力端子に得るバンド・ギ
ャップ・レファレンス回路であって、ソースが前記高電
位側電源に接続される第１導電型の第１の電界効果トラ
ンジスタと、ソースが前記第１導電型の第１の電界効果
トランジスタのドレインに接続される第１導電型の第８
の電界効果トランジスタと、ドレイン及びゲートが前記
第１導電型の第８の電界効果トランジスタのドレインに
接続されソースが前記低電位側電源に接続される第２導
電型の第１の電界効果トランジスタと、ソースが前記高
電位側電源に接続されドレイン及びゲートが前記第１導
電型の第１の電界効果トランジスタのゲートに接続され
る第１導電型の第２の電界効果トランジスタと、ドレイ
ンが前記第１導電型の第２の電界効果トランジスタのド
レインに接続されゲートが前記出力端子に接続される第
２導電型の第６の電界効果トランジスタと、ドレインが
前記第２導電型の第６の電界効果トランジスタのソース
に接続されゲートが前記第２導電型の第１の電界効果ト
ランジスタのゲートに接続される第２導電型の第２の電
界効果トランジスタと、一端が前記第２導電型の第２の
電界効果トランジスタのソースに接続され他端が前記低
電位側電源に接続される第１の抵抗素子と、ソースが前
記高電位側電源に接続されゲートが前記第１導電型の第
２の電界効果トランジスタのゲートに接続される第１導
電型の第３の電界効果トランジスタと、ソースが前記第
１導電型の第３の電界効果トランジスタのドレインに接
続されドレインが前記出力端子に接続される第１導電型
の第９の電界効果トランジスタと、一端が前記第１導電
型の第９の電界効果トランジスタのドレインに接続され
る第２の抵抗素子と、アノードが前記第２の抵抗素子の
他端に接続されカソードが前記低電位側電源に接続され
る第１のダイオードと、前記高電位側電源及び前記低電
位側電源投入時に前記第１導電型の第２の電界効果トラ
ンジスタのゲートをプルダウンする起動部と、を備える
ことを特徴とする。
側電源から一定の基準電圧を出力端子に得るバンド・ギ
ャップ・レファレンス回路であって、ソースが前記高電
位側電源に接続される第１導電型の第１の電界効果トラ
ンジスタと、ソースが前記第１導電型の第１の電界効果
トランジスタのドレインに接続される第１導電型の第８
の電界効果トランジスタと、ドレイン及びゲートが前記
第１導電型の第８の電界効果トランジスタのドレインに
接続されソースが前記低電位側電源に接続される第２導
電型の第１の電界効果トランジスタと、ソースが前記高
電位側電源に接続されドレイン及びゲートが前記第１導
電型の第１の電界効果トランジスタのゲートに接続され
る第１導電型の第２の電界効果トランジスタと、ドレイ
ンが前記第１導電型の第２の電界効果トランジスタのド
レインに接続されゲートが前記出力端子に接続される第
２導電型の第６の電界効果トランジスタと、ドレインが
前記第２導電型の第６の電界効果トランジスタのソース
に接続されゲートが前記第２導電型の第１の電界効果ト
ランジスタのゲートに接続される第２導電型の第２の電
界効果トランジスタと、一端が前記第２導電型の第２の
電界効果トランジスタのソースに接続され他端が前記低
電位側電源に接続される第１の抵抗素子と、ソースが前
記高電位側電源に接続されゲートが前記第１導電型の第
２の電界効果トランジスタのゲートに接続される第１導
電型の第３の電界効果トランジスタと、ソースが前記第
１導電型の第３の電界効果トランジスタのドレインに接
続されドレインが前記出力端子に接続される第１導電型
の第９の電界効果トランジスタと、一端が前記第１導電
型の第９の電界効果トランジスタのドレインに接続され
る第２の抵抗素子と、アノードが前記第２の抵抗素子の
他端に接続されカソードが前記低電位側電源に接続され
る第１のダイオードと、前記高電位側電源及び前記低電
位側電源投入時に前記第１導電型の第２の電界効果トラ
ンジスタのゲートをプルダウンする起動部と、を備える
ことを特徴とする。
【００１２】また、前記起動部は、ソースが前記高電位
側電源に接続されゲートが前記第１導電型の第２の電界
効果トランジスタのゲートに接続される第１導電型の第
１０の電界効果トランジスタと、ソースが前記第１導電
型の第１０の電界効果トランジスタのドレインに接続さ
れドレイン及びゲートが前記第１導電型の第８及び第９
の電界効果トランジスタのゲートに接続される第１導電
型の第１１の電界効果トランジスタと、ドレイン及びゲ
ートが前記第１導電型の第１１の電界効果トランジスタ
のドレインに接続されソースが前記低電位側電源に接続
される第２導電型の第８の電界効果トランジスタと、一
端が前記高電位側電源に接続される第３の抵抗素子と、
ドレインが前記第３の抵抗素子の他端に接続されソース
が前記低電位側電源に接続されゲートが前記第２導電型
の第８の電界効果トランジスタのゲートに接続される第
２導電型の第９の電界効果トランジスタと、ドレインが
前記第１導電型の第２の電界効果トランジスタのゲート
に接続されソースが前記低電位側電源に接続されゲート
が前記第２導電型の第９の電界効果トランジスタのドレ
インに接続される第２導電型の第１０の電界効果トラン
ジスタと、を備えることを特徴とする。
側電源に接続されゲートが前記第１導電型の第２の電界
効果トランジスタのゲートに接続される第１導電型の第
１０の電界効果トランジスタと、ソースが前記第１導電
型の第１０の電界効果トランジスタのドレインに接続さ
れドレイン及びゲートが前記第１導電型の第８及び第９
の電界効果トランジスタのゲートに接続される第１導電
型の第１１の電界効果トランジスタと、ドレイン及びゲ
ートが前記第１導電型の第１１の電界効果トランジスタ
のドレインに接続されソースが前記低電位側電源に接続
される第２導電型の第８の電界効果トランジスタと、一
端が前記高電位側電源に接続される第３の抵抗素子と、
ドレインが前記第３の抵抗素子の他端に接続されソース
が前記低電位側電源に接続されゲートが前記第２導電型
の第８の電界効果トランジスタのゲートに接続される第
２導電型の第９の電界効果トランジスタと、ドレインが
前記第１導電型の第２の電界効果トランジスタのゲート
に接続されソースが前記低電位側電源に接続されゲート
が前記第２導電型の第９の電界効果トランジスタのドレ
インに接続される第２導電型の第１０の電界効果トラン
ジスタと、を備えることを特徴とする。
【００１３】また、与えられた高電位側電源及び低電位
側電源から一定の基準電圧を出力端子に得るバンド・ギ
ャップ・レファレンス回路であって、ソースが前記高電
位側電源に接続される第１導電型の第１２の電界効果ト
ランジスタと、ソースが前記高電位側電源に接続されド
レイン及びゲートが前記第１導電型の第１２の電界効果
トランジスタのゲートに接続される第１導電型の第１３
の電界効果トランジスタと、ソースが前記高電位側電源
に接続されドレインが前記出力端子に接続されゲートが
前記第１導電型の第１２の電界効果トランジスタのドレ
インに接続される第１導電型の第１４の電界効果トラン
ジスタと、ドレインが前記第１導電型の第１２の電界効
果トランジスタのドレインに接続されゲートが前記出力
端子に接続される第２導電型の第１３の電界効果トラン
ジスタと、ドレインが前記第１導電型の第１３の電界効
果トランジスタのドレインに接続されゲートが前記出力
端子に接続される第２導電型の第１４の電界効果トラン
ジスタと、一端が前記出力端子に接続される第４の抵抗
素子と、アノードが前記第４の抵抗素子の他端に接続さ
れカソードが前記低電位側電源に接続される第２のダイ
オードと、一端が前記出力端子に接続され他端が節点に
接続される第５の抵抗素子と、一端が前記節点に接続さ
れる第６の抵抗素子と、アノードが前記第６の抵抗素子
の他端に接続されカソードが前記低電位側電源に接続さ
れる第３のダイオードと、ドレインが前記第２導電型の
第１３の電界効果トランジスタのソースに接続されゲー
トが前記第２のダイオードのアノードに接続される第２
導電型の第１１の電界効果トランジスタと、ドレインが
前記第２導電型の第１４の電界効果トランジスタのソー
スに接続されゲートが前記節点に接続される第２導電型
の第１２の電界効果トランジスタと、一端が前記第２導
電型の第１１及び第１２の電界効果トランジスタのソー
スに接続され他端が前記低電位側電源に接続される定電
流源と、を備えることを特徴とする。
側電源から一定の基準電圧を出力端子に得るバンド・ギ
ャップ・レファレンス回路であって、ソースが前記高電
位側電源に接続される第１導電型の第１２の電界効果ト
ランジスタと、ソースが前記高電位側電源に接続されド
レイン及びゲートが前記第１導電型の第１２の電界効果
トランジスタのゲートに接続される第１導電型の第１３
の電界効果トランジスタと、ソースが前記高電位側電源
に接続されドレインが前記出力端子に接続されゲートが
前記第１導電型の第１２の電界効果トランジスタのドレ
インに接続される第１導電型の第１４の電界効果トラン
ジスタと、ドレインが前記第１導電型の第１２の電界効
果トランジスタのドレインに接続されゲートが前記出力
端子に接続される第２導電型の第１３の電界効果トラン
ジスタと、ドレインが前記第１導電型の第１３の電界効
果トランジスタのドレインに接続されゲートが前記出力
端子に接続される第２導電型の第１４の電界効果トラン
ジスタと、一端が前記出力端子に接続される第４の抵抗
素子と、アノードが前記第４の抵抗素子の他端に接続さ
れカソードが前記低電位側電源に接続される第２のダイ
オードと、一端が前記出力端子に接続され他端が節点に
接続される第５の抵抗素子と、一端が前記節点に接続さ
れる第６の抵抗素子と、アノードが前記第６の抵抗素子
の他端に接続されカソードが前記低電位側電源に接続さ
れる第３のダイオードと、ドレインが前記第２導電型の
第１３の電界効果トランジスタのソースに接続されゲー
トが前記第２のダイオードのアノードに接続される第２
導電型の第１１の電界効果トランジスタと、ドレインが
前記第２導電型の第１４の電界効果トランジスタのソー
スに接続されゲートが前記節点に接続される第２導電型
の第１２の電界効果トランジスタと、一端が前記第２導
電型の第１１及び第１２の電界効果トランジスタのソー
スに接続され他端が前記低電位側電源に接続される定電
流源と、を備えることを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の第１の実施の形
態のバンド・ギャップ・レファレンス回路の構成図であ
る。図１に示すように、本発明の第１の実施の形態のバ
ンド・ギャップ・レファレンス回路は、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ３と、Ｎ型ＭＯＳトランジスタＮ１、
Ｎ２及びＮ６と、ダイオードＤ１と、抵抗素子Ｒ１及び
Ｒ２と、から構成され、与えられた高電位側電源ＶＤＤ
及び低電位側電源ＧＮＤから一定の基準電圧Ｖｒｅｆを
出力端子ｒｅｆに得る。
を参照して説明する。図１は、本発明の第１の実施の形
態のバンド・ギャップ・レファレンス回路の構成図であ
る。図１に示すように、本発明の第１の実施の形態のバ
ンド・ギャップ・レファレンス回路は、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ３と、Ｎ型ＭＯＳトランジスタＮ１、
Ｎ２及びＮ６と、ダイオードＤ１と、抵抗素子Ｒ１及び
Ｒ２と、から構成され、与えられた高電位側電源ＶＤＤ
及び低電位側電源ＧＮＤから一定の基準電圧Ｖｒｅｆを
出力端子ｒｅｆに得る。
【００１５】Ｐ型ＭＯＳトランジスタＰ１のソースは高
電位側電源ＶＤＤに接続される。Ｎ型ＭＯＳトランジス
タＮ１のドレイン及びゲートはＰ型ＭＯＳトランジスタ
Ｐ１のドレインに接続され、Ｎ型ＭＯＳトランジスタＮ
１のソースは低電位側電源ＧＮＤに接続される。
電位側電源ＶＤＤに接続される。Ｎ型ＭＯＳトランジス
タＮ１のドレイン及びゲートはＰ型ＭＯＳトランジスタ
Ｐ１のドレインに接続され、Ｎ型ＭＯＳトランジスタＮ
１のソースは低電位側電源ＧＮＤに接続される。
【００１６】Ｐ型ＭＯＳトランジスタＰ２のソースは高
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ２のドレイン及びゲートはＰ型ＭＯＳトランジスタＰ
１のゲートに接続される。Ｎ型ＭＯＳトランジスタＮ６
のドレインはＰ型ＭＯＳトランジスタＰ２のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ６のゲートは出力
端子ｒｅｆに接続される。
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ２のドレイン及びゲートはＰ型ＭＯＳトランジスタＰ
１のゲートに接続される。Ｎ型ＭＯＳトランジスタＮ６
のドレインはＰ型ＭＯＳトランジスタＰ２のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ６のゲートは出力
端子ｒｅｆに接続される。
【００１７】Ｎ型ＭＯＳトランジスタＮ２のドレインは
Ｎ型ＭＯＳトランジスタＮ６のソースに接続され、Ｎ型
ＭＯＳトランジスタＮ２のゲートはＮ型ＭＯＳトランジ
スタＮ１のゲートに接続される。抵抗素子Ｒ１の一端は
Ｎ型ＭＯＳトランジスタＮ２のソースに接続され、抵抗
素子Ｒ１の他端は低電位側電源ＧＮＤに接続される。
Ｎ型ＭＯＳトランジスタＮ６のソースに接続され、Ｎ型
ＭＯＳトランジスタＮ２のゲートはＮ型ＭＯＳトランジ
スタＮ１のゲートに接続される。抵抗素子Ｒ１の一端は
Ｎ型ＭＯＳトランジスタＮ２のソースに接続され、抵抗
素子Ｒ１の他端は低電位側電源ＧＮＤに接続される。
【００１８】Ｐ型ＭＯＳトランジスタＰ３のソースは高
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ３のゲートはＰ型ＭＯＳトランジスタＰ２のゲートに
接続され、Ｐ型ＭＯＳトランジスタＰ３のドレインは出
力端子ｒｅｆに接続される。抵抗素子Ｒ２の一端はＰ型
ＭＯＳトランジスタＰ３のドレインに接続され、ダイオ
ードＤ１のアノードは抵抗素子Ｒ２の他端に接続され、
ダイオードＤ１のカソードは低電位側電源ＧＮＤに接続
される。
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ３のゲートはＰ型ＭＯＳトランジスタＰ２のゲートに
接続され、Ｐ型ＭＯＳトランジスタＰ３のドレインは出
力端子ｒｅｆに接続される。抵抗素子Ｒ２の一端はＰ型
ＭＯＳトランジスタＰ３のドレインに接続され、ダイオ
ードＤ１のアノードは抵抗素子Ｒ２の他端に接続され、
ダイオードＤ１のカソードは低電位側電源ＧＮＤに接続
される。
【００１９】また上記の構成において、例えば、Ｐ型Ｍ
ＯＳトランジスタＰ１、Ｐ２及びＰ３のゲート長及びゲ
ート幅をそれぞれ同一サイズとし、Ｎ型ＭＯＳトランジ
スタＮ１に対しＮ型ＭＯＳトランジスタＮ２のゲート長
を同一サイズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳト
ランジスタＮ１及びＮ６のゲート長及びゲート幅を同一
サイズとしている。
ＯＳトランジスタＰ１、Ｐ２及びＰ３のゲート長及びゲ
ート幅をそれぞれ同一サイズとし、Ｎ型ＭＯＳトランジ
スタＮ１に対しＮ型ＭＯＳトランジスタＮ２のゲート長
を同一サイズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳト
ランジスタＮ１及びＮ６のゲート長及びゲート幅を同一
サイズとしている。
【００２０】次に動作を説明する。上記の構成により、
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｎ型ＭＯＳトランジス
タＮ２のドレイン電位が、基準電圧ＶｒｅｆからＮ型Ｍ
ＯＳトランジスタＮ６のゲート・ソース間電圧分低い電
位に固定されてＮ型ＭＯＳトランジスタＮ２のドレイン
・ソース間電圧変動が抑えられるため、式２のΔｉｄ
（１）が減少して式３のΔＶｒｅｆが減少し、アーリ効
果の影響が低減され、電源電圧依存性の少ない式１に示
す基準電圧Ｖｒｅｆが得られる。
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｎ型ＭＯＳトランジス
タＮ２のドレイン電位が、基準電圧ＶｒｅｆからＮ型Ｍ
ＯＳトランジスタＮ６のゲート・ソース間電圧分低い電
位に固定されてＮ型ＭＯＳトランジスタＮ２のドレイン
・ソース間電圧変動が抑えられるため、式２のΔｉｄ
（１）が減少して式３のΔＶｒｅｆが減少し、アーリ効
果の影響が低減され、電源電圧依存性の少ない式１に示
す基準電圧Ｖｒｅｆが得られる。
【００２１】さらに、例えば、基準電圧Ｖｒｅｆを１．
２５Ｖとし、デプリーション型のＮ型ＭＯＳトランジス
タＮ４の閾値電圧を０Ｖとし、エンハンスメント型のＮ
型ＭＯＳトランジスタＮ６の閾値電圧を０．６Ｖとすれ
ば、本実施の形態のバンド・ギャップ・レファレンス回
路におけるＮ型ＭＯＳトランジスタＮ２のドレイン電位
と、図８に示す第２の従来例のバンド・ギャップ・レフ
ァレンス回路におけるＮ型ＭＯＳトランジスタＮ２のド
レイン電位は略同じバイアスになるので、本実施の形態
のバンド・ギャップ・レファレンス回路は第２の従来例
のバンド・ギャップ・レファレンス回路と同様の良好な
最低動作電源電圧が得られる。
２５Ｖとし、デプリーション型のＮ型ＭＯＳトランジス
タＮ４の閾値電圧を０Ｖとし、エンハンスメント型のＮ
型ＭＯＳトランジスタＮ６の閾値電圧を０．６Ｖとすれ
ば、本実施の形態のバンド・ギャップ・レファレンス回
路におけるＮ型ＭＯＳトランジスタＮ２のドレイン電位
と、図８に示す第２の従来例のバンド・ギャップ・レフ
ァレンス回路におけるＮ型ＭＯＳトランジスタＮ２のド
レイン電位は略同じバイアスになるので、本実施の形態
のバンド・ギャップ・レファレンス回路は第２の従来例
のバンド・ギャップ・レファレンス回路と同様の良好な
最低動作電源電圧が得られる。
【００２２】以上説明したように、本構成によれば、エ
ンハンスメント型ＭＯＳトランジスタのみで構成され、
電源電圧依存性が少なく、最低動作電源電圧も良好なバ
ンド・ギャップ・レファレンス回路を実現できる。
ンハンスメント型ＭＯＳトランジスタのみで構成され、
電源電圧依存性が少なく、最低動作電源電圧も良好なバ
ンド・ギャップ・レファレンス回路を実現できる。
【００２３】次に、図２は、本発明の第２の実施の形態
のバンド・ギャップ・レファレンス回路の構成図であ
る。本発明の第２の実施の形態のバンド・ギャップ・レ
ファレンス回路は、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６
と、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ３及びＮ６
と、ダイオードＤ１と、抵抗素子Ｒ１及びＲ２と、から
構成され、与えられた高電位側電源ＶＤＤ及び低電位側
電源ＧＮＤから一定の基準電圧を出力端子に得る。
のバンド・ギャップ・レファレンス回路の構成図であ
る。本発明の第２の実施の形態のバンド・ギャップ・レ
ファレンス回路は、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６
と、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ３及びＮ６
と、ダイオードＤ１と、抵抗素子Ｒ１及びＲ２と、から
構成され、与えられた高電位側電源ＶＤＤ及び低電位側
電源ＧＮＤから一定の基準電圧を出力端子に得る。
【００２４】Ｐ型ＭＯＳトランジスタＰ１のソースは高
電位側電源ＶＤＤに接続される。Ｎ型ＭＯＳトランジス
タＮ１のドレイン及びゲートはＰ型ＭＯＳトランジスタ
Ｐ１のドレインに接続され、Ｎ型ＭＯＳトランジスタＮ
１のソースは低電位側電源ＧＮＤに接続される。
電位側電源ＶＤＤに接続される。Ｎ型ＭＯＳトランジス
タＮ１のドレイン及びゲートはＰ型ＭＯＳトランジスタ
Ｐ１のドレインに接続され、Ｎ型ＭＯＳトランジスタＮ
１のソースは低電位側電源ＧＮＤに接続される。
【００２５】Ｐ型ＭＯＳトランジスタＰ２のソースは高
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ２のドレイン及びゲートはＰ型ＭＯＳトランジスタＰ
１のゲートに接続される。Ｎ型ＭＯＳトランジスタＮ６
のドレインはＰ型ＭＯＳトランジスタＰ２のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ６のゲートは出力
端子ｒｅｆに接続される。
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ２のドレイン及びゲートはＰ型ＭＯＳトランジスタＰ
１のゲートに接続される。Ｎ型ＭＯＳトランジスタＮ６
のドレインはＰ型ＭＯＳトランジスタＰ２のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ６のゲートは出力
端子ｒｅｆに接続される。
【００２６】Ｎ型ＭＯＳトランジスタＮ２のドレインは
Ｎ型ＭＯＳトランジスタＮ６のソースに接続され、Ｎ型
ＭＯＳトランジスタＮ２のゲートはＮ型ＭＯＳトランジ
スタＮ１のゲートに接続される。抵抗素子Ｒ１の一端は
Ｎ型ＭＯＳトランジスタＮ２のソースに接続され、抵抗
素子Ｒ１の他端は低電位側電源ＧＮＤに接続される。
Ｎ型ＭＯＳトランジスタＮ６のソースに接続され、Ｎ型
ＭＯＳトランジスタＮ２のゲートはＮ型ＭＯＳトランジ
スタＮ１のゲートに接続される。抵抗素子Ｒ１の一端は
Ｎ型ＭＯＳトランジスタＮ２のソースに接続され、抵抗
素子Ｒ１の他端は低電位側電源ＧＮＤに接続される。
【００２７】Ｐ型ＭＯＳトランジスタＰ３のソースは高
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ３のゲートはＰ型ＭＯＳトランジスタＰ２のゲートに
接続される。Ｐ型ＭＯＳトランジスタＰ５のソースはＰ
型ＭＯＳトランジスタＰ３のドレインに接続され、Ｐ型
ＭＯＳトランジスタＰ５のドレインは出力端子ｒｅｆに
接続される。抵抗素子Ｒ２の一端はＰ型ＭＯＳトランジ
スタＰ５のドレインに接続される。ダイオードＤ１のア
ノードは抵抗素子Ｒ２の他端に接続され、ダイオードＤ
１のカソードは低電位側電源ＧＮＤに接続される。
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ３のゲートはＰ型ＭＯＳトランジスタＰ２のゲートに
接続される。Ｐ型ＭＯＳトランジスタＰ５のソースはＰ
型ＭＯＳトランジスタＰ３のドレインに接続され、Ｐ型
ＭＯＳトランジスタＰ５のドレインは出力端子ｒｅｆに
接続される。抵抗素子Ｒ２の一端はＰ型ＭＯＳトランジ
スタＰ５のドレインに接続される。ダイオードＤ１のア
ノードは抵抗素子Ｒ２の他端に接続され、ダイオードＤ
１のカソードは低電位側電源ＧＮＤに接続される。
【００２８】Ｐ型ＭＯＳトランジスタＰ４のソースは高
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ４のゲートはＰ型ＭＯＳトランジスタＰ４のドレイン
に接続される。Ｐ型ＭＯＳトランジスタＰ６のソースは
Ｐ型ＭＯＳトランジスタＰ４のドレインに接続され、Ｐ
型ＭＯＳトランジスタＰ６のドレイン及びゲートはＰ型
ＭＯＳトランジスタＰ５のゲートに接続される。Ｎ型Ｍ
ＯＳトランジスタＮ３のドレインはＰ型ＭＯＳトランジ
スタＰ６のドレインに接続され、Ｎ型ＭＯＳトランジス
タＮ３のソースは低電位側電源ＧＮＤに接続され、Ｎ型
ＭＯＳトランジスタＮ３のゲートはＮ型ＭＯＳトランジ
スタＮ１のゲートに接続される。
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ４のゲートはＰ型ＭＯＳトランジスタＰ４のドレイン
に接続される。Ｐ型ＭＯＳトランジスタＰ６のソースは
Ｐ型ＭＯＳトランジスタＰ４のドレインに接続され、Ｐ
型ＭＯＳトランジスタＰ６のドレイン及びゲートはＰ型
ＭＯＳトランジスタＰ５のゲートに接続される。Ｎ型Ｍ
ＯＳトランジスタＮ３のドレインはＰ型ＭＯＳトランジ
スタＰ６のドレインに接続され、Ｎ型ＭＯＳトランジス
タＮ３のソースは低電位側電源ＧＮＤに接続され、Ｎ型
ＭＯＳトランジスタＮ３のゲートはＮ型ＭＯＳトランジ
スタＮ１のゲートに接続される。
【００２９】また上記の構成において、例えば、Ｐ型Ｍ
ＯＳトランジスタＰ１〜Ｐ６のゲート長及びゲート幅を
それぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタＮ１
に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サ
イズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳトランジス
タＮ１、Ｎ３及びＮ６のゲート長及びゲート幅を同一サ
イズとしている。
ＯＳトランジスタＰ１〜Ｐ６のゲート長及びゲート幅を
それぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタＮ１
に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サ
イズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳトランジス
タＮ１、Ｎ３及びＮ６のゲート長及びゲート幅を同一サ
イズとしている。
【００３０】次に動作を説明する。上記の構成により、
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン・ソース間電圧ＶＤＳ（Ｐ３）とＰ型
ＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳ
（Ｐ２）とが等しくなり式２のΔｉｄ（２）が０とな
り、また、Ｎ型ＭＯＳトランジスタＮ２のドレイン電位
が、基準電圧ＶｒｅｆからＮ型ＭＯＳトランジスタＮ６
のゲート・ソース間電圧分低い電位に固定されてＮ型Ｍ
ＯＳトランジスタＮ２のドレイン・ソース間電圧変動が
抑えられるため、式２のΔｉｄ（１）が減少して式３の
ΔＶｒｅｆが減少し、アーリ効果の影響が低減され、電
源電圧依存性の少ない式１に示す基準電圧Ｖｒｅｆが得
られる。
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン・ソース間電圧ＶＤＳ（Ｐ３）とＰ型
ＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳ
（Ｐ２）とが等しくなり式２のΔｉｄ（２）が０とな
り、また、Ｎ型ＭＯＳトランジスタＮ２のドレイン電位
が、基準電圧ＶｒｅｆからＮ型ＭＯＳトランジスタＮ６
のゲート・ソース間電圧分低い電位に固定されてＮ型Ｍ
ＯＳトランジスタＮ２のドレイン・ソース間電圧変動が
抑えられるため、式２のΔｉｄ（１）が減少して式３の
ΔＶｒｅｆが減少し、アーリ効果の影響が低減され、電
源電圧依存性の少ない式１に示す基準電圧Ｖｒｅｆが得
られる。
【００３１】さらに、本実施の形態のバンド・ギャップ
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図１に示す本発明の第１の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図１に示す本発明の第１の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図１に示す本発明の第１の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図１に示す本発明の第１の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
【００３２】以上説明したように、本実施の形態によれ
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第１の実施の形態よりもさらに電源電圧
依存性が少なく、最低動作電源電圧も良好なバンド・ギ
ャップ・レファレンス回路を実現できる。
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第１の実施の形態よりもさらに電源電圧
依存性が少なく、最低動作電源電圧も良好なバンド・ギ
ャップ・レファレンス回路を実現できる。
【００３３】次に、図３は、本発明の第３の実施の形態
のバンド・ギャップ・レファレンス回路の構成図であ
る。本発明の第３の実施の形態のバンド・ギャップ・レ
ファレンス回路と、図２に示す本発明の第２の実施の形
態のバンド・ギャップ・レファレンス回路との構成の相
違部分は、Ｐ型ＭＯＳトランジスタＰ７が追加され、Ｐ
型ＭＯＳトランジスタＰ１のドレインとＮ型ＭＯＳトラ
ンジスタＮ１のドレイン及びゲートとの直接接続に代え
て、Ｐ型ＭＯＳトランジスタＰ７のソースがＰ型ＭＯＳ
トランジスタＰ１のドレインに接続され、Ｐ型ＭＯＳト
ランジスタＰ７のドレインがＮ型ＭＯＳトランジスタＮ
１のドレイン及びゲートに接続され、Ｐ型ＭＯＳトラン
ジスタＰ７のゲートがＰ型ＭＯＳトランジスタＰ６のゲ
ートに接続される部分であり、他部分については同じで
あるので、同一構成部分には同一符号を付してその説明
を省略する。
のバンド・ギャップ・レファレンス回路の構成図であ
る。本発明の第３の実施の形態のバンド・ギャップ・レ
ファレンス回路と、図２に示す本発明の第２の実施の形
態のバンド・ギャップ・レファレンス回路との構成の相
違部分は、Ｐ型ＭＯＳトランジスタＰ７が追加され、Ｐ
型ＭＯＳトランジスタＰ１のドレインとＮ型ＭＯＳトラ
ンジスタＮ１のドレイン及びゲートとの直接接続に代え
て、Ｐ型ＭＯＳトランジスタＰ７のソースがＰ型ＭＯＳ
トランジスタＰ１のドレインに接続され、Ｐ型ＭＯＳト
ランジスタＰ７のドレインがＮ型ＭＯＳトランジスタＮ
１のドレイン及びゲートに接続され、Ｐ型ＭＯＳトラン
ジスタＰ７のゲートがＰ型ＭＯＳトランジスタＰ６のゲ
ートに接続される部分であり、他部分については同じで
あるので、同一構成部分には同一符号を付してその説明
を省略する。
【００３４】また上記の構成において、例えば、Ｐ型Ｍ
ＯＳトランジスタＰ１〜Ｐ７のゲート長及びゲート幅を
それぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタＮ１
に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サ
イズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳトランジス
タＮ１、Ｎ３及びＮ６のゲート長及びゲート幅を同一サ
イズとしている。
ＯＳトランジスタＰ１〜Ｐ７のゲート長及びゲート幅を
それぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタＮ１
に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サ
イズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳトランジス
タＮ１、Ｎ３及びＮ６のゲート長及びゲート幅を同一サ
イズとしている。
【００３５】次に動作を説明する。上記の構成により、
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン・ソース間電圧ＶＤＳ（Ｐ３）とＰ型
ＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳ
（Ｐ２）とが等しくなり式２のΔｉｄ（２）が０とな
り、また、Ｎ型ＭＯＳトランジスタＮ２のドレイン電位
が、基準電圧ＶｒｅｆからＮ型ＭＯＳトランジスタＮ６
のゲート・ソース間電圧分低い電位に固定されてＮ型Ｍ
ＯＳトランジスタＮ２のドレイン・ソース間電圧変動が
抑えられるとともに、Ｐ型ＭＯＳトランジスタＰ１のド
レイン・ソース間電圧ＶＤＳ（Ｐ１）とＰ型ＭＯＳトラ
ンジスタＰ２のゲート・ソース間電圧ＶＧＳ（Ｐ２）と
が等しくなることで式２のΔｉｄ（１）がさらに減少し
て式３のΔＶｒｅｆがさらに減少し、アーリ効果の影響
が低減され、電源電圧依存性の少ない式１に示す基準電
圧Ｖｒｅｆが得られる。
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン・ソース間電圧ＶＤＳ（Ｐ３）とＰ型
ＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳ
（Ｐ２）とが等しくなり式２のΔｉｄ（２）が０とな
り、また、Ｎ型ＭＯＳトランジスタＮ２のドレイン電位
が、基準電圧ＶｒｅｆからＮ型ＭＯＳトランジスタＮ６
のゲート・ソース間電圧分低い電位に固定されてＮ型Ｍ
ＯＳトランジスタＮ２のドレイン・ソース間電圧変動が
抑えられるとともに、Ｐ型ＭＯＳトランジスタＰ１のド
レイン・ソース間電圧ＶＤＳ（Ｐ１）とＰ型ＭＯＳトラ
ンジスタＰ２のゲート・ソース間電圧ＶＧＳ（Ｐ２）と
が等しくなることで式２のΔｉｄ（１）がさらに減少し
て式３のΔＶｒｅｆがさらに減少し、アーリ効果の影響
が低減され、電源電圧依存性の少ない式１に示す基準電
圧Ｖｒｅｆが得られる。
【００３６】さらに、本実施の形態のバンド・ギャップ
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図２に示す本発明の第２の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図２に示す本発明の第２の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図２に示す本発明の第２の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図２に示す本発明の第２の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
【００３７】以上説明したように、本実施の形態によれ
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第２の実施の形態よりもさらに電源電圧
依存性が少なく、最低動作電源電圧も良好なバンド・ギ
ャップ・レファレンス回路を実現できる。
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第２の実施の形態よりもさらに電源電圧
依存性が少なく、最低動作電源電圧も良好なバンド・ギ
ャップ・レファレンス回路を実現できる。
【００３８】次に、図４は、本発明の第４の実施の形態
のバンド・ギャップ・レファレンス回路の構成図であ
る。本発明の第４の実施の形態のバンド・ギャップ・レ
ファレンス回路と、図３に示す本発明の第３の実施の形
態のバンド・ギャップ・レファレンス回路との構成の相
違部分は、Ｎ型ＭＯＳトランジスタＮ７が追加され、Ｐ
型ＭＯＳトランジスタＰ６のドレイン及びゲートとＮ型
ＭＯＳトランジスタＮ３のドレインとの直接接続に代え
て、Ｎ型ＭＯＳトランジスタＮ７のソースがＮ型ＭＯＳ
トランジスタＮ３のドレインに接続され、Ｎ型ＭＯＳト
ランジスタＮ７のドレインがＰ型ＭＯＳトランジスタＰ
６のドレイン及びゲートに接続され、Ｎ型ＭＯＳトラン
ジスタＮ７のゲートが出力端子ｒｅｆに接続される部分
であり、他部分については同じであるので、同一構成部
分には同一符号を付してその説明を省略する。
のバンド・ギャップ・レファレンス回路の構成図であ
る。本発明の第４の実施の形態のバンド・ギャップ・レ
ファレンス回路と、図３に示す本発明の第３の実施の形
態のバンド・ギャップ・レファレンス回路との構成の相
違部分は、Ｎ型ＭＯＳトランジスタＮ７が追加され、Ｐ
型ＭＯＳトランジスタＰ６のドレイン及びゲートとＮ型
ＭＯＳトランジスタＮ３のドレインとの直接接続に代え
て、Ｎ型ＭＯＳトランジスタＮ７のソースがＮ型ＭＯＳ
トランジスタＮ３のドレインに接続され、Ｎ型ＭＯＳト
ランジスタＮ７のドレインがＰ型ＭＯＳトランジスタＰ
６のドレイン及びゲートに接続され、Ｎ型ＭＯＳトラン
ジスタＮ７のゲートが出力端子ｒｅｆに接続される部分
であり、他部分については同じであるので、同一構成部
分には同一符号を付してその説明を省略する。
【００３９】また上記の構成において、例えば、Ｐ型Ｍ
ＯＳトランジスタＰ１〜Ｐ７のゲート長及びゲート幅を
それぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタＮ１
に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サ
イズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳトランジス
タＮ１、Ｎ３、Ｎ６及びＮ７のゲート長及びゲート幅を
同一サイズとしている。
ＯＳトランジスタＰ１〜Ｐ７のゲート長及びゲート幅を
それぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタＮ１
に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サ
イズとし、ゲート幅をＭ倍とし、Ｎ型ＭＯＳトランジス
タＮ１、Ｎ３、Ｎ６及びＮ７のゲート長及びゲート幅を
同一サイズとしている。
【００４０】次に動作を説明する。上記の構成により、
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン・ソース間電圧ＶＤＳ（Ｐ３）とＰ型
ＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳ
（Ｐ２）とが等しくなり式２のΔｉｄ（２）が０とな
り、また、Ｎ型ＭＯＳトランジスタＮ２のドレイン電位
が、基準電圧ＶｒｅｆからＮ型ＭＯＳトランジスタＮ６
のゲート・ソース間電圧分低い電位に固定されてＮ型Ｍ
ＯＳトランジスタＮ２のドレイン・ソース間電圧変動が
抑えられるとともに、Ｐ型ＭＯＳトランジスタＰ１のド
レイン・ソース間電圧ＶＤＳ（Ｐ１）とＰ型ＭＯＳトラ
ンジスタＰ２のゲート・ソース間電圧ＶＧＳ（Ｐ２）と
が等しくなり、さらにＮ型ＭＯＳトランジスタＮ３のド
レイン電位が、基準電圧ＶｒｅｆからＮ型ＭＯＳトラン
ジスタＮ７のゲート・ソース間電圧分低い電位に固定さ
れてＮ型ＭＯＳトランジスタＮ３のドレイン・ソース間
電圧変動が抑えられることで式２のΔｉｄ（１）が０と
なり式３のΔＶｒｅｆが０となって、アーリ効果の影響
を受けず、電源電圧依存性の無い式１に示す基準電圧Ｖ
ｒｅｆが得られる。
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン・ソース間電圧ＶＤＳ（Ｐ３）とＰ型
ＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳ
（Ｐ２）とが等しくなり式２のΔｉｄ（２）が０とな
り、また、Ｎ型ＭＯＳトランジスタＮ２のドレイン電位
が、基準電圧ＶｒｅｆからＮ型ＭＯＳトランジスタＮ６
のゲート・ソース間電圧分低い電位に固定されてＮ型Ｍ
ＯＳトランジスタＮ２のドレイン・ソース間電圧変動が
抑えられるとともに、Ｐ型ＭＯＳトランジスタＰ１のド
レイン・ソース間電圧ＶＤＳ（Ｐ１）とＰ型ＭＯＳトラ
ンジスタＰ２のゲート・ソース間電圧ＶＧＳ（Ｐ２）と
が等しくなり、さらにＮ型ＭＯＳトランジスタＮ３のド
レイン電位が、基準電圧ＶｒｅｆからＮ型ＭＯＳトラン
ジスタＮ７のゲート・ソース間電圧分低い電位に固定さ
れてＮ型ＭＯＳトランジスタＮ３のドレイン・ソース間
電圧変動が抑えられることで式２のΔｉｄ（１）が０と
なり式３のΔＶｒｅｆが０となって、アーリ効果の影響
を受けず、電源電圧依存性の無い式１に示す基準電圧Ｖ
ｒｅｆが得られる。
【００４１】さらに、本実施の形態のバンド・ギャップ
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図３に示す本発明の第３の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図３に示す本発明の第３の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図３に示す本発明の第３の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図３に示す本発明の第３の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
【００４２】以上説明したように、本実施の形態によれ
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第３の実施の形態よりもさらに電源電圧
依存性が無く、最低動作電源電圧も良好なバンド・ギャ
ップ・レファレンス回路を実現できる。
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第３の実施の形態よりもさらに電源電圧
依存性が無く、最低動作電源電圧も良好なバンド・ギャ
ップ・レファレンス回路を実現できる。
【００４３】次に、図５は、本発明の第５の実施の形態
のバンド・ギャップ・レファレンス回路の構成図であ
る。図５に示すように、本発明の第５の実施の形態のバ
ンド・ギャップ・レファレンス回路は、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ３、Ｐ８及びＰ９と、Ｎ型ＭＯＳトラ
ンジスタＮ１、Ｎ２及びＮ６と、ダイオードＤ１と、抵
抗素子Ｒ１及びＲ２と、電源投入時の基準電圧Ｖｒｅｆ
の起動時間を短縮するための起動部ＳＴと、から構成さ
れ、起動部ＳＴは、Ｐ型ＭＯＳトランジスタＰ１０及び
Ｐ１１と、Ｎ型ＭＯＳトランジスタＮ８〜Ｎ１０と、抵
抗素子Ｒ３と、から構成され、与えられた高電位側電源
ＶＤＤ及び低電位側電源ＧＮＤから一定の基準電圧Ｖｒ
ｅｆを出力端子ｒｅｆに得る。
のバンド・ギャップ・レファレンス回路の構成図であ
る。図５に示すように、本発明の第５の実施の形態のバ
ンド・ギャップ・レファレンス回路は、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ３、Ｐ８及びＰ９と、Ｎ型ＭＯＳトラ
ンジスタＮ１、Ｎ２及びＮ６と、ダイオードＤ１と、抵
抗素子Ｒ１及びＲ２と、電源投入時の基準電圧Ｖｒｅｆ
の起動時間を短縮するための起動部ＳＴと、から構成さ
れ、起動部ＳＴは、Ｐ型ＭＯＳトランジスタＰ１０及び
Ｐ１１と、Ｎ型ＭＯＳトランジスタＮ８〜Ｎ１０と、抵
抗素子Ｒ３と、から構成され、与えられた高電位側電源
ＶＤＤ及び低電位側電源ＧＮＤから一定の基準電圧Ｖｒ
ｅｆを出力端子ｒｅｆに得る。
【００４４】Ｐ型ＭＯＳトランジスタＰ１のソースは高
電位側電源ＶＤＤに接続される。Ｐ型ＭＯＳトランジス
タＰ８のソースはＰ型ＭＯＳトランジスタＰ１のドレイ
ンに接続される。Ｎ型ＭＯＳトランジスタＮ１のドレイ
ン及びゲートはＰ型ＭＯＳトランジスタＰ８のドレイン
に接続され、Ｎ型ＭＯＳトランジスタＮ１のソースは低
電位側電源ＧＮＤに接続される。
電位側電源ＶＤＤに接続される。Ｐ型ＭＯＳトランジス
タＰ８のソースはＰ型ＭＯＳトランジスタＰ１のドレイ
ンに接続される。Ｎ型ＭＯＳトランジスタＮ１のドレイ
ン及びゲートはＰ型ＭＯＳトランジスタＰ８のドレイン
に接続され、Ｎ型ＭＯＳトランジスタＮ１のソースは低
電位側電源ＧＮＤに接続される。
【００４５】Ｐ型ＭＯＳトランジスタＰ２のソースは高
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ２のドレイン及びゲートはＰ型ＭＯＳトランジスタＰ
１のゲートに接続される。Ｎ型ＭＯＳトランジスタＮ６
のドレインはＰ型ＭＯＳトランジスタＰ２のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ６のゲートは出力
端子ｒｅｆに接続される。Ｎ型ＭＯＳトランジスタＮ２
のドレインはＮ型ＭＯＳトランジスタＮ６のソースに接
続され、Ｎ型ＭＯＳトランジスタＮ２のゲートはＮ型Ｍ
ＯＳトランジスタＮ１のゲートに接続される。抵抗素子
Ｒ１の一端はＮ型ＭＯＳトランジスタＮ２のソースに接
続され、抵抗素子Ｒ１の他端は低電位側電源ＧＮＤに接
続される。
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ２のドレイン及びゲートはＰ型ＭＯＳトランジスタＰ
１のゲートに接続される。Ｎ型ＭＯＳトランジスタＮ６
のドレインはＰ型ＭＯＳトランジスタＰ２のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ６のゲートは出力
端子ｒｅｆに接続される。Ｎ型ＭＯＳトランジスタＮ２
のドレインはＮ型ＭＯＳトランジスタＮ６のソースに接
続され、Ｎ型ＭＯＳトランジスタＮ２のゲートはＮ型Ｍ
ＯＳトランジスタＮ１のゲートに接続される。抵抗素子
Ｒ１の一端はＮ型ＭＯＳトランジスタＮ２のソースに接
続され、抵抗素子Ｒ１の他端は低電位側電源ＧＮＤに接
続される。
【００４６】Ｐ型ＭＯＳトランジスタＰ３のソースは高
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ３のゲートはＰ型ＭＯＳトランジスタＰ２のゲートに
接続される。Ｐ型ＭＯＳトランジスタＰ９のソースはＰ
型ＭＯＳトランジスタＰ３のドレインに接続され、Ｐ型
ＭＯＳトランジスタＰ９のドレインは出力端子ｒｅｆに
接続される。抵抗素子Ｒ２の一端はＰ型ＭＯＳトランジ
スタＰ９のドレインに接続される。ダイオードＤ１のア
ノードは抵抗素子Ｒ２の他端に接続され、ダイオードＤ
１のカソードは低電位側電源ＧＮＤに接続される。
電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
Ｐ３のゲートはＰ型ＭＯＳトランジスタＰ２のゲートに
接続される。Ｐ型ＭＯＳトランジスタＰ９のソースはＰ
型ＭＯＳトランジスタＰ３のドレインに接続され、Ｐ型
ＭＯＳトランジスタＰ９のドレインは出力端子ｒｅｆに
接続される。抵抗素子Ｒ２の一端はＰ型ＭＯＳトランジ
スタＰ９のドレインに接続される。ダイオードＤ１のア
ノードは抵抗素子Ｒ２の他端に接続され、ダイオードＤ
１のカソードは低電位側電源ＧＮＤに接続される。
【００４７】さらに、起動部ＳＴは、高電位側電源ＶＤ
Ｄ及び低電位側電源ＧＮＤ投入時にＰ型ＭＯＳトランジ
スタＰ２のゲートをプルダウンする。
Ｄ及び低電位側電源ＧＮＤ投入時にＰ型ＭＯＳトランジ
スタＰ２のゲートをプルダウンする。
【００４８】そして、起動部ＳＴにおいて、Ｐ型ＭＯＳ
トランジスタＰ１０のソースは高電位側電源ＶＤＤに接
続され、Ｐ型ＭＯＳトランジスタＰ１０のゲートはＰ型
ＭＯＳトランジスタＰ２のゲートに接続される。Ｐ型Ｍ
ＯＳトランジスタＰ１１のソースはＰ型ＭＯＳトランジ
スタＰ１０のドレインに接続され、Ｐ型ＭＯＳトランジ
スタＰ１１のドレイン及びゲートはＰ型ＭＯＳトランジ
スタＰ８及びＰ９のゲートに接続される。Ｎ型ＭＯＳト
ランジスタＮ８のドレイン及びゲートはＰ型ＭＯＳトラ
ンジスタＰ１１のドレインに接続され、Ｎ型ＭＯＳトラ
ンジスタＮ８のソースは低電位側電源ＧＮＤに接続され
る。
トランジスタＰ１０のソースは高電位側電源ＶＤＤに接
続され、Ｐ型ＭＯＳトランジスタＰ１０のゲートはＰ型
ＭＯＳトランジスタＰ２のゲートに接続される。Ｐ型Ｍ
ＯＳトランジスタＰ１１のソースはＰ型ＭＯＳトランジ
スタＰ１０のドレインに接続され、Ｐ型ＭＯＳトランジ
スタＰ１１のドレイン及びゲートはＰ型ＭＯＳトランジ
スタＰ８及びＰ９のゲートに接続される。Ｎ型ＭＯＳト
ランジスタＮ８のドレイン及びゲートはＰ型ＭＯＳトラ
ンジスタＰ１１のドレインに接続され、Ｎ型ＭＯＳトラ
ンジスタＮ８のソースは低電位側電源ＧＮＤに接続され
る。
【００４９】抵抗素子Ｒ３の一端は高電位側電源ＶＤＤ
に接続される。Ｎ型ＭＯＳトランジスタＮ９のドレイン
は抵抗素子Ｒ３の他端に接続され、Ｎ型ＭＯＳトランジ
スタＮ９のソースは低電位側電源ＧＮＤに接続され、Ｎ
型ＭＯＳトランジスタＮ９のゲートはＮ型ＭＯＳトラン
ジスタＮ８のゲートに接続される。Ｎ型ＭＯＳトランジ
スタＮ１０のドレインはＰ型ＭＯＳトランジスタＰ２の
ゲートに接続され、Ｎ型ＭＯＳトランジスタＮ１０のソ
ースは低電位側電源ＧＮＤに接続され、Ｎ型ＭＯＳトラ
ンジスタＮ１０のゲートはＮ型ＭＯＳトランジスタＮ９
のドレインに接続される。
に接続される。Ｎ型ＭＯＳトランジスタＮ９のドレイン
は抵抗素子Ｒ３の他端に接続され、Ｎ型ＭＯＳトランジ
スタＮ９のソースは低電位側電源ＧＮＤに接続され、Ｎ
型ＭＯＳトランジスタＮ９のゲートはＮ型ＭＯＳトラン
ジスタＮ８のゲートに接続される。Ｎ型ＭＯＳトランジ
スタＮ１０のドレインはＰ型ＭＯＳトランジスタＰ２の
ゲートに接続され、Ｎ型ＭＯＳトランジスタＮ１０のソ
ースは低電位側電源ＧＮＤに接続され、Ｎ型ＭＯＳトラ
ンジスタＮ１０のゲートはＮ型ＭＯＳトランジスタＮ９
のドレインに接続される。
【００５０】また上記の構成において、例えば、Ｐ型Ｍ
ＯＳトランジスタＰ１〜Ｐ３、Ｐ８〜Ｐ１１のゲート長
及びゲート幅をそれぞれ同一サイズとし、Ｎ型ＭＯＳト
ランジスタＮ１に対しＮ型ＭＯＳトランジスタＮ２のゲ
ート長を同一サイズとし、ゲート幅をＭ倍とし、Ｎ型Ｍ
ＯＳトランジスタＮ１、Ｎ６、Ｎ８〜Ｎ１０のゲート長
及びゲート幅を同一サイズとしている。
ＯＳトランジスタＰ１〜Ｐ３、Ｐ８〜Ｐ１１のゲート長
及びゲート幅をそれぞれ同一サイズとし、Ｎ型ＭＯＳト
ランジスタＮ１に対しＮ型ＭＯＳトランジスタＮ２のゲ
ート長を同一サイズとし、ゲート幅をＭ倍とし、Ｎ型Ｍ
ＯＳトランジスタＮ１、Ｎ６、Ｎ８〜Ｎ１０のゲート長
及びゲート幅を同一サイズとしている。
【００５１】次に動作を説明する。上記の構成により、
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン電位が低電位側電源ＧＮＤ電位からの
Ｎ型ＭＯＳトランジスタＮ８のゲート・ソース間電圧Ｖ
ＧＳ（Ｎ８）とＰ型ＭＯＳトランジスタＰ９のゲート・
ソース間電圧ＶＧＳ（Ｐ９）との和の電位となること
で、Ｐ型ＭＯＳトランジスタＰ３のドレイン・ソース間
電圧ＶＤＳ（Ｐ３）が低く抑えられ、式２のΔｉｄ
（２）が減少し、また、Ｎ型ＭＯＳトランジスタＮ２の
ドレイン電位が、基準電圧ＶｒｅｆからＮ型ＭＯＳトラ
ンジスタＮ６のゲート・ソース間電圧分低い電位に固定
されてＮ型ＭＯＳトランジスタＮ２のドレイン・ソース
間電圧変動が抑えられるとともに、Ｐ型ＭＯＳトランジ
スタＰ１のドレイン電位が低電位側電源ＧＮＤ電位から
のＮ型ＭＯＳトランジスタＮ８のゲート・ソース間電圧
ＶＧＳ（Ｎ８）とＰ型ＭＯＳトランジスタＰ８のゲート
・ソース間電圧ＶＧＳ（Ｐ８）との和の電位となること
で、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソース間
電圧ＶＤＳ（Ｐ１）が低く抑えられ、式２のΔｉｄ
（１）が減少して式３のΔＶｒｅｆが減少し、アーリ効
果の影響が低減され、電源電圧依存性の少ない式１に示
す基準電圧Ｖｒｅｆが得られる。
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｐ型ＭＯＳトランジス
タＰ３のドレイン電位が低電位側電源ＧＮＤ電位からの
Ｎ型ＭＯＳトランジスタＮ８のゲート・ソース間電圧Ｖ
ＧＳ（Ｎ８）とＰ型ＭＯＳトランジスタＰ９のゲート・
ソース間電圧ＶＧＳ（Ｐ９）との和の電位となること
で、Ｐ型ＭＯＳトランジスタＰ３のドレイン・ソース間
電圧ＶＤＳ（Ｐ３）が低く抑えられ、式２のΔｉｄ
（２）が減少し、また、Ｎ型ＭＯＳトランジスタＮ２の
ドレイン電位が、基準電圧ＶｒｅｆからＮ型ＭＯＳトラ
ンジスタＮ６のゲート・ソース間電圧分低い電位に固定
されてＮ型ＭＯＳトランジスタＮ２のドレイン・ソース
間電圧変動が抑えられるとともに、Ｐ型ＭＯＳトランジ
スタＰ１のドレイン電位が低電位側電源ＧＮＤ電位から
のＮ型ＭＯＳトランジスタＮ８のゲート・ソース間電圧
ＶＧＳ（Ｎ８）とＰ型ＭＯＳトランジスタＰ８のゲート
・ソース間電圧ＶＧＳ（Ｐ８）との和の電位となること
で、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソース間
電圧ＶＤＳ（Ｐ１）が低く抑えられ、式２のΔｉｄ
（１）が減少して式３のΔＶｒｅｆが減少し、アーリ効
果の影響が低減され、電源電圧依存性の少ない式１に示
す基準電圧Ｖｒｅｆが得られる。
【００５２】さらに、本実施の形態のバンド・ギャップ
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図２に示す本発明の第２の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図２に示す本発明の第２の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
・レファレンス回路におけるＮ型ＭＯＳトランジスタＮ
２のドレイン電位と、図２に示す本発明の第２の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図２に示す本発明の第２の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
【００５３】次に、起動部ＳＴの動作について説明す
る。電源投入の瞬間は、カレントミラーを構成するＰ型
ＭＯＳトランジスタＰ１〜Ｐ３及びＰ１０のゲート電位
は各ゲート・ソース間容量を介して高電位側電源ＶＤＤ
電位になっており、同様に、カレントミラーを構成する
Ｎ型ＭＯＳトランジスタＮ１及びＮ２のゲート電位は各
ゲート・ソース間容量を介して低電位側電源ＧＮＤ電位
になっている。
る。電源投入の瞬間は、カレントミラーを構成するＰ型
ＭＯＳトランジスタＰ１〜Ｐ３及びＰ１０のゲート電位
は各ゲート・ソース間容量を介して高電位側電源ＶＤＤ
電位になっており、同様に、カレントミラーを構成する
Ｎ型ＭＯＳトランジスタＮ１及びＮ２のゲート電位は各
ゲート・ソース間容量を介して低電位側電源ＧＮＤ電位
になっている。
【００５４】しかし、電源投入直後には、Ｎ型ＭＯＳト
ランジスタＮ１０のゲートが抵抗素子Ｒ３により高電位
側電源ＶＤＤ電位にプルアップされるので、Ｎ型ＭＯＳ
トランジスタＮ１０は確実にオンされ、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ３及びＰ１０のゲート電位がプルダウ
ンされ、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ３及びＰ１０
に各バイアス電流が発生し、バンド・ギャップ・レファ
レンス回路として強制的に起動され、起動時間が短縮さ
れる。
ランジスタＮ１０のゲートが抵抗素子Ｒ３により高電位
側電源ＶＤＤ電位にプルアップされるので、Ｎ型ＭＯＳ
トランジスタＮ１０は確実にオンされ、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ３及びＰ１０のゲート電位がプルダウ
ンされ、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ３及びＰ１０
に各バイアス電流が発生し、バンド・ギャップ・レファ
レンス回路として強制的に起動され、起動時間が短縮さ
れる。
【００５５】そして、Ｐ型ＭＯＳトランジスタＰ１０に
バイアス電流が流れると、Ｐ型ＭＯＳトランジスタＰ１
１及びＮ型ＭＯＳトランジスタＮ８及びＮ９にもバイア
ス電流が流れるので、Ｎ型ＭＯＳトランジスタＮ９のド
レイン電位は低電位側電源ＧＮＤ電位となり、Ｎ型ＭＯ
ＳトランジスタＮ１０はオフ状態に戻る。
バイアス電流が流れると、Ｐ型ＭＯＳトランジスタＰ１
１及びＮ型ＭＯＳトランジスタＮ８及びＮ９にもバイア
ス電流が流れるので、Ｎ型ＭＯＳトランジスタＮ９のド
レイン電位は低電位側電源ＧＮＤ電位となり、Ｎ型ＭＯ
ＳトランジスタＮ１０はオフ状態に戻る。
【００５６】以上説明したように、本実施の形態によれ
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第２の実施の形態よりもさらに電源電圧
依存性が少なく、最低動作電源電圧も良好であって、し
かも電源投入時の起動時間が短縮されたバンド・ギャッ
プ・レファレンス回路を実現できる。
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、本発明の第２の実施の形態よりもさらに電源電圧
依存性が少なく、最低動作電源電圧も良好であって、し
かも電源投入時の起動時間が短縮されたバンド・ギャッ
プ・レファレンス回路を実現できる。
【００５７】次に、図６は、本発明の第６の実施の形態
のバンド・ギャップ・レファレンス回路の構成図であ
る。図６に示すように、本発明の第６の実施の形態のバ
ンド・ギャップ・レファレンス回路は、Ｐ型ＭＯＳトラ
ンジスタＰ１２〜Ｐ１４と、Ｎ型ＭＯＳトランジスタＮ
１１〜Ｎ１４と、ダイオードＤ２及びＤ３と、抵抗素子
Ｒ４〜Ｒ６と、定電流源Ｉ１と、から構成され、与えら
れた高電位側電源ＶＤＤ及び低電位側電源ＧＮＤから一
定の基準電圧Ｖｒｅｆを出力端子ｒｅｆに得る。
のバンド・ギャップ・レファレンス回路の構成図であ
る。図６に示すように、本発明の第６の実施の形態のバ
ンド・ギャップ・レファレンス回路は、Ｐ型ＭＯＳトラ
ンジスタＰ１２〜Ｐ１４と、Ｎ型ＭＯＳトランジスタＮ
１１〜Ｎ１４と、ダイオードＤ２及びＤ３と、抵抗素子
Ｒ４〜Ｒ６と、定電流源Ｉ１と、から構成され、与えら
れた高電位側電源ＶＤＤ及び低電位側電源ＧＮＤから一
定の基準電圧Ｖｒｅｆを出力端子ｒｅｆに得る。
【００５８】Ｎ型ＭＯＳトランジスタＮ１１及びＮ１２
は差動増幅段における差動対を構成し、Ｐ型ＭＯＳトラ
ンジスタＰ１２及びＰ１３は差動対の能動負荷を構成す
る。
は差動増幅段における差動対を構成し、Ｐ型ＭＯＳトラ
ンジスタＰ１２及びＰ１３は差動対の能動負荷を構成す
る。
【００５９】Ｐ型ＭＯＳトランジスタＰ１２のソースは
高電位側電源ＶＤＤに接続される。Ｐ型ＭＯＳトランジ
スタＰ１３のソースは高電位側電源ＶＤＤに接続され、
Ｐ型ＭＯＳトランジスタＰ１３のドレイン及びゲートは
Ｐ型ＭＯＳトランジスタＰ１２のゲートに接続される。
高電位側電源ＶＤＤに接続される。Ｐ型ＭＯＳトランジ
スタＰ１３のソースは高電位側電源ＶＤＤに接続され、
Ｐ型ＭＯＳトランジスタＰ１３のドレイン及びゲートは
Ｐ型ＭＯＳトランジスタＰ１２のゲートに接続される。
【００６０】Ｐ型ＭＯＳトランジスタＰ１４のソースは
高電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジス
タＰ１４のドレインは出力端子ｒｅｆに接続され、Ｐ型
ＭＯＳトランジスタＰ１４のゲートはＰ型ＭＯＳトラン
ジスタＰ１２のドレインに接続される。
高電位側電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジス
タＰ１４のドレインは出力端子ｒｅｆに接続され、Ｐ型
ＭＯＳトランジスタＰ１４のゲートはＰ型ＭＯＳトラン
ジスタＰ１２のドレインに接続される。
【００６１】Ｎ型ＭＯＳトランジスタＮ１３のドレイン
はＰ型ＭＯＳトランジスタＰ１２のドレインに接続さ
れ、Ｎ型ＭＯＳトランジスタＮ１３のゲートは出力端子
ｒｅｆに接続される。Ｎ型ＭＯＳトランジスタＮ１４の
ドレインはＰ型ＭＯＳトランジスタＰ１３のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ１４のゲートは出
力端子ｒｅｆに接続される。
はＰ型ＭＯＳトランジスタＰ１２のドレインに接続さ
れ、Ｎ型ＭＯＳトランジスタＮ１３のゲートは出力端子
ｒｅｆに接続される。Ｎ型ＭＯＳトランジスタＮ１４の
ドレインはＰ型ＭＯＳトランジスタＰ１３のドレインに
接続され、Ｎ型ＭＯＳトランジスタＮ１４のゲートは出
力端子ｒｅｆに接続される。
【００６２】抵抗素子Ｒ４の一端は出力端子ｒｅｆに接
続される。ダイオードＤ２のアノードは抵抗素子Ｒ４の
他端に接続され、ダイオードＤ２のカソードは低電位側
電源ＧＮＤに接続される。
続される。ダイオードＤ２のアノードは抵抗素子Ｒ４の
他端に接続され、ダイオードＤ２のカソードは低電位側
電源ＧＮＤに接続される。
【００６３】抵抗素子Ｒ５の一端は出力端子ｒｅｆに接
続され、抵抗素子Ｒ５の他端は節点Ａに接続される。抵
抗素子Ｒ６の一端は節点Ａに接続される。ダイオードＤ
３のアノードは抵抗素子Ｒ６の他端に接続され、ダイオ
ードＤ３のカソードは低電位側電源ＧＮＤに接続され
る。
続され、抵抗素子Ｒ５の他端は節点Ａに接続される。抵
抗素子Ｒ６の一端は節点Ａに接続される。ダイオードＤ
３のアノードは抵抗素子Ｒ６の他端に接続され、ダイオ
ードＤ３のカソードは低電位側電源ＧＮＤに接続され
る。
【００６４】Ｎ型ＭＯＳトランジスタＮ１１のドレイン
はＮ型ＭＯＳトランジスタＮ１３のソースに接続され、
Ｎ型ＭＯＳトランジスタＮ１１のゲートはダイオードＤ
２のアノードに接続される。Ｎ型ＭＯＳトランジスタＮ
１２のドレインはＮ型ＭＯＳトランジスタＮ１４のソー
スに接続され、Ｎ型ＭＯＳトランジスタＮ１２のゲート
は節点Ａに接続される。
はＮ型ＭＯＳトランジスタＮ１３のソースに接続され、
Ｎ型ＭＯＳトランジスタＮ１１のゲートはダイオードＤ
２のアノードに接続される。Ｎ型ＭＯＳトランジスタＮ
１２のドレインはＮ型ＭＯＳトランジスタＮ１４のソー
スに接続され、Ｎ型ＭＯＳトランジスタＮ１２のゲート
は節点Ａに接続される。
【００６５】定電流源Ｉ１の一端はＮ型ＭＯＳトランジ
スタＮ１１及びＮ１２のソースに接続され、定電流源Ｉ
１の他端は低電位側電源ＧＮＤに接続される。
スタＮ１１及びＮ１２のソースに接続され、定電流源Ｉ
１の他端は低電位側電源ＧＮＤに接続される。
【００６６】また上記の構成において、例えば、Ｐ型Ｍ
ＯＳトランジスタＰ１２〜Ｐ１４のゲート長及びゲート
幅をそれぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタ
Ｎ１１〜Ｎ１４のゲート長及びゲート幅を同一サイズと
している。
ＯＳトランジスタＰ１２〜Ｐ１４のゲート長及びゲート
幅をそれぞれ同一サイズとし、Ｎ型ＭＯＳトランジスタ
Ｎ１１〜Ｎ１４のゲート長及びゲート幅を同一サイズと
している。
【００６７】次に動作を説明する。上記の構成により、
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｎ型ＭＯＳトランジス
タＮ１１のドレイン電位が、基準電圧ＶｒｅｆからＮ型
ＭＯＳトランジスタＮ１３のゲート・ソース間電圧分低
い電位に固定されてＮ型ＭＯＳトランジスタＮ１１のド
レイン・ソース間電圧変動が抑えられ、Ｎ型ＭＯＳトラ
ンジスタＮ１２のドレイン電位が、基準電圧Ｖｒｅｆか
らＮ型ＭＯＳトランジスタＮ１４のゲート・ソース間電
圧分低い電位に固定されてＮ型ＭＯＳトランジスタＮ１
２のドレイン・ソース間電圧変動が抑えられるので、Ｎ
型ＭＯＳトランジスタＮ１１及びＮ１２はアーリ効果の
影響を受けず、常にＮ型ＭＯＳトランジスタＮ１１及び
Ｎ１２のゲート電位は互いに等しくなる。
例えば高電位側電源ＶＤＤと低電位側電源ＧＮＤ間の電
圧が増大するように変動しても、Ｎ型ＭＯＳトランジス
タＮ１１のドレイン電位が、基準電圧ＶｒｅｆからＮ型
ＭＯＳトランジスタＮ１３のゲート・ソース間電圧分低
い電位に固定されてＮ型ＭＯＳトランジスタＮ１１のド
レイン・ソース間電圧変動が抑えられ、Ｎ型ＭＯＳトラ
ンジスタＮ１２のドレイン電位が、基準電圧Ｖｒｅｆか
らＮ型ＭＯＳトランジスタＮ１４のゲート・ソース間電
圧分低い電位に固定されてＮ型ＭＯＳトランジスタＮ１
２のドレイン・ソース間電圧変動が抑えられるので、Ｎ
型ＭＯＳトランジスタＮ１１及びＮ１２はアーリ効果の
影響を受けず、常にＮ型ＭＯＳトランジスタＮ１１及び
Ｎ１２のゲート電位は互いに等しくなる。
【００６８】したがって、抵抗素子Ｒ４及びＲ５の抵抗
値を抵抗素子Ｒ６の抵抗値のＮ’倍とし、ダイオードＤ
３をダイオードＤ２のＭ’個並列接続したものとすれ
ば、出力端子ｒｅｆからは、ｑを電子の電荷量、ｋをボ
ルツマン定数、Ｔを絶対温度、ＶＦ（Ｄ２）をダイオー
ドＤ２の順方向電圧として、電源電圧依存性の無い式４
に示す基準電圧Ｖｒｅｆが得られる。 Ｖｒｅｆ＝Ｎ’×（ｋ×Ｔ÷ｑ）×ｌｎＭ’＋ＶＦ（Ｄ２）・・・（式４） さらに、本実施の形態のバンド・ギャップ・レファレン
ス回路におけるＮ型ＭＯＳトランジスタＮ１１及びＮ１
２のドレイン電位と、図１に示す本発明の第１の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図１に示す本発明の第１の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
値を抵抗素子Ｒ６の抵抗値のＮ’倍とし、ダイオードＤ
３をダイオードＤ２のＭ’個並列接続したものとすれ
ば、出力端子ｒｅｆからは、ｑを電子の電荷量、ｋをボ
ルツマン定数、Ｔを絶対温度、ＶＦ（Ｄ２）をダイオー
ドＤ２の順方向電圧として、電源電圧依存性の無い式４
に示す基準電圧Ｖｒｅｆが得られる。 Ｖｒｅｆ＝Ｎ’×（ｋ×Ｔ÷ｑ）×ｌｎＭ’＋ＶＦ（Ｄ２）・・・（式４） さらに、本実施の形態のバンド・ギャップ・レファレン
ス回路におけるＮ型ＭＯＳトランジスタＮ１１及びＮ１
２のドレイン電位と、図１に示す本発明の第１の実施の
形態のバンド・ギャップ・レファレンス回路におけるＮ
型ＭＯＳトランジスタＮ２のドレイン電位とは同じであ
るので、本実施の形態のバンド・ギャップ・レファレン
ス回路は図１に示す本発明の第１の実施の形態のバンド
・ギャップ・レファレンス回路と同様の良好な最低動作
電源電圧が得られる。
【００６９】以上説明したように、本実施の形態によれ
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、電源電圧依存性が無く、最低動作電源電圧も良好
なバンド・ギャップ・レファレンス回路を実現できる。
ば、エンハンスメント型ＭＯＳトランジスタのみで構成
され、電源電圧依存性が無く、最低動作電源電圧も良好
なバンド・ギャップ・レファレンス回路を実現できる。
【００７０】
【発明の効果】以上説明したように、本発明のバンド・
ギャップ・レファレンス回路による第１の効果は、エン
ハンスメント型のＭＯＳトランジスタのみで構成され、
電源電圧依存性の少ない基準電圧Ｖｒｅｆが得られ、良
好な最低動作電源電圧が得られるバンド・ギャップ・レ
ファレンス回路を実現できることであり、第２の効果
は、さらに起動時間が短縮されたバンド・ギャップ・レ
ファレンス回路を実現できることであり、第３の効果
は、デプリーション型のＭＯＳトランジスタを使用しな
いため、安価なバンド・ギャップ・レファレンス回路を
実現できることであり、第４の効果は、デプリーション
型のＭＯＳトランジスタを使用しないため、電池駆動式
時計などの低消費電流かつ小チップサイズを要求される
製品に対して適用可能なバンド・ギャップ・レファレン
ス回路を実現できることである。
ギャップ・レファレンス回路による第１の効果は、エン
ハンスメント型のＭＯＳトランジスタのみで構成され、
電源電圧依存性の少ない基準電圧Ｖｒｅｆが得られ、良
好な最低動作電源電圧が得られるバンド・ギャップ・レ
ファレンス回路を実現できることであり、第２の効果
は、さらに起動時間が短縮されたバンド・ギャップ・レ
ファレンス回路を実現できることであり、第３の効果
は、デプリーション型のＭＯＳトランジスタを使用しな
いため、安価なバンド・ギャップ・レファレンス回路を
実現できることであり、第４の効果は、デプリーション
型のＭＯＳトランジスタを使用しないため、電池駆動式
時計などの低消費電流かつ小チップサイズを要求される
製品に対して適用可能なバンド・ギャップ・レファレン
ス回路を実現できることである。
【００７１】
【図１】本発明の第１の実施の形態のバンド・ギャップ
・レファレンス回路の構成図である。
・レファレンス回路の構成図である。
【図２】本発明の第２の実施の形態のバンド・ギャップ
・レファレンス回路の構成図である。
・レファレンス回路の構成図である。
【図３】本発明の第３の実施の形態のバンド・ギャップ
・レファレンス回路の構成図である。
・レファレンス回路の構成図である。
【図４】本発明の第４の実施の形態のバンド・ギャップ
・レファレンス回路の構成図である。
・レファレンス回路の構成図である。
【図５】本発明の第５の実施の形態のバンド・ギャップ
・レファレンス回路の構成図である。
・レファレンス回路の構成図である。
【図６】本発明の第６の実施の形態のバンド・ギャップ
・レファレンス回路の構成図である。
・レファレンス回路の構成図である。
【図７】第１の従来例のバンド・ギャップ・レファレン
ス回路の構成図である。
ス回路の構成図である。
【図８】第２の従来例のバンド・ギャップ・レファレン
ス回路の構成図である。
ス回路の構成図である。
Ｐ１〜Ｐ１４ Ｐ型ＭＯＳトランジスタ
Ｎ１〜Ｎ１４ Ｎ型ＭＯＳトランジスタ
Ｒ１〜Ｒ６ 抵抗素子
Ｄ１〜Ｄ３ ダイオード
Ｉ１ 定電流源
ＳＴ 起動部
Claims (7)
- 【請求項１】 与えられた高電位側電源及び低電位側電
源から一定の基準電圧を出力端子に得るバンド・ギャッ
プ・レファレンス回路であって、ソースが前記高電位側
電源に接続される第１導電型の第１の電界効果トランジ
スタと、ドレイン及びゲートが前記第１導電型の第１の
電界効果トランジスタのドレインに接続されソースが前
記低電位側電源に接続される第２導電型の第１の電界効
果トランジスタと、ソースが前記高電位側電源に接続さ
れドレイン及びゲートが前記第１導電型の第１の電界効
果トランジスタのゲートに接続される第１導電型の第２
の電界効果トランジスタと、ドレインが前記第１導電型
の第２の電界効果トランジスタのドレインに接続されゲ
ートが前記出力端子に接続される第２導電型の第６の電
界効果トランジスタと、ドレインが前記第２導電型の第
６の電界効果トランジスタのソースに接続されゲートが
前記第２導電型の第１の電界効果トランジスタのゲート
に接続される第２導電型の第２の電界効果トランジスタ
と、一端が前記第２導電型の第２の電界効果トランジス
タのソースに接続され他端が前記低電位側電源に接続さ
れる第１の抵抗素子と、ソースが前記高電位側電源に接
続されゲートが前記第１導電型の第２の電界効果トラン
ジスタのゲートに接続されドレインが前記出力端子に接
続される第１導電型の第３の電界効果トランジスタと、
一端が前記第１導電型の第３の電界効果トランジスタの
ドレインに接続される第２の抵抗素子と、アノードが前
記第２の抵抗素子の他端に接続されカソードが前記低電
位側電源に接続される第１のダイオードと、を備えるこ
とを特徴とするバンド・ギャップ・レファレンス回路。 - 【請求項２】 与えられた高電位側電源及び低電位側電
源から一定の基準電圧を出力端子に得るバンド・ギャッ
プ・レファレンス回路であって、ソースが前記高電位側
電源に接続される第１導電型の第１の電界効果トランジ
スタと、ドレイン及びゲートが前記第１導電型の第１の
電界効果トランジスタのドレインに接続されソースが前
記低電位側電源に接続される第２導電型の第１の電界効
果トランジスタと、ソースが前記高電位側電源に接続さ
れドレイン及びゲートが前記第１導電型の第１の電界効
果トランジスタのゲートに接続される第１導電型の第２
の電界効果トランジスタと、ドレインが前記第１導電型
の第２の電界効果トランジスタのドレインに接続されゲ
ートが前記出力端子に接続される第２導電型の第６の電
界効果トランジスタと、ドレインが前記第２導電型の第
６の電界効果トランジスタのソースに接続されゲートが
前記第２導電型の第１の電界効果トランジスタのゲート
に接続される第２導電型の第２の電界効果トランジスタ
と、一端が前記第２導電型の第２の電界効果トランジス
タのソースに接続され他端が前記低電位側電源に接続さ
れる第１の抵抗素子と、ソースが前記高電位側電源に接
続されゲートが前記第１導電型の第２の電界効果トラン
ジスタのゲートに接続される第１導電型の第３の電界効
果トランジスタと、ソースが前記第１導電型の第３の電
界効果トランジスタのドレインに接続されドレインが前
記出力端子に接続される第１導電型の第５の電界効果ト
ランジスタと、一端が前記第１導電型の第５の電界効果
トランジスタのドレインに接続される第２の抵抗素子
と、アノードが前記第２の抵抗素子の他端に接続されカ
ソードが前記低電位側電源に接続される第１のダイオー
ドと、ソースが前記高電位側電源に接続される第１導電
型の第４の電界効果トランジスタと、ソースが前記第１
導電型の第４の電界効果トランジスタのドレイン及びゲ
ートに接続されドレイン及びゲートが前記第１導電型の
第５の電界効果トランジスタのゲートに接続される第１
導電型の第６の電界効果トランジスタと、ドレインが前
記第１導電型の第６の電界効果トランジスタのドレイン
に接続されソースが前記低電位側電源に接続されゲート
が前記第２導電型の第１の電界効果トランジスタのゲー
トに接続される第２導電型の第３の電界効果トランジス
タと、を備えることを特徴とするバンド・ギャップ・レ
ファレンス回路。 - 【請求項３】 前記第１導電型の第１の電界効果トラン
ジスタのドレインと前記第２導電型の第１の電界効果ト
ランジスタのドレイン及びゲートとの直接接続に代え
て、ソースが前記第１導電型の第１の電界効果トランジ
スタのドレインに接続されドレインが前記第２導電型の
第１の電界効果トランジスタのドレイン及びゲートに接
続されゲートが前記第１導電型の第６の電界効果トラン
ジスタのゲートに接続される第１導電型の第７の電界効
果トランジスタを備えることを特徴とする請求項２記載
のバンド・ギャップ・レファレンス回路。 - 【請求項４】 前記第１導電型の第６の電界効果トラン
ジスタのドレイン及びゲートと前記第２導電型の第３の
電界効果トランジスタのドレインとの直接接続に代え
て、ソースが前記第２導電型の第３の電界効果トランジ
スタのドレインに接続されドレインが前記第１導電型の
第６の電界効果トランジスタのドレイン及びゲートに接
続されゲートが前記出力端子に接続される第２導電型の
第７の電界効果トランジスタを備えることを特徴とする
請求項３記載のバンド・ギャップ・レファレンス回路。 - 【請求項５】 与えられた高電位側電源及び低電位側電
源から一定の基準電圧を出力端子に得るバンド・ギャッ
プ・レファレンス回路であって、ソースが前記高電位側
電源に接続される第１導電型の第１の電界効果トランジ
スタと、ソースが前記第１導電型の第１の電界効果トラ
ンジスタのドレインに接続される第１導電型の第８の電
界効果トランジスタと、ドレイン及びゲートが前記第１
導電型の第８の電界効果トランジスタのドレインに接続
されソースが前記低電位側電源に接続される第２導電型
の第１の電界効果トランジスタと、ソースが前記高電位
側電源に接続されドレイン及びゲートが前記第１導電型
の第１の電界効果トランジスタのゲートに接続される第
１導電型の第２の電界効果トランジスタと、ドレインが
前記第１導電型の第２の電界効果トランジスタのドレイ
ンに接続されゲートが前記出力端子に接続される第２導
電型の第６の電界効果トランジスタと、ドレインが前記
第２導電型の第６の電界効果トランジスタのソースに接
続されゲートが前記第２導電型の第１の電界効果トラン
ジスタのゲートに接続される第２導電型の第２の電界効
果トランジスタと、一端が前記第２導電型の第２の電界
効果トランジスタのソースに接続され他端が前記低電位
側電源に接続される第１の抵抗素子と、ソースが前記高
電位側電源に接続されゲートが前記第１導電型の第２の
電界効果トランジスタのゲートに接続される第１導電型
の第３の電界効果トランジスタと、ソースが前記第１導
電型の第３の電界効果トランジスタのドレインに接続さ
れドレインが前記出力端子に接続される第１導電型の第
９の電界効果トランジスタと、一端が前記第１導電型の
第９の電界効果トランジスタのドレインに接続される第
２の抵抗素子と、アノードが前記第２の抵抗素子の他端
に接続されカソードが前記低電位側電源に接続される第
１のダイオードと、前記高電位側電源及び前記低電位側
電源投入時に前記第１導電型の第２の電界効果トランジ
スタのゲートをプルダウンする起動部と、を備えること
を特徴とするバンド・ギャップ・レファレンス回路。 - 【請求項６】 前記起動部は、ソースが前記高電位側電
源に接続されゲートが前記第１導電型の第２の電界効果
トランジスタのゲートに接続される第１導電型の第１０
の電界効果トランジスタと、ソースが前記第１導電型の
第１０の電界効果トランジスタのドレインに接続されド
レイン及びゲートが前記第１導電型の第８及び第９の電
界効果トランジスタのゲートに接続される第１導電型の
第１１の電界効果トランジスタと、ドレイン及びゲート
が前記第１導電型の第１１の電界効果トランジスタのド
レインに接続されソースが前記低電位側電源に接続され
る第２導電型の第８の電界効果トランジスタと、一端が
前記高電位側電源に接続される第３の抵抗素子と、ドレ
インが前記第３の抵抗素子の他端に接続されソースが前
記低電位側電源に接続されゲートが前記第２導電型の第
８の電界効果トランジスタのゲートに接続される第２導
電型の第９の電界効果トランジスタと、ドレインが前記
第１導電型の第２の電界効果トランジスタのゲートに接
続されソースが前記低電位側電源に接続されゲートが前
記第２導電型の第９の電界効果トランジスタのドレイン
に接続される第２導電型の第１０の電界効果トランジス
タと、を備えることを特徴とする請求項５記載のバンド
ギャップ・レファレンス回路。 - 【請求項７】 与えられた高電位側電源及び低電位側電
源から一定の基準電圧を出力端子に得るバンド・ギャッ
プ・レファレンス回路であって、ソースが前記高電位側
電源に接続される第１導電型の第１２の電界効果トラン
ジスタと、ソースが前記高電位側電源に接続されドレイ
ン及びゲートが前記第１導電型の第１２の電界効果トラ
ンジスタのゲートに接続される第１導電型の第１３の電
界効果トランジスタと、ソースが前記高電位側電源に接
続されドレインが前記出力端子に接続されゲートが前記
第１導電型の第１２の電界効果トランジスタのドレイン
に接続される第１導電型の第１４の電界効果トランジス
タと、ドレインが前記第１導電型の第１２の電界効果ト
ランジスタのドレインに接続されゲートが前記出力端子
に接続される第２導電型の第１３の電界効果トランジス
タと、ドレインが前記第１導電型の第１３の電界効果ト
ランジスタのドレインに接続されゲートが前記出力端子
に接続される第２導電型の第１４の電界効果トランジス
タと、一端が前記出力端子に接続される第４の抵抗素子
と、アノードが前記第４の抵抗素子の他端に接続されカ
ソードが前記低電位側電源に接続される第２のダイオー
ドと、一端が前記出力端子に接続され他端が節点に接続
される第５の抵抗素子と、一端が前記節点に接続される
第６の抵抗素子と、アノードが前記第６の抵抗素子の他
端に接続されカソードが前記低電位側電源に接続される
第３のダイオードと、ドレインが前記第２導電型の第１
３の電界効果トランジスタのソースに接続されゲートが
前記第２のダイオードのアノードに接続される第２導電
型の第１１の電界効果トランジスタと、ドレインが前記
第２導電型の第１４の電界効果トランジスタのソースに
接続されゲートが前記節点に接続される第２導電型の第
１２の電界効果トランジスタと、一端が前記第２導電型
の第１１及び第１２の電界効果トランジスタのソースに
接続され他端が前記低電位側電源に接続される定電流源
と、を備えることを特徴とするバンド・ギャップ・レフ
ァレンス回路。
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