JP2994293B2 - バンド・ギャップ・レファレンス回路 - Google Patents
バンド・ギャップ・レファレンス回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、バンド・ギャップ
・レファレンス回路に係わり、特にＣＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）型の半導体装置に搭載される電
源依存の無いバンド・ギャップ・レファレンス回路に関
する。
・レファレンス回路に係わり、特にＣＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）型の半導体装置に搭載される電
源依存の無いバンド・ギャップ・レファレンス回路に関
する。
【０００２】
【従来の技術】従来のこの種のバンド・ギャップ・レフ
ァレンス回路の一例を示した図５を参照すると、高電位
側電源電位（以下、電源電位と称す）ＶＤＤおよび低電
位側電源電位（以下、接地電位と称す）ＧＮＤ間にＰチ
ャネル型ＭＯＳトランジスタ（以下、Ｐ型ＭＯＳトラン
ジスタと称す）Ｐ１およびＮ型ＭＯＳトランジスタ（以
下、Ｎ型ＭＯＳトランジスタと称す）Ｎ１が直列接続さ
れた第１の直列接続回路と、電源電位ＶＤＤおよび接地
電位ＧＮＤ間にＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯ
ＳトランジスタＮ２と抵抗素子Ｒ１とが直列接続された
第２の直列接続回路と、電源電位ＶＤＤおよび接地電位
ＧＮＤ間にＰ型ＭＯＳトランジスタＰ３と抵抗素子Ｒ２
とこの抵抗素子側をアノードとするダイオードとが直列
接続された第３の直列接続回路とを有し、Ｐ型ＭＯＳト
ランジスタＰ１のゲート電極とＰ型ＭＯＳトランジスタ
Ｐ２のゲート電極およびドレイン電極とＰ型ＭＯＳトラ
ンジスタＰ３のゲート電極とが共通接続され、さらにＮ
型ＭＯＳトランジスタＮ１のゲート電極およびドレイン
とＮ型ＭＯＳトランジスタＮ２のゲートとが共通接続さ
れるとともに、Ｐ型ＭＯＳトランジスタＰ３のドレイン
電極をｒｅｆ電圧の出力端子に接続して構成される。こ
の出力端子および接地電位ＧＮＤ間の電位を、基準電圧
Ｖｒｅｆ（以下、基準電圧Ｖｒｅｆと称す）とする。
ァレンス回路の一例を示した図５を参照すると、高電位
側電源電位（以下、電源電位と称す）ＶＤＤおよび低電
位側電源電位（以下、接地電位と称す）ＧＮＤ間にＰチ
ャネル型ＭＯＳトランジスタ（以下、Ｐ型ＭＯＳトラン
ジスタと称す）Ｐ１およびＮ型ＭＯＳトランジスタ（以
下、Ｎ型ＭＯＳトランジスタと称す）Ｎ１が直列接続さ
れた第１の直列接続回路と、電源電位ＶＤＤおよび接地
電位ＧＮＤ間にＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯ
ＳトランジスタＮ２と抵抗素子Ｒ１とが直列接続された
第２の直列接続回路と、電源電位ＶＤＤおよび接地電位
ＧＮＤ間にＰ型ＭＯＳトランジスタＰ３と抵抗素子Ｒ２
とこの抵抗素子側をアノードとするダイオードとが直列
接続された第３の直列接続回路とを有し、Ｐ型ＭＯＳト
ランジスタＰ１のゲート電極とＰ型ＭＯＳトランジスタ
Ｐ２のゲート電極およびドレイン電極とＰ型ＭＯＳトラ
ンジスタＰ３のゲート電極とが共通接続され、さらにＮ
型ＭＯＳトランジスタＮ１のゲート電極およびドレイン
とＮ型ＭＯＳトランジスタＮ２のゲートとが共通接続さ
れるとともに、Ｐ型ＭＯＳトランジスタＰ３のドレイン
電極をｒｅｆ電圧の出力端子に接続して構成される。こ
の出力端子および接地電位ＧＮＤ間の電位を、基準電圧
Ｖｒｅｆ（以下、基準電圧Ｖｒｅｆと称す）とする。
【０００３】上述した構成によるバンド・ギャップ・レ
ファレンス回路において、Ｐ型ＭＯＳトランジスタＰ
１、Ｐ２およびＰ３のゲート長およびゲート幅をそれぞ
れ同一サイズにし、かつＮ型ＭＯＳトランジスタＮ１に
対しＮ２のゲート長を同一サイズとし、ゲート幅をＭ
（Ｍは０以外の自然数とする）倍と設定すれば、理想的
には基準位圧Ｖｒｅｆは次式で表せる。
ファレンス回路において、Ｐ型ＭＯＳトランジスタＰ
１、Ｐ２およびＰ３のゲート長およびゲート幅をそれぞ
れ同一サイズにし、かつＮ型ＭＯＳトランジスタＮ１に
対しＮ２のゲート長を同一サイズとし、ゲート幅をＭ
（Ｍは０以外の自然数とする）倍と設定すれば、理想的
には基準位圧Ｖｒｅｆは次式で表せる。
【０００４】 Ｖｒｅｆ＝Ｎ・（ｋ・Ｔ／ｑ）・ｌｎＭ＋ＶＦ（Ｄ１）……………（１） ここで、Ｎ；（Ｒ２の抵抗値）／（Ｒ１の抵抗値） ｑ；電子の電荷量，ｋ；ボルツマン定数，Ｔ；絶対温度 ＶＦ（Ｄ１）；Ｄ１の順方向電圧 とする。
【０００５】一方、従来のバンド・ギャップ・レファレ
ンス回路の他の例が特開昭５８−７６９１８に記載され
ている。同公報記載のバンド・ギャップ・レファレンス
回路の回路図を示した図６を参照すると、この回路はカ
レントミラー回路部３とその出力回路部４とこの出力回
路から出力されるＶｒｅｆ電圧の出力端子５とからな
る。カレントミラー回路部３は、電源電位ＶＣＣおよび
接地電位ＧＮＤ間にＰＮＰトランジスタＱ１およびＮＰ
ＮトランジスタＱ５が直列接続された第１の直列接続回
路と、電源電位ＶＣＣおよび接地電位ＧＮＤ間にＰＮＰ
トランジスタＱ２およびＮＰＮトランジスタＱ６が直列
接続された第２の直列接続回路と、電源電位ＶＣＣにエ
ミッタ電極が接続され、ベース電極がＰＮＰトランジス
タＱ１，Ｑ２のベース電極に共通接続されるとともにコ
レクタ電極が出力端子５に接続されるＰＮＰトランジス
タＱ３と、エミッタ電極がＰＮＰトランジスタＱ１，Ｑ
２，Ｑ３のそれぞれのベース電極に共通接続されるとと
もにコレクタ電極が接地電位ＧＮＤに、ベース電極がＰ
ＮＰトランジスタＱ２のベース電極にそれぞれ接続され
るＰＮＰトランジスタＱ４とを有し、ＮＰＮトランジス
タＱ５およびＱ６のエミッタ電極とが共通接続され、Ｎ
ＰＮトランジスタＱ６のベース電極がＰＮＰトランジス
タＱ１のコレクタ電極に接続されて構成される。
ンス回路の他の例が特開昭５８−７６９１８に記載され
ている。同公報記載のバンド・ギャップ・レファレンス
回路の回路図を示した図６を参照すると、この回路はカ
レントミラー回路部３とその出力回路部４とこの出力回
路から出力されるＶｒｅｆ電圧の出力端子５とからな
る。カレントミラー回路部３は、電源電位ＶＣＣおよび
接地電位ＧＮＤ間にＰＮＰトランジスタＱ１およびＮＰ
ＮトランジスタＱ５が直列接続された第１の直列接続回
路と、電源電位ＶＣＣおよび接地電位ＧＮＤ間にＰＮＰ
トランジスタＱ２およびＮＰＮトランジスタＱ６が直列
接続された第２の直列接続回路と、電源電位ＶＣＣにエ
ミッタ電極が接続され、ベース電極がＰＮＰトランジス
タＱ１，Ｑ２のベース電極に共通接続されるとともにコ
レクタ電極が出力端子５に接続されるＰＮＰトランジス
タＱ３と、エミッタ電極がＰＮＰトランジスタＱ１，Ｑ
２，Ｑ３のそれぞれのベース電極に共通接続されるとと
もにコレクタ電極が接地電位ＧＮＤに、ベース電極がＰ
ＮＰトランジスタＱ２のベース電極にそれぞれ接続され
るＰＮＰトランジスタＱ４とを有し、ＮＰＮトランジス
タＱ５およびＱ６のエミッタ電極とが共通接続され、Ｎ
ＰＮトランジスタＱ６のベース電極がＰＮＰトランジス
タＱ１のコレクタ電極に接続されて構成される。
【０００６】出力回路部４はカレントミラー回路部３の
ＰＮＰトランジスタＱ３のコレクタ電極および接地電位
ＧＮＤ間に抵抗素子Ｒ３とＮＰＮトランジスタＱ７と抵
抗素子Ｒ２とが直列接続され、ＮＰＮトランジスタＱ７
のベース電極はＮＰＮトランジスタＱ６のエミッタ電極
に接続され、ＮＰＮトランジスタＱ７のコレクタ電極に
はさらにＮＰＮトランジスタＱ８のベース電極が接続さ
れるとともにこのＮＰＮトランジスタＱ８のコレクタ電
極は出力端子５に、エミッタ電極は接地電位ＧＮＤに接
続されて構成され、出力回路部４の抵抗素子Ｒ３の端子
間電圧とＮＰＮトランジスタＱ８のベース・エミッタ間
電圧の和を出力電圧Ｖｒｅｆとして取り出している。
ＰＮＰトランジスタＱ３のコレクタ電極および接地電位
ＧＮＤ間に抵抗素子Ｒ３とＮＰＮトランジスタＱ７と抵
抗素子Ｒ２とが直列接続され、ＮＰＮトランジスタＱ７
のベース電極はＮＰＮトランジスタＱ６のエミッタ電極
に接続され、ＮＰＮトランジスタＱ７のコレクタ電極に
はさらにＮＰＮトランジスタＱ８のベース電極が接続さ
れるとともにこのＮＰＮトランジスタＱ８のコレクタ電
極は出力端子５に、エミッタ電極は接地電位ＧＮＤに接
続されて構成され、出力回路部４の抵抗素子Ｒ３の端子
間電圧とＮＰＮトランジスタＱ８のベース・エミッタ間
電圧の和を出力電圧Ｖｒｅｆとして取り出している。
【０００７】上述した構成によるバンド・ギャップ・レ
ファレンス回路において、ＰＮＰトランジスタＱ１、Ｑ
２およびＱ３のエミッタ面積を同一サイズとし、ＮＰＮ
トランジスタＱ５のエッミタ面積をＮＰＮトランジスタ
Ｑ７のエミッタ面積のＭ倍と設定すれば、基準電圧Ｖｒ
ｅｆは次式で表せる。
ファレンス回路において、ＰＮＰトランジスタＱ１、Ｑ
２およびＱ３のエミッタ面積を同一サイズとし、ＮＰＮ
トランジスタＱ５のエッミタ面積をＮＰＮトランジスタ
Ｑ７のエミッタ面積のＭ倍と設定すれば、基準電圧Ｖｒ
ｅｆは次式で表せる。
【０００８】 Ｖｒｅｆ＝Ｎ×（ｋ×Ｔ／ｑ）×ｌｎＭ＋ＶＦ（Ｄ１）……………（１） ここで、Ｎ；（Ｒ３の抵抗値）／（Ｒ２の抵抗値） ｑ；電子の電荷量，ｋ；ボルツマン定数，Ｔ；絶対温度 ＶＦ（Ｑ８）；Ｑ８の順方向電圧 とする。
【０００９】
【発明が解決しようとする課題】上述した図５に示した
従来のバンド・ギャップ・レファレンス回路の一例にお
いては、電源電位ＶＤＤが変動すると、基準電圧Ｖｒｅ
ｆも変化してしまうという問題がある。
従来のバンド・ギャップ・レファレンス回路の一例にお
いては、電源電位ＶＤＤが変動すると、基準電圧Ｖｒｅ
ｆも変化してしまうという問題がある。
【００１０】その理由は、例えば電源電位ＶＤＤが接地
電位ＧＮＤに対して大きくなると、Ｐ型ＭＯＳトランジ
スタＰ１のドレイン・ソース電極間電圧が大きくなり、
そのためにアーリ効果を受け、Ｎ型ＭＯＳトランジスタ
Ｎ１に流れ込むドレイン電流が増加する。
電位ＧＮＤに対して大きくなると、Ｐ型ＭＯＳトランジ
スタＰ１のドレイン・ソース電極間電圧が大きくなり、
そのためにアーリ効果を受け、Ｎ型ＭＯＳトランジスタ
Ｎ１に流れ込むドレイン電流が増加する。
【００１１】その結果、Ｎ型ＭＯＳトランジスタＮ１と
ともにミラーを構成しているＮ型ＭＯＳトランジスタＮ
２のドレイン電流がそれ自身のアーリ効果による電流と
合わせて増加し、Ｐ型ＭＯＳトランジスタＰ２のドレイ
ン電流も増加する。
ともにミラーを構成しているＮ型ＭＯＳトランジスタＮ
２のドレイン電流がそれ自身のアーリ効果による電流と
合わせて増加し、Ｐ型ＭＯＳトランジスタＰ２のドレイ
ン電流も増加する。
【００１２】従って、Ｐ型ＭＯＳトランジスタＰ２とと
ともにミラーを構成しているＰ型ＭＯＳトランジスタＰ
３のドレイン電流も増加する。この電流増加分をΔｉｄ
（１）とする。さらにＰ型ＭＯＳトランジスタＰ３自身
のアーリ効果でもドレイン電流が増加する。この電流増
加分をΔｉｄ（２）とするとΔｉｄは、 Δｉｄ＝Δｉｄ（１）＋Δｉｄ（２）…………………………………（３） となる。
ともにミラーを構成しているＰ型ＭＯＳトランジスタＰ
３のドレイン電流も増加する。この電流増加分をΔｉｄ
（１）とする。さらにＰ型ＭＯＳトランジスタＰ３自身
のアーリ効果でもドレイン電流が増加する。この電流増
加分をΔｉｄ（２）とするとΔｉｄは、 Δｉｄ＝Δｉｄ（１）＋Δｉｄ（２）…………………………………（３） となる。
【００１３】この電流Δｉｄが抵抗素子Ｒ２およびダイ
オードＤ１に流れ込むことにより基準電圧Ｖｒｅｆに変
動が生じる。この変動分をΔＶｒｅｆとすると次式で表
せる。
オードＤ１に流れ込むことにより基準電圧Ｖｒｅｆに変
動が生じる。この変動分をΔＶｒｅｆとすると次式で表
せる。
【００１４】 Ｖｒｅｆ＝Δｉｄ×Ｒ２＋（ｋ×Ｔ／ｑ） ×ｌｎ｛（Δｉｄ＋ＩＤＳ（Ｐ３））／ＩＤＳ（Ｐ３）｝…………… …………………………（４） ここで、ＩＤＳ（Ｐ３）；Ｐ３の電源電位依存受ける前
のドレイン電流とする。
のドレイン電流とする。
【００１５】上述した図６に示す従来のバンド・ギャッ
プ・レファレンス回路の他の例の場合の例は、トランジ
スタＱ１およびＱ２がともにカレントミラ−回路３を構
成することから、ＰＮＰトランジスタＱ１のコレクタ電
極にもトランジスタＱ２と同量のコレクタ電流が流れる
が、ＰＮＰトランジスタＱ２のコレクタ電流は、トラン
ジスタＱ６に流れ込むコレクタ電流に等しい。
プ・レファレンス回路の他の例の場合の例は、トランジ
スタＱ１およびＱ２がともにカレントミラ−回路３を構
成することから、ＰＮＰトランジスタＱ１のコレクタ電
極にもトランジスタＱ２と同量のコレクタ電流が流れる
が、ＰＮＰトランジスタＱ２のコレクタ電流は、トラン
ジスタＱ６に流れ込むコレクタ電流に等しい。
【００１６】次に、電源電位ＶＣＣが上昇してＰＮＰト
ランジスタＱ２のコレクタ電流が増加したとすると、抵
抗素子Ｒ１を流れる電流が増加し、ＮＰＮトランジスタ
Ｑ５のエミッタ・ベース間電圧ＶＢＥが大きくなるた
め、ＮＰＮトランジスタＱ５のコレクタ電流が増加す
る。これにより、ＮＰＮトランジスタＱ６のベース電位
が引き下げられることになり、ＮＰＮトランジスタＱ６
のコレクタ電流が減少するように動作する。
ランジスタＱ２のコレクタ電流が増加したとすると、抵
抗素子Ｒ１を流れる電流が増加し、ＮＰＮトランジスタ
Ｑ５のエミッタ・ベース間電圧ＶＢＥが大きくなるた
め、ＮＰＮトランジスタＱ５のコレクタ電流が増加す
る。これにより、ＮＰＮトランジスタＱ６のベース電位
が引き下げられることになり、ＮＰＮトランジスタＱ６
のコレクタ電流が減少するように動作する。
【００１７】よって、ＰＮＰトランジスタＱ１，Ｑ２に
よるカレントミラー回路３は、電源電位ＶＣＣが変化し
てもほぼ一定の電流を流し出し、これがＰＮＰトランジ
スタＱ３にミラーされるため、ＰＮＰトランジスタＱ３
のコレクタ電流もほぼ一定となり、従って、ＮＰＮトラ
ンジスタＱ８のコレクタ電流および抵抗素子Ｒ３に流れ
込む電流も一定となる。
よるカレントミラー回路３は、電源電位ＶＣＣが変化し
てもほぼ一定の電流を流し出し、これがＰＮＰトランジ
スタＱ３にミラーされるため、ＰＮＰトランジスタＱ３
のコレクタ電流もほぼ一定となり、従って、ＮＰＮトラ
ンジスタＱ８のコレクタ電流および抵抗素子Ｒ３に流れ
込む電流も一定となる。
【００１８】よって、前述した（２）式の第２項、ＮＰ
ＮトランジスタＱ８の順方向電圧（以下、ＶＦ（Ｑ８）
と称す）は電源電位ＶＣＣが変化してもほぼ一定とな
り、さらに、（２）式の第１項も定数ＮおよびＭで決ま
ることから、電源電位ＶＣＣが変化しても一定であり、
このバンド・ギャップ・レファレンス回路は、電源電位
ＶＣＣが変化しても一定となる。
ＮトランジスタＱ８の順方向電圧（以下、ＶＦ（Ｑ８）
と称す）は電源電位ＶＣＣが変化してもほぼ一定とな
り、さらに、（２）式の第１項も定数ＮおよびＭで決ま
ることから、電源電位ＶＣＣが変化しても一定であり、
このバンド・ギャップ・レファレンス回路は、電源電位
ＶＣＣが変化しても一定となる。
【００１９】しかし、上述した従来回路の他の場合の例
の回路構成では、ベース電流を駆動するバイポーラトラ
ンジスタでは有効であるが、ゲート電圧を駆動するＭＯ
Ｓトランジスタには実現不可能である。
の回路構成では、ベース電流を駆動するバイポーラトラ
ンジスタでは有効であるが、ゲート電圧を駆動するＭＯ
Ｓトランジスタには実現不可能である。
【００２０】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、ＭＯＳトランジスタで構成さ
れ、さらに電源電位が変動しても出力基準電圧が一定な
高精度のバンド・ギャップ・レファレンス回路を提供す
ることにある。
みなされたものであり、ＭＯＳトランジスタで構成さ
れ、さらに電源電位が変動しても出力基準電圧が一定な
高精度のバンド・ギャップ・レファレンス回路を提供す
ることにある。
【００２１】
【課題を解決するための手段】本発明のバンド・ギャッ
プ・レファレンス回路の特徴は、与えられた高位側の第
１の電源および低位側の第２の電源から一定の基準電圧
を得るバンド・ギャップ・レファレンス回路において、
第１導電型の第１、第２、第３および第４の電界効果ト
ランジスタの各々の一端を第１の電源に共通接続すると
ともに、前記第１導電型の第１の電界効果トランジスタ
の他端を第２導電型の第１の電界効果トランジスタの一
端およびゲート電極に接続し、この第２導電型の第１の
トランジスタの他端を第２の電源に接続し、前記第１導
電型の第１、第２および第３の電界効果トランジスタの
各々のゲート電極と第１導電型の第２の電界効果トラン
ジスタの他端と第２導電型の第２の電界効果トランジス
タの一端とをそれぞれ共通接続するとともに、前記第２
導電型の第２の電界効果トランジスタのゲート電極を前
記第２導電型の第１のトランジスタのゲート電極に接続
し、前記第２導電型の第２の電界効果トランジスタの他
端および第２の電源間に第１の抵抗素子を接続し、前記
第１導電型の第３の電界効果トランジスタの他端を第１
導電型の第５の電界効果トランジスタの一端に接続し、
前記第１導電型の第４の電界効果トランジスタの他端を
第１導電型の第６の電界効果トランジスタの一端に接続
し、このトランジスタのゲート電極およびドレイン電極
と前記第１導電型の第５のトランジスタのゲート電極と
第２導電型の第３の電界効果トランジスタの一端とをそ
れぞれ共通接続するとともに、この第２導電型の第３の
電界効果トランジスタの他端を第２の電源に接続し、前
記第１導電型の第５の電界効果トランジスタの他端およ
び第２の電源間に第２の抵抗素子とこの抵抗素子側をア
ノード電極側とするダイオード素子とを直列接続し、前
記第１導電型の第５のトランジスタの他端を基準電圧出
力端とすることにある。
プ・レファレンス回路の特徴は、与えられた高位側の第
１の電源および低位側の第２の電源から一定の基準電圧
を得るバンド・ギャップ・レファレンス回路において、
第１導電型の第１、第２、第３および第４の電界効果ト
ランジスタの各々の一端を第１の電源に共通接続すると
ともに、前記第１導電型の第１の電界効果トランジスタ
の他端を第２導電型の第１の電界効果トランジスタの一
端およびゲート電極に接続し、この第２導電型の第１の
トランジスタの他端を第２の電源に接続し、前記第１導
電型の第１、第２および第３の電界効果トランジスタの
各々のゲート電極と第１導電型の第２の電界効果トラン
ジスタの他端と第２導電型の第２の電界効果トランジス
タの一端とをそれぞれ共通接続するとともに、前記第２
導電型の第２の電界効果トランジスタのゲート電極を前
記第２導電型の第１のトランジスタのゲート電極に接続
し、前記第２導電型の第２の電界効果トランジスタの他
端および第２の電源間に第１の抵抗素子を接続し、前記
第１導電型の第３の電界効果トランジスタの他端を第１
導電型の第５の電界効果トランジスタの一端に接続し、
前記第１導電型の第４の電界効果トランジスタの他端を
第１導電型の第６の電界効果トランジスタの一端に接続
し、このトランジスタのゲート電極およびドレイン電極
と前記第１導電型の第５のトランジスタのゲート電極と
第２導電型の第３の電界効果トランジスタの一端とをそ
れぞれ共通接続するとともに、この第２導電型の第３の
電界効果トランジスタの他端を第２の電源に接続し、前
記第１導電型の第５の電界効果トランジスタの他端およ
び第２の電源間に第２の抵抗素子とこの抵抗素子側をア
ノード電極側とするダイオード素子とを直列接続し、前
記第１導電型の第５のトランジスタの他端を基準電圧出
力端とすることにある。
【００２２】また、予め定められた第１の電源の電位が
さらに高い電位へ変動したときでも前記第１導電型の第
２および第３の電界効果トランジスタのそれぞれのゲー
ト・ソース間電圧が等しくなるように、前記第１導電型
の第１、第２、第３、第４、第５および第６の電界効果
トランジスタの各々のゲート長およびゲート幅が等し
く、かつ前記第２導電型の第１のトランジスタに対し前
記第２導電型の第２のトランジスタのゲート長が等し
く、ゲート幅がＭ倍に、前記第２導電型の第１のトラン
ジスタに対し前記第２導電型の第３のトランジスタのゲ
ート長およびゲート幅が等しい値に、それぞれ設定され
る。
さらに高い電位へ変動したときでも前記第１導電型の第
２および第３の電界効果トランジスタのそれぞれのゲー
ト・ソース間電圧が等しくなるように、前記第１導電型
の第１、第２、第３、第４、第５および第６の電界効果
トランジスタの各々のゲート長およびゲート幅が等し
く、かつ前記第２導電型の第１のトランジスタに対し前
記第２導電型の第２のトランジスタのゲート長が等し
く、ゲート幅がＭ倍に、前記第２導電型の第１のトラン
ジスタに対し前記第２導電型の第３のトランジスタのゲ
ート長およびゲート幅が等しい値に、それぞれ設定され
る。
【００２３】さらに、前記第１導電型の第１の電界効果
トランジスタの他端および前記第２導電型の第１の電界
効果トランジスタの一端との直接接続に代えて第１導電
型の第７の電界効果トランジスタを直列接続状態で挿入
し、この第１導電型の第７の電界効果トランジスタのゲ
ート電極を前記第２導電型の第５の電界効果トランジス
タのゲート電極に接続してもよい。
トランジスタの他端および前記第２導電型の第１の電界
効果トランジスタの一端との直接接続に代えて第１導電
型の第７の電界効果トランジスタを直列接続状態で挿入
し、この第１導電型の第７の電界効果トランジスタのゲ
ート電極を前記第２導電型の第５の電界効果トランジス
タのゲート電極に接続してもよい。
【００２４】さらにまた、予め定められた電源電位がさ
らに高い電位へ変動したときでも前記第１導電型の第１
および前記第２の電界効果トランジスタのそれぞれのゲ
ート・ソース間電圧が等しくなるように、前記第１導電
型の第１、第２、第３、第４、第５、第６および第７の
電界効果トランジスタの各ゲート長およびゲート幅が等
しく、かつ前記第２導電型の第１のトランジスタに対し
前記第２導電型の第２のトランジスタのゲート長が等し
く、ゲート幅がＭ倍に、前記第２導電型の第１のトラン
ジスタに対し前記第２導電型の第３のトランジスタのゲ
ート長およびゲート幅が等しい値に、それぞれ設定され
る。
らに高い電位へ変動したときでも前記第１導電型の第１
および前記第２の電界効果トランジスタのそれぞれのゲ
ート・ソース間電圧が等しくなるように、前記第１導電
型の第１、第２、第３、第４、第５、第６および第７の
電界効果トランジスタの各ゲート長およびゲート幅が等
しく、かつ前記第２導電型の第１のトランジスタに対し
前記第２導電型の第２のトランジスタのゲート長が等し
く、ゲート幅がＭ倍に、前記第２導電型の第１のトラン
ジスタに対し前記第２導電型の第３のトランジスタのゲ
ート長およびゲート幅が等しい値に、それぞれ設定され
る。
【００２５】また、前記第１導電型の第２の電界効果ト
ランジスタの他端および前記第２導電型の第２の電界効
果トランジスタの一端との直接接続に代えてデプリーシ
ョン型の第２導電型の第４の電界効果トランジスタを直
列接続状態で挿入し、この第２導電型の第４の電界効果
トランジスタのゲート電極を前記第２導電型の第２の電
界効果トランジスタのゲート電極に接続してもよい。
ランジスタの他端および前記第２導電型の第２の電界効
果トランジスタの一端との直接接続に代えてデプリーシ
ョン型の第２導電型の第４の電界効果トランジスタを直
列接続状態で挿入し、この第２導電型の第４の電界効果
トランジスタのゲート電極を前記第２導電型の第２の電
界効果トランジスタのゲート電極に接続してもよい。
【００２６】さらに、予め定められた電源電位がさらに
高い電位へ変動したときでもこの変動分の電位差を前記
第２導電型の第４の電界効果トランジスタのドレイン・
ソース間で吸収するように、前記第１導電型の第１、第
２、第３、第４、第５、第６および第７の電界効果トラ
ンジスタの各ゲート長およびゲート幅が等しく、かつ前
記第２導電型の第１のトランジスタに対し前記第２導電
型の第２のトランジスタのゲート長が等しく、ゲート幅
がＭ倍に、前記第２導電型の第１のトランジスタに対し
前記第２導電型の第３のトランジスタのゲート長および
ゲート幅が等しい値に、デプリーション型の前記第２導
電型の第４のトランジスタのゲート長を予め定める所定
値よりも長く、それぞれ設定される。
高い電位へ変動したときでもこの変動分の電位差を前記
第２導電型の第４の電界効果トランジスタのドレイン・
ソース間で吸収するように、前記第１導電型の第１、第
２、第３、第４、第５、第６および第７の電界効果トラ
ンジスタの各ゲート長およびゲート幅が等しく、かつ前
記第２導電型の第１のトランジスタに対し前記第２導電
型の第２のトランジスタのゲート長が等しく、ゲート幅
がＭ倍に、前記第２導電型の第１のトランジスタに対し
前記第２導電型の第３のトランジスタのゲート長および
ゲート幅が等しい値に、デプリーション型の前記第２導
電型の第４のトランジスタのゲート長を予め定める所定
値よりも長く、それぞれ設定される。
【００２７】さらにまた、前記第１導電型の第６の電界
効果トランジスタの他端および前記第２導電型の第３の
電界効果トランジスタの一端との直接接続に代えてデプ
リーション型の第２導電型の第５の電界効果トランジス
タを直列接続状態で挿入し、この第２導電型の第５の電
界効果トランジスタのゲート電極をデプリーション型の
前記第２導電型の第４の電界効果トランジスタのゲート
電極に接続してもよい。
効果トランジスタの他端および前記第２導電型の第３の
電界効果トランジスタの一端との直接接続に代えてデプ
リーション型の第２導電型の第５の電界効果トランジス
タを直列接続状態で挿入し、この第２導電型の第５の電
界効果トランジスタのゲート電極をデプリーション型の
前記第２導電型の第４の電界効果トランジスタのゲート
電極に接続してもよい。
【００２８】また、予め定められた電源電位がさらに高
い電位へ変動したときでもこの変動分の電位差をデプリ
ーション型の前記第２導電型の第５の電界効果トランジ
スタのドレイン・ソース間で吸収するように、前記第１
導電型の第１、第２、第３、第４、第５、第６および第
７の電界効果トランジスタの各ゲート長およびゲート幅
が等しく、かつ前記第２導電型の第１のトランジスタに
対し前記第２導電型の第２のトランジスタのゲート長が
等しく、ゲート幅がＭ倍に、前記第２導電型の第１のト
ランジスタに対し前記第２導電型の第３のトランジスタ
のゲート長およびゲート幅が等しい値に、前記第２導電
型の第４およびデプリーション型の第２導電型の前記第
５のトランジスタのゲート長を予め定める所定値よりも
長く、それぞれ設定される。
い電位へ変動したときでもこの変動分の電位差をデプリ
ーション型の前記第２導電型の第５の電界効果トランジ
スタのドレイン・ソース間で吸収するように、前記第１
導電型の第１、第２、第３、第４、第５、第６および第
７の電界効果トランジスタの各ゲート長およびゲート幅
が等しく、かつ前記第２導電型の第１のトランジスタに
対し前記第２導電型の第２のトランジスタのゲート長が
等しく、ゲート幅がＭ倍に、前記第２導電型の第１のト
ランジスタに対し前記第２導電型の第３のトランジスタ
のゲート長およびゲート幅が等しい値に、前記第２導電
型の第４およびデプリーション型の第２導電型の前記第
５のトランジスタのゲート長を予め定める所定値よりも
長く、それぞれ設定される。
【００２９】
【発明の実施の形態】本発明の実施の形態を図面を参照
しながら説明する。図１は、本発明の第１の実施の形態
を示す回路図である。図１を参照すると、電源電位ＶＤ
Ｄと接地電位ＧＮＤ間にＰ型ＭＯＳトランジスタＰ１お
よびドレイン・ゲート間が接続されたＮ型ＭＯＳトラン
ジスタＮ１が直列接続された第１の直列接続回路と、電
源電位ＶＤＤと接地電位ＧＮＤ間にＰ型ＭＯＳトランジ
スタＰ２とドレイン・ゲート間が接続されたＮ型ＭＯＳ
トランジスタＮ２と抵抗Ｒ１とが直列接続された第２の
直列接続回路と、電源電位ＶＤＤと接地電位ＧＮＤ間に
Ｐ型ＭＯＳトランジスタＰ３とＰ型ＭＯＳトランジスタ
Ｐ５と抵抗Ｒ２とこの抵抗Ｒ２側をアノードとするダイ
オードＤ１とが直列接続された第３の直列接続回路と、
電源電位ＶＤＤと接地電位ＧＮＤ間にゲート・ドレイン
間が接続されたＰ型ＭＯＳトランジスタＰ４とゲート・
ドレイン間が接続されたＰ型ＭＯＳトランジスタＰ６と
Ｎ型ＭＯＳトランジスタＮ３とが直列接続された第４の
直列接続回路とを有する。これらの直列接続回路は、Ｐ
型ＭＯＳトランジスタＰ１、Ｐ２およびＰ３の各ゲート
電極が共通接続され、かつＮ型ＭＯＳトランジスタＮ
１、Ｎ２およびＮ３のゲート電極が共通接続され、さら
にＰ型ＭＯＳトランジスタＰ５およびＰ６の各々のゲー
ト電極が共通接続されるとともに、Ｐ型ＭＯＳトランイ
スタＰ５のドレイン電極から基準電圧Ｖｒｅｆを出力端
子ｒｅｆに取り出すように構成される。
しながら説明する。図１は、本発明の第１の実施の形態
を示す回路図である。図１を参照すると、電源電位ＶＤ
Ｄと接地電位ＧＮＤ間にＰ型ＭＯＳトランジスタＰ１お
よびドレイン・ゲート間が接続されたＮ型ＭＯＳトラン
ジスタＮ１が直列接続された第１の直列接続回路と、電
源電位ＶＤＤと接地電位ＧＮＤ間にＰ型ＭＯＳトランジ
スタＰ２とドレイン・ゲート間が接続されたＮ型ＭＯＳ
トランジスタＮ２と抵抗Ｒ１とが直列接続された第２の
直列接続回路と、電源電位ＶＤＤと接地電位ＧＮＤ間に
Ｐ型ＭＯＳトランジスタＰ３とＰ型ＭＯＳトランジスタ
Ｐ５と抵抗Ｒ２とこの抵抗Ｒ２側をアノードとするダイ
オードＤ１とが直列接続された第３の直列接続回路と、
電源電位ＶＤＤと接地電位ＧＮＤ間にゲート・ドレイン
間が接続されたＰ型ＭＯＳトランジスタＰ４とゲート・
ドレイン間が接続されたＰ型ＭＯＳトランジスタＰ６と
Ｎ型ＭＯＳトランジスタＮ３とが直列接続された第４の
直列接続回路とを有する。これらの直列接続回路は、Ｐ
型ＭＯＳトランジスタＰ１、Ｐ２およびＰ３の各ゲート
電極が共通接続され、かつＮ型ＭＯＳトランジスタＮ
１、Ｎ２およびＮ３のゲート電極が共通接続され、さら
にＰ型ＭＯＳトランジスタＰ５およびＰ６の各々のゲー
ト電極が共通接続されるとともに、Ｐ型ＭＯＳトランイ
スタＰ５のドレイン電極から基準電圧Ｖｒｅｆを出力端
子ｒｅｆに取り出すように構成される。
【００３０】上述したバンド・ギャップ・レファレンス
回路において、例えば、それぞれのＰ型ＭＯＳトランジ
スタＰ１〜Ｐ６の各々のゲート長およびゲート幅が等し
くなるように設定され、かつＮ型ＭＯＳトランジスタＮ
１に対し、Ｎ２のゲート長が同一サイズとなるように設
定され、ゲート幅もＭ倍となるように設定される。さら
に、Ｎ型ＭＯＳトランジスタＮ１およびＮ３のゲート長
とゲート幅とがそれぞれ等しくなるように設定されてい
るので、電源電位ＶＤＤ依存性の少ない基準電圧Ｖｒｅ
ｆを発生させることが出来る。
回路において、例えば、それぞれのＰ型ＭＯＳトランジ
スタＰ１〜Ｐ６の各々のゲート長およびゲート幅が等し
くなるように設定され、かつＮ型ＭＯＳトランジスタＮ
１に対し、Ｎ２のゲート長が同一サイズとなるように設
定され、ゲート幅もＭ倍となるように設定される。さら
に、Ｎ型ＭＯＳトランジスタＮ１およびＮ３のゲート長
とゲート幅とがそれぞれ等しくなるように設定されてい
るので、電源電位ＶＤＤ依存性の少ない基準電圧Ｖｒｅ
ｆを発生させることが出来る。
【００３１】つまり、電源電位ＶＤＤが接地電位ＧＮＤ
に対してさらに大きくなった場合でも、次式に示すよう
に、Ｐ型ＭＯＳトランジスタＰ３のドレイン・ソース間
電圧（以下、ＶＤＳ（Ｐ３）と称す）とＰ型ＭＯＳトラ
ンジスタＰ２のゲート・ソース間電圧（以下、ＶＧＳ
（Ｐ２）と称す）が等しくなるからである。
に対してさらに大きくなった場合でも、次式に示すよう
に、Ｐ型ＭＯＳトランジスタＰ３のドレイン・ソース間
電圧（以下、ＶＤＳ（Ｐ３）と称す）とＰ型ＭＯＳトラ
ンジスタＰ２のゲート・ソース間電圧（以下、ＶＧＳ
（Ｐ２）と称す）が等しくなるからである。
【００３２】 ＶＤＳ（Ｐ３）＝ＶＧ（Ｐ５）−ＶＧＳ（Ｐ５） ＝ＶＧ（Ｐ６）−ＶＧＳ（Ｐ６） ＝ＶＧＳ（Ｐ４）＝ＶＧＳ（Ｐ２）…………………（５） ここで、ＶＧ（Ｐ５）；電源電位ＶＤＤに対するＰ５の
ゲート電位 ＶＧＳ（Ｐ５）；Ｐ５のゲート・ソース間電圧 ＶＧ（Ｐ６）；電源電位ＶＤＤに対するＰ６のゲート電
位 ＶＧＳ（Ｐ６）；Ｐ６のゲート・ソース間電圧 ＶＧＳ（Ｐ４）；Ｐ４のゲート・ソース間電圧 とする。
ゲート電位 ＶＧＳ（Ｐ５）；Ｐ５のゲート・ソース間電圧 ＶＧ（Ｐ６）；電源電位ＶＤＤに対するＰ６のゲート電
位 ＶＧＳ（Ｐ６）；Ｐ６のゲート・ソース間電圧 ＶＧＳ（Ｐ４）；Ｐ４のゲート・ソース間電圧 とする。
【００３３】よって、Ｐ型ＭＯＳトランジスタＰ３のア
ーリ効果による電流増加分が無くなり、その結果、
（３）式の右辺第２項は、 Δｉｄ（２）＝０…………………………………………………………（６） となり、（４）式で示される基準電圧Ｖｒｅｆの変動分
△Ｖｒｅｆは、少なくなる。なお、Ｐ４，Ｐ５，Ｐ６の
各々のゲート長およびゲート幅を任意に設定しても同等
の効果が得られる。
ーリ効果による電流増加分が無くなり、その結果、
（３）式の右辺第２項は、 Δｉｄ（２）＝０…………………………………………………………（６） となり、（４）式で示される基準電圧Ｖｒｅｆの変動分
△Ｖｒｅｆは、少なくなる。なお、Ｐ４，Ｐ５，Ｐ６の
各々のゲート長およびゲート幅を任意に設定しても同等
の効果が得られる。
【００３４】図２は本発明の第２の実施の形態を示す回
路図である。図２を参照すると、第１の実施の形態との
相違点は、図１に示したＰ型ＭＯＳトランジスタＰ１お
よびＮ型ＭＯＳトランジスタＮ１間の直列接続に代えて
Ｐ型ＭＯＳトランジスタＰ７が直列接続状態で挿入さ
れ、このＰ型ＭＯＳトランジスタＰ７のゲート電極がＰ
型ＭＯＳＰ６のゲートに接続されたことである。それ以
外の構成要素は同一であり、同一の構成要素には同一の
符号を付してここでの説明は省略する。
路図である。図２を参照すると、第１の実施の形態との
相違点は、図１に示したＰ型ＭＯＳトランジスタＰ１お
よびＮ型ＭＯＳトランジスタＮ１間の直列接続に代えて
Ｐ型ＭＯＳトランジスタＰ７が直列接続状態で挿入さ
れ、このＰ型ＭＯＳトランジスタＰ７のゲート電極がＰ
型ＭＯＳＰ６のゲートに接続されたことである。それ以
外の構成要素は同一であり、同一の構成要素には同一の
符号を付してここでの説明は省略する。
【００３５】この第２の実施の形態のバンド・ギャップ
・レファレンス回路において、例えば、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ７の各々のゲート長およびゲート幅が
それぞれ等しくなるように設定され、Ｎ型ＭＯＳトラン
ジスタＮ１に対しＮ２のゲート長も同一サイズとなるよ
うに設定され、かつゲート幅もＭ倍になるように設定さ
れる。さらに、Ｎ型ＭＯＳトランジスタＮ１およびＮ３
のゲート長とゲート幅とがそれぞれ等しくなるように設
定されているので、電源電位ＶＤＤ依存性がさらに少な
い基準電圧Ｖｒｅｆを発生させることが出来る。
・レファレンス回路において、例えば、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ７の各々のゲート長およびゲート幅が
それぞれ等しくなるように設定され、Ｎ型ＭＯＳトラン
ジスタＮ１に対しＮ２のゲート長も同一サイズとなるよ
うに設定され、かつゲート幅もＭ倍になるように設定さ
れる。さらに、Ｎ型ＭＯＳトランジスタＮ１およびＮ３
のゲート長とゲート幅とがそれぞれ等しくなるように設
定されているので、電源電位ＶＤＤ依存性がさらに少な
い基準電圧Ｖｒｅｆを発生させることが出来る。
【００３６】つまり、電源電位ＶＤＤおよび接地電位Ｇ
ＮＤ間の電圧がさらに大きくなった場合でも、次式に示
すように、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソ
ース間電圧（以下、ＶＤＳ（Ｐ１）と称す）とＰ型ＭＯ
ＳトランジスタＰ２のゲート・ソース間電位（以下、Ｖ
ＧＳ（Ｐ２）と称す）が等しくなるからである。
ＮＤ間の電圧がさらに大きくなった場合でも、次式に示
すように、Ｐ型ＭＯＳトランジスタＰ１のドレイン・ソ
ース間電圧（以下、ＶＤＳ（Ｐ１）と称す）とＰ型ＭＯ
ＳトランジスタＰ２のゲート・ソース間電位（以下、Ｖ
ＧＳ（Ｐ２）と称す）が等しくなるからである。
【００３７】 ＶＤＳ（Ｐ１）＝ＶＧ（Ｐ６）−ＶＧＳ（Ｐ７） ＝ＶＧ（Ｐ６）−ＶＧＳ（Ｐ６） ＝ＶＧＳ（Ｐ４）＝ＶＧＳ（Ｐ２）…………………（７） ここで、ＶＧ（Ｐ６）；電源電位ＶＤＤに対するＰ６の
ゲート電位 ＶＧＳ（Ｐ７）；Ｐ７のゲート・ソース間電圧 ＶＧＳ（Ｐ６）；Ｐ６のゲート・ソース間電圧 ＶＧＳ（Ｐ４）；Ｐ４のゲート・ソース間電圧 とする。
ゲート電位 ＶＧＳ（Ｐ７）；Ｐ７のゲート・ソース間電圧 ＶＧＳ（Ｐ６）；Ｐ６のゲート・ソース間電圧 ＶＧＳ（Ｐ４）；Ｐ４のゲート・ソース間電圧 とする。
【００３８】よって、Ｐ型ＭＯＳトランジスタＰ１のア
ーリ効果による電流増加分が無くなることから、（３）
式の右辺第１項は小さくさくなり、（４）式で示される
基準電圧Ｖｒｅｆの変動分ΔＶｒｅｆも小さくなる。
ーリ効果による電流増加分が無くなることから、（３）
式の右辺第１項は小さくさくなり、（４）式で示される
基準電圧Ｖｒｅｆの変動分ΔＶｒｅｆも小さくなる。
【００３９】図３は本発明の第３の実施の形態を示す回
路図である。図３を参照すると、第２の実施の形態との
相違点は、図２に示したＰ型ＭＯＳトランジスタＰ２お
よびＮ型ＭＯＳトランジスタＮ２間の直列接続に代えて
Ｎ型ＭＯＳトランジスタＮ４が直列接続状態で挿入さ
れ、このＮ型ＭＯＳトランジスタＮ４がデプリーション
型ＭＯＳトランジスタで形成されるとともに、ゲート電
極がＮ型ＭＯＳトランジスタＮ１のゲート電極に接続さ
れたことである。それ以外の構成要素は同一であり、同
一の構成要素には同一の符号を付して説明は省略する。
路図である。図３を参照すると、第２の実施の形態との
相違点は、図２に示したＰ型ＭＯＳトランジスタＰ２お
よびＮ型ＭＯＳトランジスタＮ２間の直列接続に代えて
Ｎ型ＭＯＳトランジスタＮ４が直列接続状態で挿入さ
れ、このＮ型ＭＯＳトランジスタＮ４がデプリーション
型ＭＯＳトランジスタで形成されるとともに、ゲート電
極がＮ型ＭＯＳトランジスタＮ１のゲート電極に接続さ
れたことである。それ以外の構成要素は同一であり、同
一の構成要素には同一の符号を付して説明は省略する。
【００４０】この第３の実施の形態のバンド・ギャップ
・レファレンス回路において、例えば、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ７の各々のゲート長およびゲート幅が
それぞれ等しくなるように設定され、かつＮ型ＭＯＳト
ランジスタＮ１に対しＮ２のゲート長が同一サイズに、
ゲート幅がＭ倍になるようにそれぞれ設定される。さら
にＮ型ＭＯＳトランジスタＮ１およびＮ３のゲート長と
ゲート幅とがそれぞれ等しくなるように設定され、デプ
リーション型であるＮ型ＭＯＳトランジスタＮ４のゲー
ト長がリーク防止のため有る程度長く設定されているの
で、電源電位ＶＤＤ依存性のさらに少ない基準電圧Ｖｒ
ｅｆを発生させることが出来る。
・レファレンス回路において、例えば、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ７の各々のゲート長およびゲート幅が
それぞれ等しくなるように設定され、かつＮ型ＭＯＳト
ランジスタＮ１に対しＮ２のゲート長が同一サイズに、
ゲート幅がＭ倍になるようにそれぞれ設定される。さら
にＮ型ＭＯＳトランジスタＮ１およびＮ３のゲート長と
ゲート幅とがそれぞれ等しくなるように設定され、デプ
リーション型であるＮ型ＭＯＳトランジスタＮ４のゲー
ト長がリーク防止のため有る程度長く設定されているの
で、電源電位ＶＤＤ依存性のさらに少ない基準電圧Ｖｒ
ｅｆを発生させることが出来る。
【００４１】つまり、電源電位ＶＤＤおよび接地電位Ｇ
ＮＤ間の電圧が高い方に変動しても、Ｎ型ＭＯＳトラン
ジスタＮ２のドレイン・ソース間電圧（以下、ＶＤＳ
（Ｎ２）と称す）は、Ｎ型ＭＯＳトランジスタＮ１のゲ
ート・ソース間電位（以下、ＶＧＳ（Ｎ１）と称す）か
ら、Ｎ型ＭＯＳトランジスタＮ４のゲート・ソース間電
圧（以下、ＶＧＳ（Ｎ４）と称す）分だけ低くなった電
圧で決まり、電源電位ＶＤＤが高い方に変動した分は、
このＮ型ＭＯＳトランジスタＮ４のドレイン・ソース間
で吸収する。
ＮＤ間の電圧が高い方に変動しても、Ｎ型ＭＯＳトラン
ジスタＮ２のドレイン・ソース間電圧（以下、ＶＤＳ
（Ｎ２）と称す）は、Ｎ型ＭＯＳトランジスタＮ１のゲ
ート・ソース間電位（以下、ＶＧＳ（Ｎ１）と称す）か
ら、Ｎ型ＭＯＳトランジスタＮ４のゲート・ソース間電
圧（以下、ＶＧＳ（Ｎ４）と称す）分だけ低くなった電
圧で決まり、電源電位ＶＤＤが高い方に変動した分は、
このＮ型ＭＯＳトランジスタＮ４のドレイン・ソース間
で吸収する。
【００４２】よって、Ｎ型ＭＯＳトランジスタＮ２のア
ーリ効果による電流増加分が無くなることから、（３）
式の右辺第１項は、さらに小さくなり、（４）式で示す
基準電圧Ｖｒｅｆの変動分ΔＶｒｅｆも小さくなる。
ーリ効果による電流増加分が無くなることから、（３）
式の右辺第１項は、さらに小さくなり、（４）式で示す
基準電圧Ｖｒｅｆの変動分ΔＶｒｅｆも小さくなる。
【００４３】図４は本発明の第４の実施の形態を示す回
路図である。第３の実施の形態との相違点は、図３に示
したＰ型ＭＯＳトランジスタＰ６およびＮ型ＭＯＳトラ
ンジスタＮ３間の直列接続に代えてＮ型ＭＯＳトランジ
スタＮ５が直列接続状態で挿入され、このＮ型ＭＯＳト
ランジスタＮ５がデプリーション型ＭＯＳトランジスタ
で形成されるとともに、ゲート電極がＮ型ＭＯＳトラン
ジスタＮ１のゲート電極に接続されたことである。
路図である。第３の実施の形態との相違点は、図３に示
したＰ型ＭＯＳトランジスタＰ６およびＮ型ＭＯＳトラ
ンジスタＮ３間の直列接続に代えてＮ型ＭＯＳトランジ
スタＮ５が直列接続状態で挿入され、このＮ型ＭＯＳト
ランジスタＮ５がデプリーション型ＭＯＳトランジスタ
で形成されるとともに、ゲート電極がＮ型ＭＯＳトラン
ジスタＮ１のゲート電極に接続されたことである。
【００４４】それ以外の構成要素は同一であり、同一の
構成要素には同一の符号を付してここでの説明は省略す
る。
構成要素には同一の符号を付してここでの説明は省略す
る。
【００４５】この第４の実施の形態のバンド・ギャップ
・レファレンス回路において、例えば、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ７の各々のゲート長およびゲート幅が
等しくなるように設定され、かつＮ型ＭＯＳトランジス
タＮ１に対しＮ２のゲート長が同一サイズに、ゲート幅
がＭ倍となるように設定される。さらに、Ｎ型ＭＯＳト
ランジスタＮ１およびＮ３のゲート長とゲート幅とが等
しくなるように設定され、かつデプリーション型である
Ｎ型ＭＯＳトランジスタＮ４およびＮ５の各々のゲート
長もリーク防止のためある程度長く設定されているの
で、電源電位ＶＤＤ依存性の無い基準電圧Ｖｒｅｆを発
生させることが出来る。
・レファレンス回路において、例えば、Ｐ型ＭＯＳトラ
ンジスタＰ１〜Ｐ７の各々のゲート長およびゲート幅が
等しくなるように設定され、かつＮ型ＭＯＳトランジス
タＮ１に対しＮ２のゲート長が同一サイズに、ゲート幅
がＭ倍となるように設定される。さらに、Ｎ型ＭＯＳト
ランジスタＮ１およびＮ３のゲート長とゲート幅とが等
しくなるように設定され、かつデプリーション型である
Ｎ型ＭＯＳトランジスタＮ４およびＮ５の各々のゲート
長もリーク防止のためある程度長く設定されているの
で、電源電位ＶＤＤ依存性の無い基準電圧Ｖｒｅｆを発
生させることが出来る。
【００４６】つまり、電源電位ＶＤＤが接地電位ＧＮＤ
に対して高い方に変動しても、Ｎ型ＭＯＳトランジスタ
Ｎ３のドレイン・ソース間電圧（以下、ＶＤＳ（Ｎ２）
と称す）は、Ｎ型ＭＯＳトランジスタＮ１のゲート・ソ
ース間電位（以下、ＶＧＳ（Ｎ１）と称す）から、Ｎ型
ＭＯＳトランジスタＮ５のゲート・ソース間電圧（以
下、ＶＧＳ（Ｎ４）と称す）分低下した電圧で決まり、
電源電位ＶＤＤが高い方に変動した分は、このＮ型ＭＯ
ＳトランジスタＮ５のドレイン・ソース間で吸収され
る。
に対して高い方に変動しても、Ｎ型ＭＯＳトランジスタ
Ｎ３のドレイン・ソース間電圧（以下、ＶＤＳ（Ｎ２）
と称す）は、Ｎ型ＭＯＳトランジスタＮ１のゲート・ソ
ース間電位（以下、ＶＧＳ（Ｎ１）と称す）から、Ｎ型
ＭＯＳトランジスタＮ５のゲート・ソース間電圧（以
下、ＶＧＳ（Ｎ４）と称す）分低下した電圧で決まり、
電源電位ＶＤＤが高い方に変動した分は、このＮ型ＭＯ
ＳトランジスタＮ５のドレイン・ソース間で吸収され
る。
【００４７】つまり、Ｎ型ＭＯＳトランジスタＮ３のア
ーリ効果による電流増加分が無くなることから、（３）
式の右辺第１項は、 Δｉｄ（１）＝０…………………………………………………………（８） となる。この式と（６）式とを合わせて（３）式は、 Δｉｄ＝Δｉｄ（１）＋Δｉｄ（２）…………………………（９） となる。従って、 ΔＶｒｅｆ＝Δｉｄ×Ｒ２＋（ｋ×Ｙ／ｑ） ×ｌｎ｛（Δｉｄ＋ＩＤＳ（Ｐ３）｝＝０……………（１０） となり、基準電圧Ｖｒｅｒｆの変動分ΔＶｒｅｆは、無
くなる。
ーリ効果による電流増加分が無くなることから、（３）
式の右辺第１項は、 Δｉｄ（１）＝０…………………………………………………………（８） となる。この式と（６）式とを合わせて（３）式は、 Δｉｄ＝Δｉｄ（１）＋Δｉｄ（２）…………………………（９） となる。従って、 ΔＶｒｅｆ＝Δｉｄ×Ｒ２＋（ｋ×Ｙ／ｑ） ×ｌｎ｛（Δｉｄ＋ＩＤＳ（Ｐ３）｝＝０……………（１０） となり、基準電圧Ｖｒｅｒｆの変動分ΔＶｒｅｆは、無
くなる。
【００４８】
【発明の効果】以上説明した様に本発明は、第１、第
２、第３および第４のＰ型ＭＯＳトランジスタの各々の
ソース電極を電源電位に共通接続するとともに、第１の
Ｐ型ＭＯＳトランジスタのドレイン電極を第１のＮ型Ｍ
ＯＳトランジスタのドレイン電極およびゲート電極に接
続し、この第１のＮ型ＭＯＳトランジスタのソース電極
を電源電位に接続し、第１、第２および第３のＰ型ＭＯ
Ｓトランジスタの各々のゲート電極と第２のＰ型ＭＯＳ
トランジスタのドレイン電極と第２のＮ型ＭＯＳトラン
ジスタのドレイン電極とをそれぞれ共通接続するととも
に、第２のＮ型ＭＯＳトランジスタのゲート電極を第１
のＮ型ＭＯＳトランジスタのゲート電極に接続し、第２
のＮ型ＭＯＳトランジスタのソース電極および接地電位
間に第１の抵抗素子を接続し、第３のＰ型ＭＯＳトラン
ジスタのドレイン電極を第５のＰ型ＭＯＳトランジスタ
のソース電極に接続し、第４のＰ型ＭＯＳトランジスタ
のドレイン電極を第６のＰ型ＭＯＳトランジスタソース
電極に接続し、このトランジスタのゲート電極およびド
レイン電極と第５のＰ型ＭＯＳトランジスタのゲート電
極と第３のＮ型ＭＯＳトランジスタのソース電極とをそ
れぞれ共通接続するとともに、この第３のＮ型ＭＯＳト
ランジスタのソース電極を電源電位に接続し、第５のＰ
型ＭＯＳトランジスタのドレイン電極および接地電位間
に第２の抵抗素子とこの抵抗素子側をアノード電極側と
するダイオード素子とを直列接続し、第５のＰ型ＭＯＳ
トランジスタのドレイン電極を基準電圧出力端とするＭ
ＯＳトランジスタで構成され、電源電位がさらに高い電
位へ変動したときでも第２および第３のＰ型ＭＯＳトラ
ンジスタのそれぞれのゲート・ソース間電圧が等しくな
るように、第１、第２、第３、第４、第５および第６の
Ｐ型ＭＯＳトランジスタの各々のゲート長およびゲート
幅が等しく、かつ第１のＮ型ＭＯＳトランジスタに対し
第２のＮ型ＭＯＳトランジスタのゲート長が等しく、ゲ
ート幅がＭ倍に、第１のＮ型ＭＯＳトランジスタに対し
第３のＮ型ＭＯＳトランジスタのゲート長およびゲート
幅が等しい値に、それぞれ設定されるるので、電源電位
変動にたいする基準電圧Ｖｒｅｆの変動分ΔＶｒｅｆが
無い高精度なバンド・ギャップ・レファレンス回路が得
られる。
２、第３および第４のＰ型ＭＯＳトランジスタの各々の
ソース電極を電源電位に共通接続するとともに、第１の
Ｐ型ＭＯＳトランジスタのドレイン電極を第１のＮ型Ｍ
ＯＳトランジスタのドレイン電極およびゲート電極に接
続し、この第１のＮ型ＭＯＳトランジスタのソース電極
を電源電位に接続し、第１、第２および第３のＰ型ＭＯ
Ｓトランジスタの各々のゲート電極と第２のＰ型ＭＯＳ
トランジスタのドレイン電極と第２のＮ型ＭＯＳトラン
ジスタのドレイン電極とをそれぞれ共通接続するととも
に、第２のＮ型ＭＯＳトランジスタのゲート電極を第１
のＮ型ＭＯＳトランジスタのゲート電極に接続し、第２
のＮ型ＭＯＳトランジスタのソース電極および接地電位
間に第１の抵抗素子を接続し、第３のＰ型ＭＯＳトラン
ジスタのドレイン電極を第５のＰ型ＭＯＳトランジスタ
のソース電極に接続し、第４のＰ型ＭＯＳトランジスタ
のドレイン電極を第６のＰ型ＭＯＳトランジスタソース
電極に接続し、このトランジスタのゲート電極およびド
レイン電極と第５のＰ型ＭＯＳトランジスタのゲート電
極と第３のＮ型ＭＯＳトランジスタのソース電極とをそ
れぞれ共通接続するとともに、この第３のＮ型ＭＯＳト
ランジスタのソース電極を電源電位に接続し、第５のＰ
型ＭＯＳトランジスタのドレイン電極および接地電位間
に第２の抵抗素子とこの抵抗素子側をアノード電極側と
するダイオード素子とを直列接続し、第５のＰ型ＭＯＳ
トランジスタのドレイン電極を基準電圧出力端とするＭ
ＯＳトランジスタで構成され、電源電位がさらに高い電
位へ変動したときでも第２および第３のＰ型ＭＯＳトラ
ンジスタのそれぞれのゲート・ソース間電圧が等しくな
るように、第１、第２、第３、第４、第５および第６の
Ｐ型ＭＯＳトランジスタの各々のゲート長およびゲート
幅が等しく、かつ第１のＮ型ＭＯＳトランジスタに対し
第２のＮ型ＭＯＳトランジスタのゲート長が等しく、ゲ
ート幅がＭ倍に、第１のＮ型ＭＯＳトランジスタに対し
第３のＮ型ＭＯＳトランジスタのゲート長およびゲート
幅が等しい値に、それぞれ設定されるるので、電源電位
変動にたいする基準電圧Ｖｒｅｆの変動分ΔＶｒｅｆが
無い高精度なバンド・ギャップ・レファレンス回路が得
られる。
【００４９】また、第１のＰ型ＭＯＳトランジスタおよ
び第１のＮ型ＭＯＳトランジスタの各々のドレイン電極
間に第７のＰ型ＭＯＳトランジスタを、第２のＰ型ＭＯ
Ｓトランジスタおよび第２のＮ型ＭＯＳトランジスタの
各々のドレイン電極間にデプリーション型の第４のＮ型
ＭＯＳトランジスタを、第６のＰ型ＭＯＳトランジスタ
および第３のＮ型ＭＯＳトランジスタの各々のドレイン
電極間にデプリーション型の第５のＮ型ＭＯＳトランジ
スタを、それぞれ独立に、または全て挿入した構成にお
いても、第１、第２、第３、第４、第５、第６および第
７のＰ型ＭＯＳトランジスタの各々のゲート長およびゲ
ート幅が等しく、かつ第１のＮ型ＭＯＳトランジスタに
対し第２のＮ型ＭＯＳトランジスタのゲート長が等し
く、ゲート幅がＭ倍に、第１のＮ型ＭＯＳトランジスタ
に対し第３のＮ型ＭＯＳトランジスタのゲート長および
ゲート幅が等しい値に、第４および第５のＮ型ＭＯＳト
ランジスタのゲート長を長く、それぞれ設定されるの
で、同様の効果が得られる。
び第１のＮ型ＭＯＳトランジスタの各々のドレイン電極
間に第７のＰ型ＭＯＳトランジスタを、第２のＰ型ＭＯ
Ｓトランジスタおよび第２のＮ型ＭＯＳトランジスタの
各々のドレイン電極間にデプリーション型の第４のＮ型
ＭＯＳトランジスタを、第６のＰ型ＭＯＳトランジスタ
および第３のＮ型ＭＯＳトランジスタの各々のドレイン
電極間にデプリーション型の第５のＮ型ＭＯＳトランジ
スタを、それぞれ独立に、または全て挿入した構成にお
いても、第１、第２、第３、第４、第５、第６および第
７のＰ型ＭＯＳトランジスタの各々のゲート長およびゲ
ート幅が等しく、かつ第１のＮ型ＭＯＳトランジスタに
対し第２のＮ型ＭＯＳトランジスタのゲート長が等し
く、ゲート幅がＭ倍に、第１のＮ型ＭＯＳトランジスタ
に対し第３のＮ型ＭＯＳトランジスタのゲート長および
ゲート幅が等しい値に、第４および第５のＮ型ＭＯＳト
ランジスタのゲート長を長く、それぞれ設定されるの
で、同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】従来回路の一例の回路図である。
【図６】従来回路の他の例の回路図である。
Ｐ１〜Ｐ７ Ｐ型ＭＯＳトランジスタ Ｎ１〜Ｎ５ Ｎ型ＭＯＳトランジスタ Ｒ１〜Ｒ３ 抵抗素子 Ｄ１ ダイオード Ｑ１〜Ｑ４ ＰＮＰトランジスタ Ｑ５〜Ｑ８ ＮＰＮトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 3/24
Claims (8)
- 【請求項１】 与えられた高位側の第１の電源および低
位側の第２の電源から一定の基準電圧を得るバンド・ギ
ャップ・レファレンス回路において、第１導電型の第
１、第２、第３および第４の電界効果トランジスタの各
々の一端を第１の電源に共通接続するとともに、前記第
１導電型の第１の電界効果トランジスタの他端を第２導
電型の第１の電界効果トランジスタの一端およびゲート
電極に接続し、この第２導電型の第１のトランジスタの
他端を第２の電源に接続し、前記第１導電型の第１、第
２および第３の電界効果トランジスタの各々のゲート電
極と第１導電型の第２の電界効果トランジスタの他端と
第２導電型の第２の電界効果トランジスタの一端とをそ
れぞれ共通接続するとともに、前記第２導電型の第２の
電界効果トランジスタのゲート電極を前記第２導電型の
第１のトランジスタのゲート電極に接続し、前記第２導
電型の第２の電界効果トランジスタの他端および第２の
電源間に第１の抵抗素子を接続し、前記第１導電型の第
３の電界効果トランジスタの他端を第１導電型の第５の
電界効果トランジスタの一端に接続し、前記第１導電型
の第４の電界効果トランジスタの他端を第１導電型の第
６の電界効果トランジスタの一端に接続し、このトラン
ジスタのゲート電極およびドレイン電極と前記第１導電
型の第５のトランジスタのゲート電極と第２導電型の第
３の電界効果トランジスタの一端とをそれぞれ共通接続
するとともに、この第２導電型の第３の電界効果トラン
ジスタの他端を第２の電源に接続し、前記第１導電型の
第５の電界効果トランジスタの他端および第２の電源間
に第２の抵抗素子とこの抵抗素子側をアノード電極側と
するダイオード素子とを直列接続し、前記第１導電型の
第５のトランジスタの他端を基準電圧出力端とすること
を特徴とするバンド・ギャップ・レファレンス回路。 - 【請求項２】 予め定められた第１の電源の電位がさら
に高い電位へ変動したときでも前記第１導電型の第２お
よび第３の電界効果トランジスタのそれぞれのゲート・
ソース間電圧が等しくなるように、前記第１導電型の第
１、第２、第３、第４、第５および第６の電界効果トラ
ンジスタの各々のゲート長およびゲート幅が等しく、か
つ前記第２導電型の第１のトランジスタに対し前記第２
導電型の第２のトランジスタのゲート長が等しく、ゲー
ト幅がＭ（Ｍは０以外の自然数）倍に、前記第２導電型
の第１のトランジスタに対し前記第２導電型の第３のト
ランジスタのゲート長およびゲート幅が等しい値に、そ
れぞれ設定される請求項１記載のバンド・ギャップ・レ
ファレンス回路。 - 【請求項３】 前記第１導電型の第１の電界効果トラン
ジスタの他端および前記第２導電型の第１の電界効果ト
ランジスタの一端との直接接続に代えて第１導電型の第
７の電界効果トランジスタを直列接続状態で挿入し、こ
の第１導電型の第７の電界効果トランジスタのゲート電
極を前記第２導電型の第５の電界効果トランジスタのゲ
ート電極に接続してなる請求項１記載のバンド・ギャッ
プ・レファレンス回路。 - 【請求項４】 予め定められた電源電位がさらに高い電
位へ変動したときでも前記第１導電型の第１および前記
第２の電界効果トランジスタのそれぞれのゲート・ソー
ス間電圧が等しくなるように、前記第１導電型の第１、
第２、第３、第４、第５、第６および第７の電界効果ト
ランジスタの各ゲート長およびゲート幅が等しく、かつ
前記第２導電型の第１のトランジスタに対し前記第２導
電型の第２のトランジスタのゲート長が等しく、ゲート
幅がＭ倍に、前記第２導電型の第１のトランジスタに対
し前記第２導電型の第３のトランジスタのゲート長およ
びゲート幅が等しい値に、それぞれ設定される請求項３
記載のバンド・ギャップ・レファレンス回路。 - 【請求項５】 前記第１導電型の第２の電界効果トラン
ジスタの他端および前記第２導電型の第２の電界効果ト
ランジスタの一端との直接接続に代えてデプリーション
型の第２導電型の第４の電界効果トランジスタを直列接
続状態で挿入し、この第２導電型の第４の電界効果トラ
ンジスタのゲート電極を前記第２導電型の第２の電界効
果トランジスタのゲート電極に接続してなる請求項３記
載のバンド・ギャップ・レファレンス回路。 - 【請求項６】 予め定められた電源電位がさらに高い電
位へ変動したときでもこの変動分の電位差を前記第２導
電型の第４の電界効果トランジスタのドレイン・ソース
間で吸収するように、前記第１導電型の第１、第２、第
３、第４、第５、第６および第７の電界効果トランジス
タの各ゲート長およびゲート幅が等しく、かつ前記第２
導電型の第１のトランジスタに対し前記第２導電型の第
２のトランジスタのゲート長が等しく、ゲート幅がＭ倍
に、前記第２導電型の第１のトランジスタに対し前記第
２導電型の第３のトランジスタのゲート長およびゲート
幅が等しい値に、デプリーション型の前記第２導電型の
第４のトランジスタのゲート長を予め定める所定値より
も長く、それぞれ設定される請求項５記載のバンド・ギ
ャップ・レファレンス回路。 - 【請求項７】 前記第１導電型の第６の電界効果トラン
ジスタの他端および前記第２導電型の第３の電界効果ト
ランジスタの一端との直接接続に代えてデプリーション
型の第２導電型の第５の電界効果トランジスタを直列接
続状態で挿入し、この第２導電型の第５の電界効果トラ
ンジスタのゲート電極をデプリーション型の前記第２導
電型の第４の電界効果トランジスタのゲート電極に接続
してなる請求項５記載のバンド・ギャップ・レファレン
ス回路。 - 【請求項８】 予め定められた電源電位がさらに高い電
位へ変動したときでもこの変動分の電位差をデプリーシ
ョン型の前記第２導電型の第５の電界効果トランジスタ
のドレイン・ソース間で吸収するように、前記第１導電
型の第１、第２、第３、第４、第５、第６および第７の
電界効果トランジスタの各ゲート長およびゲート幅が等
しく、かつ前記第２導電型の第１のトランジスタに対し
前記第２導電型の第２のトランジスタのゲート長が等し
く、ゲート幅がＭ倍に、前記第２導電型の第１のトラン
ジスタに対し前記第２導電型の第３のトランジスタのゲ
ート長およびゲート幅が等しい値に、前記第２導電型の
第４およびデプリーション型の第２導電型の前記第５の
トランジスタのゲート長を予め定める所定値よりも長
く、それぞれ設定される請求項７記載のバンド・ギャッ
プ・レファレンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002114A JP2994293B2 (ja) | 1997-01-09 | 1997-01-09 | バンド・ギャップ・レファレンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002114A JP2994293B2 (ja) | 1997-01-09 | 1997-01-09 | バンド・ギャップ・レファレンス回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP2994293B2 true JP2994293B2 (ja) | 1999-12-27 |
Family
ID=11520334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9002114A Expired - Fee Related JP2994293B2 (ja) | 1997-01-09 | 1997-01-09 | バンド・ギャップ・レファレンス回路 |
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| Country | Link |
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| JP (1) | JP2994293B2 (ja) |
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|---|---|---|---|---|
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-
1997
- 1997-01-09 JP JP9002114A patent/JP2994293B2/ja not_active Expired - Fee Related
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