JP5308407B2 - 増幅回路 - Google Patents

Description

本発明は、低雑音であり且つ直線性にも優れた増幅回路に関する。

図４は、直線性に優れた増幅回路として提案された従来の増幅回路４００の回路図である（例えば非特許文献参照）。
この増幅回路４００は、適応バイアス発生部４１０によって電力増幅部４２０にバイアスを供給するように構成されている。
電力増幅部４２０は、ＮＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に負荷抵抗ＺＬが接続され、ゲートにはＲＦ入力信号が入力されるＲＦ入力端子ＲＦＩＮが設けられ、ドレインにはＲＦ出力信号が出力されるＲＦ出力端子ＲＦＯＵＴが設けられたソース接地増幅器を成している。

適応バイアス発生部４１０は、ＮＭＯＳトランジスタＭ１のゲートと適応バイアス入力端子Ｇとの間に抵抗Ｒ１が接続され、ＮＭＯＳトランジスタＭ１のドレインとゲートとの間が抵抗Ｒ２を介してダイオード接続されて構成されている。
そして、適応バイアス発生部４１０のＮＭＯＳトランジスタＭ１のソースからの出力がＮＭＯＳトランジスタＭ２のゲートに印加されるようにして電力増幅部４２０にバイアスが供給される。

図４のような回路では、適応バイアス発生部４１０における適応バイアス入力端子Ｇの電位をＶｇとすると、消費電流および線形性の観点からＶｇはクラスＣバイアスされることが望ましい。即ち、Ｖｇ＞Ｖ（ＲＦＩＮ）＋Ｖｔｈ（Ｍ１）に設定されることが理想的である。ここで、Ｖ（ＲＦＩＮ）はＲＦ入力端子ＲＦＩＮにおけるＲＦ入力信号の電圧であり、Ｖｔｈ（Ｍ１）はＮＭＯＳトランジスタＭ１の閾値電圧である。

次に、図５を用いて従来の増幅回路４００の回路の動作を説明する。図５は、図４の回路の動作を説明するための図である。
図５（ａ）は、電力増幅部４２０へのＲＦ入力信号の振幅が小さい時のＲＦ入力電圧Ｖ（ＲＦＩＮ）と１３１のＮＭＯＳトランジスタＭ１に発生する電流Ｉａｄｐとの関係を示す図である。

図５（ａ）において、ＶAVE（ＲＦＩＮ）はＲＦ入力電圧の平均値である。この図におけるように、電力増幅部４２０へのＲＦ入力信号の振幅が小さい時は、適応バイアス発生部４１０のＮＭＯＳトランジスタＭ１及び抵抗Ｒ２から成るＭＯＳダイオードは、クラスＣバイアスされている為、オフ状態が保持される。従って電流Ｉａｄｐは流れない。
図５（ｂ）は、電力増幅部４２０へのＲＦ入力信号の振幅が大きい時のＲＦ入力電圧Ｖ（ＲＦＩＮ）と適応バイアス発生部４１０のＮＭＯＳトランジスタＭ１に発生する電流Ｉａｄｐとの関係を示す図である。

図５（ｂ）に示すように、電力増幅部４２０へのＲＦ入力信号が大きい時は、適応バイアス発生部４１０の入力端子Ｇの電位Ｖｇが低い方に引っ張られる瞬間が発生する。即ち、適応バイアス発生部４１０のＮＭＯＳトランジスタＭ１のゲート−ソース電圧をＶｇｓ（Ｍ１）とすると、
Ｖｇｓ（Ｍ１）＝Ｖｇ−Ｖ（ＲＦＩＮ）＞Ｖｔｈ（Ｍ１）
が成立する瞬間が生じる。そして、その瞬間だけＮＭＯＳトランジスタＭ１がオンとなり、電流Ｉａｄｐが流れる。そのため、流れた電流Ｉａｄｐに相当する電荷分だけ、電力増幅部４２０のＮＭＯＳトランジスタＭ２のゲートの電位が上昇し、ＮＭＯＳトランジスタＭ２のゲート−ソース電圧Ｖｇｓ（Ｍ２）が高くなる。

ここで、ＮＭＯＳトランジスタＭ２の閾値電圧をＶｔｈ（Ｍ２）とすると、Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍ２）が高ければ、ＭＯＳトランジスタの線形性は高くなる。従って、図４に示された構成によれば、ＮＭＯＳトランジスタＭ２の線形性が向上し、結果的に、図４の増幅回路４００の線形性が向上することになる。
このように、図４の増幅回路４００は、適応バイアス発生部４１０のＮＭＯＳトランジスタＭ１及び抵抗Ｒ２から成るＭＯＳダイオードがオンであるときに、即ち、ＲＦ入力信号の振幅が大きいときのみ、電力増幅部４２０に流れる電流を増やす。従って、この電力増幅回路４００は、低雑音（低歪）であり、且つ、電力効率に優れる。また、適応バイアス発生部４１０を構成する素子は、電力増幅部４２０を構成する素子と同一仕様の素子（ＭＯＳトランジスタ）によって形成されるため、プロセスの変動による特性のばらつきを生ぜず、従って、その影響を受けない。

図４を参照して説明した適応バイアス発生部４１０は、いわゆるプリディストータとして機能する。適応バイアス発生部４１０の歪み特性は、電力増幅部４２０の歪み特性と逆位相の歪み特性を有するため、電力増幅部４２０に上述の適応バイアス発生部４１０を付加することによって増幅回路４００全体での歪み特性が改善される。

IEEE Microwaves ＆ Wireless Component Letters（MWCL） 2003 "A 0.25um 20dBm 2.4GHz CMOS Power Amplifier with an Integrated Diode Linearizer" Chemg-Chi Yen, Huey-Ru Chuang．

しかしながら、既述のような従来の増幅回路では、電力増幅器の発熱により、電力増幅器のＮＭＯＳトランジスタＭ２とバイアス部のＮＭＯＳトランジスタＭ１との閾値電圧にずれが生じ、一定の仕様を満たす特性が得られなくなるという課題を残している。
本発明は、このような未解決の課題に鑑みてなされたものであり、電力増幅器のＮＭＯＳトランジスタとバイアス部のＮＭＯＳトランジスタとの温度差によって生じる特性の差分を補正し、広い温度範囲で一定の仕様を満たす特性が得られる増幅回路を提供することをその目的とする。

上記目的を達成するべく、ここに、以下に列記するような技術を提案する。
（１）電力増幅部と、
前記電力増幅部に適応バイアス電流を供給する適応バイアス発生部と、
固定バイアス電流を生成する固定バイアス発生部と、を含んで構成され、
前記適応バイアス発生部は、一端に所定電圧が供給される第１抵抗素子と、ゲートが前記第１抵抗素子の他端に接続される第１ＭＯＳトランジスタと、一端が前記第１ＭＯＳトランジスタのゲートに接続され他端が前記第１ＭＯＳトランジスタのドレインに接続される第２抵抗素子と、を備え、前記第１ＭＯＳトランジスタのソースから入力信号に応じて連続的に変化する前記適応バイアス電流を発生する増幅回路であって、
前記電力増幅部は、ゲートに前記入力信号および前記適応バイアス電流が供給され、ドレインに負荷抵抗が接続されると共に前記ドレインから出力信号を出力する第２ＭＯＳトランジスタを有し、
前記適応バイアス発生部は、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの温度差によって生じる閾値の差分を補正するように前記第１抵抗素子に流れる電流を補正する電流制御部を備え、
前記固定バイアス発生部は、前記第２ＭＯＳトランジスタのゲートに供給される固定バイアス電流を生成し、
前記電流制御部は、前記第１抵抗素子の両端の電位差と所定の設定値とを比較する電圧比較器を備え、前記電圧比較器における比較結果に基づいて前記第１抵抗素子に流れる電流を補正することを特徴とする増幅回路。
上記（１）の増幅回路では、電流制御部によって第１抵抗素子に流れる電流を補正することにより適応バイアス電流を調節することができ、結果的に電力増幅部のＭＯＳトランジスタが線形性を維持できるバイアス条件で動作可能になる。
また、上記の増幅回路では、前記電力増幅部の第２ＭＯＳトランジスタが、そのゲートに供給された入力信号に応じて負荷抵抗を通してドレイン電流を流し、前記ドレインから出力信号を出力する。
さらに、上記の増幅回路では、固定バイアス発生部が前記第２ＭＯＳトランジスタのゲートに供給される固定バイアス電流を生成する。

また、前記第１抵抗素子の両端の電位差と所定の設定値とを比較する電圧比較器を用いた簡単な構成により比較結果に基づいて前記第１抵抗素子に流れる電流を補正することが可能である。

（２）前記電流制御部は、前記電圧比較器における前記比較結果に基づいて前記第１ＭＯＳトランジスタのバルク電圧を制御するための電圧信号を生成する電圧発生器を更に備えていることを特徴とする（１）の増幅回路。
上記（２）の増幅回路では、（１）の増幅回路において特に、電圧発生器により、前記電圧比較器における前記比較結果に基づいて前記第１ＭＯＳトランジスタのバルク電圧を制御することができ、結果的に電力増幅部のＭＯＳトランジスタが線形性を維持できるバイアス条件で動作可能になる。

（３）前記電流制御部は、前記電圧比較器における前記比較結果に基づいて前記第１抵抗素子の一端に供給される電圧の値を制御することを特徴とする（１）の増幅回路。
上記（３）の増幅回路では、（１）の増幅回路において特に、前記電圧比較器における前記比較結果に基づいて前記第１抵抗素子の一端に供給される電圧の値を制御することによって、結果的に電力増幅部のＭＯＳトランジスタが線形性を維持できるバイアス条件で動作可能になる。

（４）前記電流制御部は、前記電圧比較器における前記比較結果に基づいて前記第２抵抗素子の抵抗値を制御する抵抗制御部を更に備えていることを特徴とする（１）の増幅回路。
上記（４）の増幅回路では、（１）の増幅回路において特に、抵抗制御部により、前記電圧比較器における前記比較結果に基づいて前記第２抵抗素子の抵抗値を制御することによって、結果的に電力増幅部のＭＯＳトランジスタが線形性を維持できるバイアス条件で動作可能になる。

（５）前記入力信号を前記第２ＭＯＳトランジスタのゲートに印加する前記入力信号のＤＣ成分を阻止するＤＣ阻止容量素子を備えていることを特徴とする（１）乃至（４）の何れか一の増幅回路。
上記（５）の増幅回路では、（１）乃至（４）の何れかの増幅回路において特に、ＤＣ阻止容量素子によって前記第２ＭＯＳトランジスタのゲートに印加する前記入力信号のＤＣ成分が阻止されるため、入力信号中のＤＣ成分の変動に影響されない出力特性を得ることができる。

（６）前記固定バイアス発生部は、バイアス電流源と、ドレインに前記バイアス電流源からの電流が供給されゲートが前記ドレインと接続される第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのゲートに接続されバイアス電流を前記第２ＭＯＳトランジスタのゲートに供給するバイアス用インダクタと、を備えていることを特徴とする請求項（１）乃至（５）の何れか一の増幅回路。
上記（６）の増幅回路では、（１）乃至（５）の何れか一の増幅回路において特に、前記固定バイアス発生部は、ドレインにバイアス電流源からの電流が供給されゲートが前記ドレインと接続される第３ＭＯＳトランジスタのゲートから、バイアス用インダクタを通して前記第２ＭＯＳトランジスタのゲートにバイアス電流を供給する。

本発明の増幅回路によれば、ＭＯＳダイオードを構成する抵抗素子に流れる電流そのものを測定することによって発熱に起因するＭＯＳトランジスタの特性変動パラメータを制御し、電力増幅部のＭＯＳトランジスタと適応バイアス発生部のＭＯＳトランジスタとの温度差によって生じる特性の差分を補正し、広い温度範囲で一定の仕様を満たす特性が得られる増幅回路が実現される。

本発明の第１の実施の形態としての増幅回路の構成を表す回路図である。 本発明の第２の実施の形態としての増幅回路の構成を表す回路図である。 本発明の第３の実施の形態としての増幅回路の構成を表す回路図である。 従来の増幅回路の構成を表す回路図である。 図４の増幅回路の動作を説明するための図である。

以下に図面を参照して本発明の実施の形態について詳述することにより本発明を明らかにする。
（第１の実施の形態）
図１は、本発明の一つの実施の形態としての増幅回路の構成を表す回路図である。
図１の増幅回路１００は、適応バイアス発生部１１０によって電力増幅部１２０にバイアスを供給する構成に加えて、固定バイアス発生部１３０からもバイアスを供給するように構成されている。

電力増幅部１２０は、ＮＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に負荷抵抗ＺＬが接続され、ゲートにはＲＦ入力信号が入力されるＲＦ入力端子ＲＦＩＮが設けられ、ソースにはＲＦ出力信号が出力されるＲＦ出力端子ＲＦＯＵＴが設けられたソース接地増幅器を成している。尚、入力信号中のＤＣ成分の変動に影響されない出力特性を得るために、ＲＦ入力端子ＲＦＩＮは、ＤＣ阻止用の容量素子ＣＩＮを介してＮＭＯＳトランジスタＭ２のゲートに接続されている。

適応バイアス発生部１１０は、バイアス入力電圧Ｖｇが印加される適応バイアス入力端子Ｇを有し、この入力端子Ｇは抵抗Ｒ１を介してＮＭＯＳトランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ１のソースとゲートは抵抗Ｒ２を介してダイオード接続されている。そして、適応バイアス発生部１１０の出力端であるＮＭＯＳトランジスタＭ１のソースが電力増幅部１２０を構成するソース接地増幅器のＮＭＯＳトランジスタＭ２のゲートに接続されている。

更に、適応バイアス発生部１１０は、抵抗Ｒ１の両端の電位の差の電圧値Ｖｇ−Ｖ１と後述する設定電圧ＶCNTとを比較する電圧比較器１１１と、比較結果に基づき制御電圧を発生し、この制御電圧をＮＭＯＳトランジスタＭ１のバルクに印加する電圧発生器１１２と、を備える。
電圧比較器１１１は、抵抗Ｒ１の両端の電位Ｖｇ、Ｖ１（両電位の差分）を測定している、即ち、抵抗素子Ｒ１に流れる電流Ｉａｐｄそのものを測定していることになる。

電圧発生器１１２は、発生した制御電圧をＮＭＯＳトランジスタＭ１のバルクに印加することにより、特性変動パラメータである閾値Ｖｔｈを制御する。
以上のような構成において、適応バイアス発生部１１０は、次の表１に示す既定の制御規則に従って電流Ｉａｄｊを流すことができる。この場合、両ＮＭＯＳトランジスタＭ２−Ｍ１間の特性差および線形性に関する要求値は全て設定電圧ＶCNTに反映される。

表１において、Ｖｇ−Ｖ１は適応バイアス電流Ｉａｐｄに比例する電圧値（抵抗Ｒ１による電圧降下分）であり、ＶｂはＮＭＯＳトランジスタＭ１のバルクに印加するバルク制御信号の電圧値である。適応バイアス電流Ｉａｐｄが過大であるとき（表１において＋と表記）には、電圧値Ｖｇ−Ｖ１と設定電圧ＶCNTの差が大きくなり、バルク制御信号の電圧値Ｖｂを下げることで、ＮＭＯＳトランジスタＭ１の閾値Ｖｔｈを引き上げる。よって、適応バイアス電流Ｉａｐｄを減少させる。反対に、適応バイアス電流Ｉａｐｄが過小であるとき（表１において−と表記）には、電圧値Ｖｇ−Ｖ１と設定電圧ＶCNTの差が小さくなり、バルク制御信号の電圧値Ｖｂを上げることで、ＮＭＯＳトランジスタＭ１の閾値Ｖｔｈを下げる。よって、適応バイアス電流Ｉａｐｄを増加させる。

電圧比較器１１１により電流Ｉａｄｐをモニタしつつ、電圧発生器１１２によりＮＭＯＳトランジスタＭ１のバルク電位を制御することによって、ＮＭＯＳトランジスタＭ２が線形性を維持できるバイアス条件で動作する状態を保つことができる。
このように、ＭＯＳダイオードの構成要素である抵抗素子Ｒ１に流れる電流Ｉａｐｄそのものを測定することによって、発熱による代表的なＭＯＳトランジスタの特性変動パラメータである閾値Ｖｔｈを制御している。

即ち、ＮＭＯＳトランジスタＭ１、Ｍ２の温度差によって生じる閾値Ｖｔｈの差分を補正し、これにより、適正な適応バイアス電流を電力増幅器に供給することを可能にしている。

一方、固定バイアス発生部１３０は、ＮＭＯＳトランジスタＭ３のドレインと電源ＶＤＤとの間にバイアス電流源Ｉｂｉａｓが接続され、ＮＭＯＳトランジスタＭ３のドレインとゲートとの間が短絡回路でダイオード接続され、更に、ゲートがゲートバイアス用のインダクタＬ３を介して電力増幅部１２０のＮＭＯＳトランジスタＭ２のゲートに接続されて構成されている。そして、ＮＭＯＳトランジスタＭ３は、自らのドレイン電流をカレントミラー効果で、電力増幅部１２０のバイアス電流として供給する。

即ち、固定バイアス発生部１３０では、バイアス電流を分離するために、インダクタＬ３を使用し、バイアス電流源Ｉｂｉａｓからの固定バイアス電流Ｉｂｉａｓを、ＮＭＯＳトランジスタＭ３によるカレントミラー効果を利用してインダクタＬ３を介してＮＭＯＳトランジスタＭ２のゲートに供給している。上述のような回路構成を採ることによって、ＲＦ入力信号が小さいときのバイアス電流を精度良く制御でき、電力増幅部１２０、従って増幅回路１００、の効率を向上させることができる。更にまた、電力増幅部１２０のＤＣバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路１００を実現することができる。

（第２の実施の形態）
次に、図２を参照して本発明に係る第２の実施の形態について説明する。
図２は、本発明の第２の実施の形態としての増幅回路の構成を表す回路図である。
この増幅回路２００は、適応バイアス発生部２１０によって電力増幅部２２０にバイアスを供給する構成に加えて、固定バイアス発生部２３０からもバイアスを供給するように構成されている。
電力増幅部２２０は、図１の第１の実施の形態における電力増幅部１２０と同様に、ＮＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に負荷抵抗ＺＬが接続され、ゲートにはＲＦ入力信号が入力されるＲＦ入力端子ＲＦＩＮが設けられ、ソースにはＲＦ出力信号が出力されるＲＦ出力端子ＲＦＯＵＴが設けられたソース接地増幅器を成している。また、入力信号中のＤＣ成分の変動に影響されない出力特性を得るために、ＲＦ入力端子ＲＦＩＮは、ＤＣ阻止用の容量素子ＣＩＮを介してＮＭＯＳトランジスタＭ２のゲートに接続されている点も図１と同様である。

適応バイアス発生部２１０は、バイアス入力電圧Ｖｇが印加される適応バイアス入力端子Ｇを有し、この入力端子Ｇは抵抗Ｒ１を介してＮＭＯＳトランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ１のソースとゲートは抵抗Ｒ２を介してダイオード接続されている。そして、適応バイアス発生部１１０の出力端であるＮＭＯＳトランジスタＭ１のソースが電力増幅部２２０を構成するソース接地増幅器のＮＭＯＳトランジスタＭ２のゲートに接続されている。

更に、適応バイアス発生部２１０は、抵抗Ｒ１の両端の電位の差の電圧値Ｖｇ−Ｖ１と設定電圧ＶCNTとを比較する電圧比較器２１１と、該比較の結果に基づき制御電圧を発生し制御電圧を入力電圧Ｖｇとして適応バイアス入力端子Ｇに印加する電圧発生器２１２とを備える。
電圧比較器２１１は、抵抗Ｒ１の両端の電位Ｖｇ、Ｖ１（両電位の差分）を測定している、即ち、抵抗素子Ｒ１に流れる電流Ｉａｐｄそのものを測定していることになる。

電圧発生器２１２は、発生した制御電圧を入力電圧Ｖｇとして適応バイアス入力端子Ｇに印加することにより、ＮＭＯＳトランジスタＭ１のゲート電位を制御する。尚、ＮＭＯＳトランジスタＭ１のバルクは接地されている。
また、適応バイアス発生部２１０は、次の表２に示すような既定の制御規則に従って電流Ｉａｄｊを流すことができる。この場合、両ＮＭＯＳトランジスタＭ２−Ｍ１間の特性差および線形性に関する要求値は全て設定電圧ＶCNTに反映される。

表２において、Ｖｇ−Ｖ１は適応バイアス電流Ｉａｐｄに比例する電圧値（抵抗Ｒ１による電圧降下分）であり、Ｖｇは入力電圧Ｖｇとして適応バイアス入力端子Ｇに印加する制御信号の電圧値である。適応バイアス電流Ｉａｐｄが過大であるとき（表２において＋と表記）には、電圧値Ｖｇ−Ｖ１と設定電圧ＶCNTの差が大きくなり、電圧値Ｖｇが小さくなり（表２において−と表記）、ＮＭＯＳトランジスタＭ１のゲート電圧を下げることになる。よって、適応バイアス電流Ｉａｐｄを低下させる。反対に、適応バイアス電流Ｉａｐｄが過小であるとき（表２において−と表記）には、電圧値Ｖｇ−Ｖ１と設定電圧ＶCNTの差が小さくなり、電圧値Ｖｇが大きくなり（表２において＋と表記）、ＮＭＯＳトランジスタＭ１のゲート電圧を挙げることになる。よって、適応バイアス電流Ｉａｐｄを上昇させる。

図２の実施の形態では、適応バイアス発生部２１０において電圧比較器２１１により電流Ｉａｄｐをモニタしつつ、電圧発生器２１２によりＮＭＯＳトランジスタＭ１のゲート電位を制御することによって、電力増幅部２２０のＮＭＯＳトランジスタＭ２が線形性を維持できるバイアス条件で動作する状態を保つことができる。
このように、ＭＯＳダイオードを構成する抵抗素子Ｒ１に流れる電流Ｉａｐｄそのものを測定することによって、発熱によって変動するＭＯＳトランジスタのゲート電位を制御している。

即ち、ＮＭＯＳトランジスタＭ１、Ｍ２の温度差によって生じる差分を補正し、これにより、所望の適応バイアス電流を電力増幅器に供給することができる。
増幅器は、第１の実施形態と同様に、さらに、バイアス電流源Ｉｂｉａｓ、バイアス用インダクタＬ３、及び、ＮＭＯＳトランジスタＭ３、から成る固定バイアス発生部を有する。

一方、固定バイアス発生部２３０については、既述の第１の実施の形態における固定バイアス発生部１３０と同様である。即ち、この固定バイアス発生部２３０は、ＮＭＯＳトランジスタＭ３のドレインと電源ＶＤＤとの間にバイアス電流源Ｉｂｉａｓが接続され、ＮＭＯＳトランジスタＭ３のドレインとゲートとの間が短絡回路でダイオード接続され、更に、ゲートがゲートバイアス用のインダクタＬ３を介して電力増幅部２２０のＮＭＯＳトランジスタＭ２のゲートに接続されて構成されている。そして、ＮＭＯＳトランジスタＭ３は、自らのドレイン電流をカレントミラー効果で、電力増幅部２２０のバイアス電流として与える。

即ち、固定バイアス発生部２３０では、バイアス電流を分離するために、インダクタＬ３を使用し、バイアス電流源Ｉｂｉａｓからの固定バイアス電流Ｉｂｉａｓを、ＮＭＯＳトランジスタＭ３によるカレントミラー効果を利用してインダクタＬ３を介してＮＭＯＳトランジスタＭ２のゲートに供給している。上述のような回路構成を採ることによって、ＲＦ入力信号が小さいときのバイアス電流を精度良く制御でき、電力増幅部２２０、従って増幅回路２００、の効率を向上させることができる。更にまた、電力増幅部２２０のＤＣバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路２００を実現することができる。

（第３の実施の形態）
次に、図３を参照して本発明に係る第３の実施の形態について説明する。
図３は、本発明の第３の実施の形態としての増幅回路の構成を表す回路図である。
この増幅回路３００は、適応バイアス発生部３１０によって電力増幅部３２０にバイアスを供給する構成に加えて、固定バイアス発生部３３０からもバイアスを供給するように構成されている。
電力増幅部３２０は、図１の第１の実施の形態における電力増幅部１２０と同様に、ＮＭＯＳトランジスタＭ２のドレインと電源ＶＤＤとの間に負荷抵抗ＺＬが接続され、ゲートにはＲＦ入力信号が入力されるＲＦ入力端子ＲＦＩＮが設けられ、ソースにはＲＦ出力信号が出力されるＲＦ出力端子ＲＦＯＵＴが設けられたソース接地増幅器を成している。また、入力信号中のＤＣ成分の変動に影響されない出力特性を得るために、ＲＦ入力端子ＲＦＩＮは、ＤＣ阻止用の容量素子ＣＩＮを介してＮＭＯＳトランジスタＭ２のゲートに接続されている点も図１と同様である。

適応バイアス発生部３１０は、バイアス入力電圧Ｖｇが印加される適応バイアス入力端子Ｇを有し、この入力端子Ｇは抵抗Ｒ１を介してＮＭＯＳトランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ１のソースとゲートは可変抵抗Ｒ２０を介してダイオード接続されている。更に、ＮＭＯＳトランジスタＭ１のバルクは接地されている。そして、適応バイアス発生部３１０の出力端であるＮＭＯＳトランジスタＭ１のソースが電力増幅部３２０を構成するソース接地増幅器のＮＭＯＳトランジスタＭ２のゲートに接続されている。

さらに、適応バイアス発生部３１０は、抵抗Ｒ１の両端の電位の差の電圧値Ｖｇ−Ｖ１と後述する設定電圧ＶCNTとを比較する電圧比較器３１１と、比較結果に基づき制御電圧を発生し制御電圧を可変抵抗Ｒ２０の抵抗値制御信号として供給する電圧発生器３１２とを備えている。
電圧比較器３１１は、抵抗素子Ｒ１の両端の電位Ｖｇ、Ｖ１を測定している、すなわち、抵抗素子Ｒ１に流れる電流Ｉａｐｄそのものを測定していることになる。

電圧発生器３１２は、発生した制御電圧を可変抵抗Ｒ２０の抵抗値制御信号として供給することにより、可変抵抗Ｒ２０の抵抗値を制御する。即ち、電圧発生器３１２は抵抗値制御信号を発生する抵抗制御部として機能する。
また、適応バイアス発生部３０１は、次の表３に示すような既定の制御規則に従って電流Ｉａｄｊを流すことができる。この場合、両ＮＭＯＳトランジスタＭ２−Ｍ１間の特性差および線形性に関する要求値は全て設定電圧ＶCNTに反映される。

表３において、Ｖｇ−Ｖ１は適応バイアス電流Ｉａｐｄに比例する電圧値（抵抗Ｒ１による電圧降下分）であり、（Ｒ２０）は可変抵抗Ｒ２０の抵抗値である。適応バイアス電流Ｉａｐｄが過大であるとき（表３において＋と表記）、電圧値Ｖｇ−Ｖ１と設定電圧ＶCNTの差が大きくなり、可変抵抗Ｒ２０の抵抗値（Ｒ２０）が大きくなる（表３において＋と表記）。よって、適応バイアス電流Ｉａｐｄを低下させる。反対に、適応バイアス電流Ｉａｐｄが過小であるときには、電圧値Ｖｇ−Ｖ１と設定電圧ＶCNTの差が小さくなり（表３において−と表記）、抵抗値（Ｒ２０）が小さくなる（表３において−と表記）。よって、適応バイアス電流Ｉａｐｄを上昇させる。

図３の実施の形態では、電圧比較器３１１により電流Ｉａｄｐをモニタしつつ、電圧発生器により可変抵抗Ｒ２０の抵抗値を制御することによって、ＮＭＯＳトランジスタＭ２が所望の線形性を有するバイアス条件で動作する状態を維持できる。
このように、ＭＯＳダイオードを構成する抵抗素子Ｒ１に流れる電流Ｉａｐｄそのものを測定することによって、可変抵抗Ｒ２０の抵抗値を制御している。即ち、ＮＭＯＳトランジスタＭ１、Ｍ２の温度差によって生じる差分を補正し、所望の適応バイアス電流を電力増幅器に供給することができる。
増幅器は、第１及び第２の実施形態と同様に、さらに、バイアス電流源Ｉｂｉａｓ、バイアス用インダクタＬ３、及び、ＮＭＯＳトランジスタＭ３、から成る固定バイアス発生部を有する。

一方、固定バイアス発生部３３０については、既述の第１の実施の形態における固定バイアス発生部１３０と同様である。即ち、この固定バイアス発生部３３０は、ＮＭＯＳトランジスタＭ３のドレインと電源ＶＤＤとの間にバイアス電流源Ｉｂｉａｓが接続され、ＮＭＯＳトランジスタＭ３のドレインとゲートとの間が短絡回路でダイオード接続され、更に、ゲートがゲートバイアス用のインダクタＬ３を介して電力増幅部３２０のＮＭＯＳトランジスタＭ２のゲートに接続されて構成されている。そして、ＮＭＯＳトランジスタＭ３は、自らのドレイン電流をカレントミラー効果で、電力増幅部３２０のバイアス電流として与える。

即ち、固定バイアス発生部３３０では、バイアス電流を分離するために、インダクタＬ３を使用し、バイアス電流源Ｉｂｉａｓからの固定バイアス電流Ｉｂｉａｓを、ＮＭＯＳトランジスタＭ３によるカレントミラー効果を利用してインダクタＬ３を介してＮＭＯＳトランジスタＭ２のゲートに供給している。上述のような回路構成を採ることによって、ＲＦ入力信号が小さいときのバイアス電流を精度良く制御でき、電力増幅部３２０、従って増幅回路３００、の効率を向上させることができる。更にまた、電力増幅部３２０のＤＣバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路３００を実現することができる。

Claims (6)

1. 電力増幅部と、
   前記電力増幅部に適応バイアス電流を供給する適応バイアス発生部と、
   固定バイアス電流を生成する固定バイアス発生部と、を含んで構成され、
   前記適応バイアス発生部は、一端に所定電圧が供給される第１抵抗素子と、ゲートが前記第１抵抗素子の他端に接続される第１ＭＯＳトランジスタと、一端が前記第１ＭＯＳトランジスタのゲートに接続され他端が前記第１ＭＯＳトランジスタのドレインに接続される第２抵抗素子と、を備え、前記第１ＭＯＳトランジスタのソースから入力信号に応じて連続的に変化する前記適応バイアス電流を発生する増幅回路であって、
   前記電力増幅部は、ゲートに前記入力信号および前記適応バイアス電流が供給され、ドレインに負荷抵抗が接続されると共に前記ドレインから出力信号を出力する第２ＭＯＳトランジスタを有し、
   前記適応バイアス発生部は、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの温度差によって生じる閾値の差分を補正するように前記第１抵抗素子に流れる電流を補正する電流制御部を備え、
   前記固定バイアス発生部は、前記第２ＭＯＳトランジスタのゲートに供給される固定バイアス電流を生成し、
   前記電流制御部は、前記第１抵抗素子の両端の電位差と所定の設定値とを比較する電圧比較器を備え、前記電圧比較器における比較結果に基づいて前記第１抵抗素子に流れる電流を補正することを特徴とする増幅回路。
2. 前記電流制御部は、前記電圧比較器における前記比較結果に基づいて前記第１ＭＯＳトランジスタのバルク電圧を制御するための電圧信号を生成する電圧発生器を更に備えていることを特徴とする請求項１に記載の増幅回路。
3. 前記電流制御部は、前記電圧比較器における前記比較結果に基づいて前記第１抵抗素子の一端に供給される電圧の値を制御することを特徴とする請求項１に記載の増幅回路。
4. 前記電流制御部は、前記電圧比較器における前記比較結果に基づいて前記第２抵抗素子の抵抗値を制御する抵抗制御部を更に備えていることを特徴とする請求項１に記載の増幅回路。
5. 前記入力信号を前記第２ＭＯＳトランジスタのゲートに印加する前記入力信号のＤＣ成分を阻止するＤＣ阻止容量素子を備えていることを特徴とする請求項１乃至４の何れか一項に記載の増幅回路。
6. 前記固定バイアス発生部は、バイアス電流源と、ドレインに前記バイアス電流源からの電流が供給されゲートが前記ドレインと接続される第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのゲートに接続されバイアス電流を前記第２ＭＯＳトランジスタのゲートに供給するバイアス用インダクタと、を備えていることを特徴とする請求項１乃至５の何れか一項に記載の増幅回路。

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