KR101126053B1

KR101126053B1 - 동적 바이어스를 갖는 증폭기

Info

Publication number: KR101126053B1
Application number: KR1020107015929A
Authority: KR
Inventors: 보 선; 산카란 아니루단
Original assignee: 퀄컴 인코포레이티드
Priority date: 2007-12-18
Filing date: 2008-12-15
Publication date: 2012-03-29
Also published as: TW200937852A; US20090153248A1; JP2011507458A; KR20100092518A; JP2013123237A; WO2009079468A2; EP2243216A2; US8552803B2; JP5587440B2; CN101904088A; CN101904088B; WO2009079468A3

Abstract

증폭기를 동적으로 바이어싱하여, 전력을 보존하면서 증폭기의 동작 범위를 확장시키는 기술이 제공된다. 일 실시형태에서, 증폭기 출력을 측정하여 증폭기의 동작 영역을 결정하기 위해 검출기 (310) 가 제공된다. 검출기 (310) 의 출력은 바이어스 조정기 (320) 에 입력되고, 바이어스 조정기는 증폭기의 적어도 하나의 바이어스 트랜지스터 (M81) 에 공급되는 동적 전압 레벨을 출력한다. 검출기 및 바이어스 조정기의 다양한 실시형태들이 개시된다.

Description

동적 바이어스를 갖는 증폭기{AMPLIFIER WITH DYNAMIC BIAS}

본 출원은 집적 회로 (IC) 에 관한 것이고, 더 상세하게는, IC 증폭기 설계에 관한 것이다.

증폭기는 입력 신호에 일정한 이득을 제공하여 증폭된 출력 신호를 발생시킨다. 증폭기는 통상적으로 제한된 동작 범위의 입력 및 출력 신호에 대해서만 일정한 이득을 제공할 수 있다. 입력 또는 출력 신호의 진폭이 그 동작 범위를 벗어나면, 증폭기는 이득 압축 및/또는 다른 비선형 특성을 나타낼 수도 있다.

증폭기의 동작 범위를 확장시키는 일 방법은, 신호가 동작 범위를 벗어나는 경우 이득을 증가시키는 것이다. 트랜지스터 증폭기 설계에서, 신호에 제공되는 이득은 그 증폭기의 이득 스테이지 내의 트랜지스터 또는 트랜지스터들을 바이어싱하는데 이용되는 전류의 양과 종종 관련된다. 통상적으로 더 큰 전류 소모는 이득을 증가시키고, 더 작은 전류 소모는 전력을 세이브한다.

증폭기 내의 트랜지스터들의 바이어싱을 동적으로 조정하여, 필요한 경우 증폭기의 동작 범위를 확장시키고 정규의 동작에서는 전력을 보존하는 것이 바람직할 것이다.

본 출원의 일 양태는, 출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 증폭기를 제공하며, 이 증폭기는 제 1 바이어스 레벨을 갖는 제 1 바이어스 트랜지스터를 포함하고, 증폭기의 이득은 제 1 바이어스 레벨의 함수이고, 증폭기는 출력 신호의 제 1 엔빌로프를 측정하는 제 1 검출기, 및 제 1 검출기의 출력 전압의 전압 레벨을 시프트시키는 제 1 바이어스 조정기를 더 포함하고, 제 1 바이어스 조정기의 출력은 제 1 바이어스 레벨을 조정한다.

본 출원의 다른 양태는 출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 방법을 제공하며, 이 증폭시키는 방법은 출력 신호를 발생시키기 위해 입력 신호를 증폭기에 커플링시키는 단계를 포함하고, 증폭기는 제 1 바이어스 레벨을 갖는 제 1 바이어스 트랜지스터를 포함하고, 증폭기의 이득은 제 1 바이어스 레벨의 함수이고, 이 방법은, 출력 신호의 제 1 엔빌로프를 제 1 검출기로 측정하는 단계; 출력 신호의 측정된 엔빌로프의 전압 레벨을 제 1 바이어스 조정기로 시프트시키는 단계; 및 상기 시프트된 전압 레벨로 제 1 바이어스 레벨을 조정하는 단계를 포함한다.

본 출원의 또 다른 양태는 출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 증폭기를 제공하며, 이 증폭기는, 입력 신호에 이득을 제공하는 제 1 NMOS 트랜지스터; 입력 신호에 이득을 제공하는 제 1 PMOS 트랜지스터로서 제 1 NMOS 트랜지스터의 출력은 제 1 PMOS 트랜지스터의 출력에 커플링되는 상기 제 1 PMOS 트랜지스터; 제 1 바이어스 레벨을 갖고, 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터에 전류를 공급하는 제 1 바이어스 트랜지스터; 제 1 바이어스 레벨에 커플링된 제 1 미러 회로로서, 제 1 미러 회로를 통한 전류는 제 1 바이어스 트랜지스터를 통한 전류의 고정 부분인 상기 제 1 미러 회로; 및 제 1 미러 회로에 커플링된 보조 바이어스 트랜지스터로서, 제 1 미러 회로를 통한 전류는 또한 제 1 보조 바이어스 트랜지스터를 통한 전류의 고정 부분이고, 보조 바이어스 트랜지스터는 제 1 NMOS 트랜지스터 또는 제 1 PMOS 트랜지스터에 커플링되는 상기 보조 바이어스 트랜지스터를 포함한다.

본 출원의 또 다른 양태는 출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 증폭기를 제공하며, 이 증폭기는, 제 1 바이어스 레벨을 갖는 제 1 바이어스 트랜지스터를 포함하고, 증폭기의 이득은 제 1 바이어스 레벨의 함수이고, 증폭기는, 출력 신호의 제 1 엔빌로프를 측정하는 수단; 및 제 1 검출기의 출력 전압의 전압 레벨을 시프트시키는 수단을 더 포함하고, 제 1 바이어스 조정기의 출력은 제 1 바이어스 레벨을 조정한다.

도 1 은 종래 기술의 증폭기를 도시한다.
도 2 는 도 1 의 증폭기에 대한 대표적인 전달 특성 Vout 대 Vin 을 도시한다.
도 3 은, 전압 Bias1 이 출력 전압의 측정된 엔빌로프에 따라 동적으로 조정가능한 일 실시형태를 도시한다.
도 4 는 도 3 의 회로에 존재하는 신호 레벨의 일 실시형태를 도시한다.
도 5 는 도 3 의 검출기 (310) 의 일 실시형태 (500) 를 도시한다.
도 6 은 VD1 의 달성가능 레벨을 증가시키기 위해 직렬로 커플링된 2 개의 다이오드를 도시한다.
도 7 은 엔빌로프 검출기의 일 실시형태를 도시하며, 트랜지스터 MD1 의 기판 바이어스는 전압 Vsub 로 설정되고, Vsub 는 트랜지스터 MD1 의 소스 전압보다 클 수도 있다.
도 8a 및 도 8b 는 검출기 (310) 의 대안적 실시형태를 도시한다.
도 9a 및 도 9b 는 바이어스 조정기 (320) 의 실시형태들을 도시한다.
도 10 은, MB2 엔빌로프 검출기 (1010) 및 MB2 바이어스 조정기 (1020) 가 제공되어 도 1 에 도시된 증폭기의 PMOS 바이어스 트랜지스터 MB2 를 조정하는 일 실시형태를 제공한다.
도 11 은 증폭기의 바이어스 전압을 동적으로 조정하기 위해 여기에 개시된 다수의 기술들을 결합한 실시형태를 도시한다.
도 12 는 단일 능동 트랜지스터를 갖는 공통 소스 증폭기를 도시하며, 이 증폭기는 검출기 및 바이어스 조정기를 이용한다.
도 13 은, 바이어스 조정기 (320) 와 트랜지스터 MB1 의 게이트 사이에 버퍼 (1300) 가 제공되는 일 실시형태를 도시한다.
도 14 는, 조정불가능한 이득을 갖는 증폭기 (1400) 가 본 출원의 원리에 따라 설계된 가변 이득 증폭기 (1410) 와 결합되는 실시형태를 도시한다.
도 15 는 도 14 에 도시된 설계의 일 실시형태를 도시한다.
도 16 은, 추가적 바이어스 트랜지스터가 제공되어 NMOS 바이어스 트랜지스터 MB1 과 PMOS 바이어스 트랜지스터 MB2 사이의 미스매치를 보상하는 본 출원의 일 실시형태를 도시한다.
도 17 은 본 출원에 따른 증폭기를 이용하는 RF 송신기의 일 실시형태를 도시한다.

증폭기를 동적으로 바이어싱하여 증폭기의 동작 범위를 확장시키면서 정규의 동작 동안에는 전력을 보존하는 기술이 개시된다.

도 1 은 종래 기술의 증폭기를 도시한다. 도 1 에서는, 입력 전압 Vin 이 AC 커플링 커패시터 C1 을 통해 트랜지스터 MN1 및 MP1 의 게이트에 커플링되고, 이것은 출력 Vout 을 공유하는 공통 소스 증폭기로서 구성된다. MN1 및 MP1 의 소스는 트랜지스터 MB1 및 MB2 의 드레인에 각각 커플링된다. MB1 및 MB2 는 일정한 바이어스 전압 Bias1 및 Bias2 를 갖고, 트랜지스터 MN1 및 MP1 에 대한 소스 디제네레이션을 제공하는 것으로 관측될 수 있다. 저항기 RFB 는 증폭기 출력을 입력에 커플링시키고, MN1 및 MP1 에 대한 바이어스 포인트를 공급 전압 VDD 의 중간에 근접하게 설정한다.

도 2 는 도 1 의 증폭기에 대한 대표적 전달 특성 Vout 대 Vin 을 도시한다. 도 2 에 도시된 바와 같이, 증폭기는 영역 II 로 마킹된 범위에서 Vin 의 레벨에 대해 높고 일정한 이득을 갖고 양호한 선형성을 나타낸다. 대조적으로, 증폭기는 영역 I 및 영역 III 으로 마킹된 범위에서는 Vin 의 레벨에 대해 낮고 가변적 이득을 갖고 비선형 동작을 나타낸다. 이것은, 증폭기 애플리케이션에서, 회로의 유용한 동작 입력 범위를 영역 II 로 제한할 수도 있고, 이것은 Vin1 과 Vin2 사이의 Vin 의 레벨 및 Vout1 과 Vout2 사이의 Vout 의 레벨에 대응한다.

본 출원에 따르면, 입력 및/또는 출력 전압의 측정된 특성에 따라 증폭기의 유용한 동작 범위를 동적으로 조정하는 기술이 제공된다.

도 3 은, 전압 Bias1 이 출력 전압의 측정된 엔빌로프에 따라 동적으로 조정가능한 실시형태를 도시한다. 도 3 에서는, 검출기 (310) 가 출력 전압 Vout 에 커플링된다. 검출기 (310) 는, 증폭기의 동작 영역 및/또는 출력 전압의 저주파수 엔빌로프에서의 변동을 나타낼 수도 있는 출력 신호 (310a) 를 제공하도록 기능한다. 이 신호 (310a) 는, 신호 (310a) 에 기초하여 트랜지스터 MB1 의 게이트에 인가되는 전압 (320a) 을 발생시키는 바이어스 조정기 (320) 에 커플링된다. 바이어스 전압 Bias1 은 증폭기 출력의 측정된 엔빌로프에 기초하여 동적으로 조정될 수도 있다.

일 실시형태에서, Vout 이 영역 I 또는 II 에 속하는 것으로, 즉, 도 2 에 따른 Vout2 보다 작은 것으로 검출된 경우, 바이어스 전압 Bias1 은 일정한 레벨로 고정된다. Vout 이 영역 III 에 속하는 것으로, 즉, 도 2 에 따른 Vout2 이상인 것으로 검출된 경우, 바이어스 전압 Bias1 은 Vout 의 엔빌로브의 측정된 레벨에 따라 변하도록 허용된다. Bias1 에서의 증가는 MB1 의 저항성 소스 디제네레이션에서의 감소 및 증폭기를 통해 흐르는 전류에서의 증가를 유도하여 증폭기 이득을 증가시킨다. 이러한 메커니즘은, 증폭기가 영역 III 에서 동작중인 경우 경험하는 이득에서의 감소를 부분적으로 보상한다.

도 4 는 도 3 의 회로에 존재하는 신호 레벨을 도시한다. 도 4 에서, E1 은 신호 Vout 의 상단 피크에 대응하는 엔빌로프를 나타낸다. 제 1 페이즈 동안, E1 은 A1 의 값으로 영역 II 에 속하고, 신호 (310a) 는 값 B1 을 갖는다. 제 2 페이즈 동안, E1 은 A2 의 값으로 여전히 영역 II 에 속하고, 신호 (310a) 는 B1 으로 고정된다. 제 3 페이즈 동안, E1 은 A3 의 값으로 영역 III 에 속한다. 영역 II 로부터 영역 III 로의 전이를 나타내는, Vout2 의 레벨을 넘어 증가한 E1 에 응답하여, 신호 (310a) 는 E1 을 팔로우 (follow) 하기 시작한다. 제 3 페이즈에서, E1 과 310a 사이에 고정 오프셋 VT1 이 존재할 수도 있다.

도 4 에서, 도 3 의 바이어스 조정기 (320) 는 310a 를 값 VT2 만큼 레벨 시프트시켜 신호 (320a) 를 생성한다. 그 후, 320a 는 바이어스 트랜지스터 MB1 의 게이트에 직접 커플링될 수도 있다.

일 실시형태 (미도시) 에서, 신호 (310a) 는 바이어스 조정기 (320a) 없이 바이어스 트랜지스터 MB1 의 게이트에 직접 커플링될 수도 있다.

도 5 는 도 3 의 검출기 (310) 의 일 실시형태 (500) 를 도시한다. 도 5 에서, 다이오드 D1 은 저역 통과 RC 필터에 커플링되어 단순한 피크/엔빌로프 다이오드 검출기를 형성한다. 다이오드 D1 은 고정된 턴온 전압 VD1 을 갖고, 이것은 다이오드를 포워드 바이어싱하는데 요구되는 전압 강하를 나타낸다. 일 실시형태에서, VD1 은 도 2 에 도시된 Vout2 의 레벨에 대략적으로 매칭하도록 설계될 수 있다. 이 경우, 다이오드 D1 의 출력에서 측정된 출력 전압은 도 4 를 참조하여 설명된 신호 (310a) 의 특성을 가질 것이고, VT1 은 VD1 과 동일하고 B1 은 제로와 동일하다. VD1 의 진폭은 트랜지스터의 치수뿐만 아니라 그 턴온 전압과 같은 트랜지스터 MD1 의 특성에 의존함을 당업자는 인식할 것이다. 또한, 당업자는 VD1 의 값이 임의의 특정 애플리케이션의 요건에 따라 설계자에 의해 선택될 수도 있음을 인식할 것이다.

일 실시형태에서, RC 저역 통과 필터의 컷오프 주파수는 바람직하게는 Vout 의 예상 엔빌로프 변량의 대역폭보다는 크지만 Vout 의 캐리어 주파수보다는 작게 선택된다.

도 5a 는 도 3 의 엔빌로프 검출기 (310) 의 대안적 실시형태 (510) 를 도시하며, 검출기의 다이오드는 표준 다이오드-접속 NMOS 트랜지스터 MD1 로서 구현된다.

도 6 및 도 7 은 원하는 값 Vout2 에 대응하도록 엔빌로프 검출기의 턴온 임계값을 설계할 때 더 큰 융통성을 허용하는 검출기의 대안적 실시형태를 도시한다. 도 6 에서, 2 개의 다이오드는 직렬로 커플링되어 VT1 의 달성가능한 레벨을 증가시킨다. VT1 의 유효 레벨은 MD1 과 MD2 의 턴온 전압들의 합이다. 임의의 수의 다이오드가 직렬로 접속되어 적절한 레벨의 VT1 을 달성할 수도 있음을 당업자는 인식할 것이다.

도 7 은 엔빌로프 검출기의 일 실시형태를 도시하며, 트랜지스터 MD1 의 기판 바이어스는 전압 Vsub 로 설정되고, Vsub 는 트랜지스터 MD1 의 소스 전압보다 클 수도 있다. 이것은, MD1 의 임계 전압을 감소시켜 턴온 전압 VD1 을 감소시키는 효과를 갖는다. 이 방식으로, Vsub 를 구성하는 것은 VT1 을 선택할 때 더 큰 융통성을 제공한다.

도 6 및 도 7 에 개시된 기술은 결합될 수도 있어서, 예를 들어, 다수의 다이오드-접속 트랜지스터들이 직렬로 제공될 수도 있고, 트랜지스터들 중 하나 이상은 소스 전압보다 높게 설정된 기판 바이어스를 가질 수도 있다.

MB1 및 MB2 의 사이즈를 조정하는 것 및/또는 다이오드 트랜지스터 MD1 의 사이즈를 조정하는 것 및/또는 다이오드를 직렬로 적층하는 것 및/또는 기판 바이어스를 이용하여 이 트랜지스터들 중 임의의 트랜지스터의 임계 전압을 조정하는 것에 의해, VT1 의 값은 특정 애플리케이션의 요건에 따라 선택될 수도 있음을 당업자는 인식할 것이다.

도 8a 는 검출기 (310) 의 대안적 실시형태를 도시한다. 도 8a 에서, Vout 은 비교기 C1 에 의해 기준 레벨 Vref 와 비교된다. 비교기의 출력 C1a 는 스위치 S1 을 제어한다. 일 실시형태에서, Vout 이 Vref 보다 크면, S1 은 폐쇄되고, 그렇지 않으면 S1 은 개방된다. 폐쇄되면, 스위치 S1 은 Vout 를, 다이오드 D1 및 RC 필터를 포함하는 단순 다이오드 검출기에 커플링시킨다.

일 실시형태에서, 비교기 C1 을 피딩 (feeding) 하는 Vref 의 값은 Vout2 마이너스 VD1 로 설정될 수도 있고, 여기서, Vout2 는 도 2 에 도시된 전이 전압 레벨이다. 대안적 실시형태에서, Vref 는, 예를 들어, 교정 단계로부터 결정된 파라미터들에 따라 프로그래밍가능할 수도 있다.

도 8b 는 검출기 (310) 의 대안적 실시형태를 도시한다. 도 8b 에서, 노드 D 는 커패시터 CAC 를 통해 출력 전압 Vout 에 AC 커플링된다. 노드 D 는 또한, 다이오드 D1 및 RC 필터를 포함하는 다이오드 검출기의 입력에 커플링된다. 노드 D 에서의 DC 전압은 단위 이득 버퍼 A1 에 의해 Vref1 로 설정된다. 단위 이득 버퍼 A1 은 높은 출력 임피던스를 갖도록 구성되어, A1 의 출력에 의해 노드 D 에 AC 신호의 최소 로딩이 존재할 수도 있다. 전압 Vout 의 피크 AC 성분이 미리 결정된 임계값을 초과하는 경우에는 언제나 다이오드 검출기 내의 다이오드 D1 이 도전 (conduct) 을 시작하도록 Vref1 의 레벨이 선택될 수도 있다.

예를 들어, 미리 결정된 임계값은 Vout2 마이너스 VDD/2 로 선택될 수도 있고, 여기서, VDD/2 는 전압 Vout 의 DC 바이어스에 근사한다. Vref1 은 VD1 마이너스 Vout2 플러스 VDD/2 일 수도 있고, 여기서, VD1 은 다이오드의 턴온 전압이다. 이 경우, 다이오드 D1 은, Vout 의 AC 성분이 Vout2 마이너스 VDD/2 를 초과하는 경우 도전을 시작할 것이다.

당업자는 도시되지 않은 대안적 기술들을 이용하여 여기에 기술된 기능을 갖는 검출기를 설계할 수도 있다. 이러한 실시형태들은 본 출원의 범주에 속하는 것으로 고려된다.

도 9a 는 도 3 으로부터의 바이어스 조정기 (320) 의 일 실시형태를 도시한다. 도 9a 에서, 바이어스 조정기 (320) 는 PMOS 소스 팔로어 (follower; 900) 로서 구현된다. 도 9a 에서, 블록 (900) 은, 저항기 RA1 이 소스에 커플링된 PMOS 트랜지스터 MA1 을 포함한다. 소스 팔로어 (900) 는 전압 (310a) 에 고정 포지티브 전압 시프트 VA1 을 제공하여, 전압 (320a) 을 발생시킨다. VA1 의 진폭은 트랜지스터 MA1 의 치수 및 그 임계 전압과 같은 트랜지스터 MA1 의 특성에 의존함을 당업자는 인식할 것이다. VA1 의 값은 도 2 에 도시된 VT2 의 값에 대응하도록 선택될 수도 있다.

도 9b 는 바이어스 조정기 (320) 의 대안적 실시형태를 도시하며, 전압 (310a) 이 다이오드-접속 NMOS 디바이스 MA2 의 소스에 공급된다.

대안적 실시형태 (미도시) 에서, 바이어스 조정기 (320) 는, 신호 (310a) 를 특정 전압만큼 시프트시키는 임의의 회로를 포함할 수도 있다. 일 실시형태에서, 그 특정 전압은, 예를 들어, 교정 단계로부터 결정된 파라미터들에 따라 프로그래밍가능할 수도 있다.

본 명세서에서 NMOS 트랜지스터 MB1 을 바이어싱하는 것으로 설명된 모든 기술들은 개시된 신호 및 디바이스의 극성을 적절히 조정하여 PMOS 트랜지스터 MB2 를 바이어싱하는데 적용될 수도 있음을 당업자는 인식할 것이다. 이러한 실시형태는 본 출원의 범주에 속하는 것으로 고려된다.

예를 들어, 도 10 은, 검출기 (1010) 및 바이어스 조정기 (1020) 가 제공되어 도 1 에 도시된 증폭기의 PMOS 바이어스 트랜지스터 MB2 를 조정하는 실시형태를 도시한다.

더 상세하게는, 도 10a 는 도 10 의 회로에 존재하는 신호 레벨을 도시한다. 도 10a 에서, E2 는 신호 Vout 의 하단 피크에 대응하는 엔빌로프를 나타낸다. 제 1 페이즈 동안, E2 는 A1' 의 값으로 영역 II 에 속하고, 신호 (1010a) 는 값 B1' 을 갖는다. 제 2 페이즈 동안, E2 는 A2' 의 값으로 여전히 영역 II 에 속하고, 신호 (1010a) 는 B1' 에 고정된다. 제 3 페이즈 동안, E2 는 A3' 의 값으로 영역 I 에 속한다. 영역 II 로부터 영역 I 로의 전이를 나타내는, Vout1 의 레벨을 넘어 감소하는 E2 에 응답하여, 신호 (1010a) 는 E2 를 팔로우하기 시작한다. 고정된 오프셋 VT1' 은 제 3 페이즈에서 E2 와 1010a 사이에 존재할 수도 있다.

도 10 에서, 바이어스 조정기 (1020) 는 1010a 를 값 VT2' 만큼 레벨 시프트시켜 도 10a 의 신호 (1020a) 를 생성한다. 그 후, 1020a 는 바이어스 트랜지스터 MB2 의 게이트에 직접 커플링될 수도 있다.

PMOS 엔빌로프 검출기 (1010) 및 NMOS 바이어스 조정기 (1020) 의 일 실시형태가 도 10b 에 도시되어 있다.

일 실시형태 (미도시) 에서는, 검출기로의 입력이 트랜지스터 MN1 및 MP1 의 드레인보다는 트랜지스터 MN1 및 MP1 의 게이트에 직접 커플링될 수도 있다. 또한, 검출기 및 조정기는 입력 전압 Vin 에 직접 커플링될 수도 있다. 이러한 실시형태는 본 출원의 범주에 속하는 것으로 고려된다.

도 11 은 증폭기의 바이어스 전압을 동적으로 조정하기 위해 본 명세서에 개시된 다수의 기술들을 결합하는 실시형태를 도시한다. 310/320 으로 라벨링된 블록들은 도 3 에 도시된 검출기 및 바이어스 조정기를 나타내며, 1010/1020 으로 라벨링된 블록들은 도 10 에 도시된 동일한 블록들을 나타낸다. 도 11 에서, 트랜지스터 MS1 및 MS2 는, 출력 전압 레벨이 전압원의 중간 범위에 근접하도록 입력에 커플링된 출력을 갖는 인버터로서 구성된다. 출력 전압은 검출기 (310) 내의 트랜지스터의 기판을 바이어싱하는데 이용된다. 이것은, 도 7 을 참조하여 여기서 설명한 원리에 따라 행해질 수도 있다. 본 명세서의 개시에 의해, 당업자는 도 11 에 도시된 회로의 동작을 용이하게 이해할 것이다.

여기서는 검출기 및 바이어스 조정기를 도 1 의 증폭기 토폴로지를 참조하여 설명했지만, 이 기술들은 바이어스 트랜지스터를 포함하는 임의의 증폭기 토폴로지에 적용될 수도 있으며, 트랜지스터의 바이어스 전압을 조정하는 것은 증폭기의 이득을 증가시킴을 당업자는 인식할 것이다. 예를 들어, 단일 능동 트랜지스터를 갖는 공통 소스 증폭기는 도 12 에 도시된 바와 같이, 검출기 및 바이어스 조정기를 이용할 수도 있다. 이러한 실시형태는 본 출원의 범주에 속하는 것으로 고려된다.

도 13 은, 바이어스 조정기 (320) 와 트랜지스터 MB1 의 게이트 사이에 버퍼 (1300) 가 제공되는 실시형태를 도시한다. 도 13 에서, 증폭기 A1 은 저항기 R1 을 통해 트랜지스터 MB1 의 게이트에 커플링된 단위 이득 버퍼로서 구성된다. 노드 R1 은 MB1 의 게이트 커패시턴스와 관련하여 신호 (320a) 의 저역 통과 필터링을 제공하도록 선택될 수도 있다.

당업자는 버퍼 (1300) 의 기능을 구현하는 다른 실시형태들을 유도할 수도 있다. 이러한 실시형태들은 본 출원의 범주에 속하는 것으로 고려된다.

도 14 는, 조정불가능한 이득을 갖는 증폭기 (1400) 가 본 출원의 원리에 따라 설계된 가변 이득 증폭기 (1410) 와 결합된 실시형태를 도시한다. 이 실시형태에서, 가변 이득 증폭기 (1410) 에는 증폭기 (1400) 의 동작의 영역을 검출하기 위한 검출기가 제공될 수도 있다. 증폭기 (1500) 가 영역 I 또는 III 에서 동작되는 것으로 검출되는 경우, 가변 이득 증폭기 (1410) 의 이득은 증가될 수도 있다. 따라서, 가변 이득 증폭기 (1410) 는 필요한 경우 증폭기 (1400) 에 이득 부스트를 제공할 수도 있다.

도 15 는 도 14 에 도시된 설계의 일 실시형태를 도시한다. 도 15 에서, 증폭기 (1400) 는 트랜지스터 M1 및 M2 를 포함한다. 가변 이득 증폭기 (1410) 는 도 1 을 참조하여 본 명세서에서 전술한 바와 같이 트랜지스터 MN1, MP1, MB1, MB2 를 포함한다. 도 15 에서, 검출기 (310 및 1020) 는 도 8b 를 참조하여 설명된 바와 같이 구현된다. 바이어스 조정기 (320 및 1020) 는 도 9b 를 참조하여 설명된 바와 같이 구현된다. 버퍼 (1410 및 1420) 는 도 13 을 참조하여 설명된 바와 같이 구현된다.

본 출원의 추가적 양태는 추가적인 바이어스 트랜지스터를 제공하여, 증폭기의 NMOS 트랜지스터와 PMOS 트랜지스터 사이의 일반적 프로세스 스큐 및/또는 이득 미스매치를 보상한다. 도 16 은, 이러한 추가적 바이어스 트랜지스터가 이용되어 NMOS 바이어스 트랜지스터 MB1 과 PMOS 바이어스 트랜지스터 MB2 사이의 이득 미스매치를 감소시키는 실시형태를 도시한다.

도 16 에서, 바이어스 전압 Bias2 는 추가적 PMOS 트랜지스터 MB2_M 의 게이트에 커플링된다. MB2_M 의 폭은 바람직하게는 MB2 의 폭보다 N 배 더 작다. 따라서, MB2_M 은 MB2 를 통해 흐르는 전류를 팩터 N 만큼 감소시켜 미러링하도록 설계된다. 다이오드-접속 NMOS 트랜지스터 MB2_MN 은 MB2_M 을 통해 흐르는 전류를 수신하고, NMOS 트랜지스터 MB1_AUX 에 대한 적절한 게이트 바이어스 전압을 발생시킨다. MB1_AUX 는 NMOS 바이어스 트랜지스터 MB1 과 병렬로 접속된다.

MB1_AUX 의 폭은 바람직하게는 MB2_MN 의 폭보다 N 배 더 크다. 이 경우, MB1_AUX 는 MB2_MN 을 통해 흐르는 전류를 팩터 N 만큼 증가시켜 미러링하도록 설계된다. 이 설명에 기초하여, MB1_AUX 를 통해 흐르는 전류가 MB2 를 통해 흐르는 전류를 미러링할 수 있도록 트랜지스터 MB2_M 및 MB2_MN 이 커플링됨을 확인할 수 있다.

또한 도 16 에서는, MB2_AUX 를 통해 흐르는 전류가 MB1 을 통해 흐르는 전류를 미러링하도록 트랜지스터 MB1_M 및 MB1_MP 의 대응하는 세트가 커플링된다. MB1_M 의 폭은 MB1 의 폭보다 M 배 더 작을 수도 있고, MB2_AUX 의 폭은 MB1_MP 의 폭보다 M 배 더 클 수도 있다. 일 실시형태에서, M 은 N 과 동일할 수도 있다. 대안적으로, M 은 N 과 동일할 필요가 없다. MB2_M, MB2_MN, MB1_MP, MB1_M 의 사이즈는, 이 트랜지스터들이 전류 미러로서 정확하게 기능하도록 충분히 크고, 이 트랜지스터들이 너무 많은 정전류 (quiescent current) 를 소모하지 않도록 충분히 작게 되도록, M 및 N 이 선택될 수도 있다. 도 16 을 참조하여 설명한 기술들은 적절한 변형에 의해, PMOS 트랜지스터에 커플링된 NMOS 트랜지스터를 포함하는 임의의 증폭기 스테이지에 일반적으로 적용될 수도 있음을 당업자는 인식할 것이다. 이러한 실시형태들은 본 출원의 범주에 속하는 것으로 고려된다.

도 17 은 본 출원에 따라 설계된 증폭기를 이용하는 RF 송신기의 실시형태를 도시한다. 도 17 에서, 직교위상 믹서 (1710 및 1711) 는 저역 통과 필터 (1700 및 1701) 에 의해 각각 필터링된 기저대역 입력 신호 BB_I (동위상) 및 BB_Q (직교위상) 를 수용한다. 믹서 (1710 및 1711) 는 기저대역 신호를 로컬 오실레이터 신호 LO_I 및 LO_Q 와 승산함으로써 더 높은 주파수로 변조한다. 변환된 신호는 가변-이득 증폭기 (VGA; 1720) 에 입력된다. VGA (1720) 의 출력은, 전력 증폭기 (PA; 1740) 를 구동시키는 드라이버 증폭기 (DA; 1730) 에 커플링될 수도 있다. 그 후, PA (1740) 의 출력은 듀플렉서 및 안테나 스위치 (1750) 에 제공되고, 공중으로의 송신을 위해 안테나 (1760) 에 커플링된다.

일 실시형태에서, 드라이버 증폭기 (1730) 는 본 출원에 따라 동적 바이어스를 갖는 증폭기로서 구현될 수도 있다. 여기서 설명된 기술들은 일반적으로 임의의 증폭기 설계에 적용될 수도 있고, 이러한 실시형태들은 본 출원의 범주에 속하는 것으로 고려된다.

여기서 설명된 기술들에 기초하여, 여기서 설명된 일 양태는 임의의 다른 양태들과는 독립적으로 구현될 수도 있고, 이 양태들의 2 이상이 다양한 방식으로 결합될 수도 있음은 명백하다. 여기서 설명된 기술의 양태들은 하드웨어, 소프트 웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수도 있다. 하드웨어로 구현되면, 이 기술들은 디지털 하드웨어, 아날로그 하드웨어 또는 이들의 조합으로 실현될 수도 있다. 소프트웨어로 구현되면, 이 기술들은 적어도 부분적으로, 하나 이상의 명령들 또는 코드가 저장되는 컴퓨터 판독가능 매체를 포함하는 컴퓨터-프로그램 제품에 의해 실현될 수도 있다.

한정이 아닌 예시로서, 이러한 컴퓨터-판독가능 매체는, SDRAM (synchronous dynamic random access memory) 과 같은 RAM, ROM (read-only memory), NVRAM (non-volatile random access memory), ROM, EEPROM (electrically erasable programmable read-only memory), EPROM (erasable programmable read-only memory), FLASH 메모리, CD-ROM 또는 기타 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 기타 자기 저장 디바이스, 또는 명령들 또는 데이터 구조의 형태로 원하는 프로그램 코드를 전달하거나 저장하고 컴퓨터에 의해 액세스할 수 있는 임의의 다른 매체를 포함한다.

컴퓨터 프로그램 제품의 컴퓨터-판독가능 매체와 연관된 명령들 및 코드는 컴퓨터에 의해, 예를 들어, 하나 이상의 디지털 신호 프로세서 (DSP), 범용 마이크로프로세서, ASIC, FPGA, 또는 기타 등가의 통합 또는 이산 로직 회로와 같은 하나 이상의 프로세서에 의해 실행될 수도 있다.

상세한 설명 및 청구항에서, 일 엘리먼트가 다른 엘리먼트에 "접속" 또는 "커플링"되는 것으로 언급된 경우, 그 일 엘리먼트는 그 다른 엘리먼트에 직접 접속 또는 커플링될 수도 있고, 또는 매개 엘리먼트가 존재할 수도 있다. 반대로, 일 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 커플링"되는 것으로 언급된 경우, 매개 엘리먼트는 존재하지 않는다.

다수의 양태들 및 실시예들을 설명하였다. 그러나, 이 실시예들에 대한 다양한 변형예가 가능하고, 여기서 제공하는 원리들은 다른 양태들에 또한 적용될 수도 있다. 이 양태들 및 다른 양태들은 다음의 청구항의 범주에 속한다.

Claims

출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 증폭기로서,
상기 증폭기는 제 1 바이어스 레벨을 갖는 제 1 바이어스 트랜지스터를 포함하고, 상기 증폭기의 이득은 상기 제 1 바이어스 레벨의 함수이고,
상기 증폭기는,
상기 출력 신호의 제 1 엔빌로프를 측정하는 제 1 검출기; 및
상기 제 1 검출기의 출력 전압의 전압 레벨을 시프트시키는 제 1 바이어스 조정기를 더 포함하고,
상기 제 1 바이어스 조정기의 출력은 상기 제 1 바이어스 레벨을 조정하고,
상기 제 1 검출기는 저역 통과 필터에 커플링된 제 1 다이오드를 포함하고, 상기 제 1 검출기의 출력 전압은 상기 제 1 다이오드의 출력 전압인, 증폭기.
삭제
제 1 항에 있어서,
상기 저역 통과 필터는 RC 필터인, 증폭기.
제 1 항에 있어서,
상기 제 1 바이어스 조정기는 소스 팔로어를 포함하고, 상기 소스 팔로어의 게이트는 상기 제 1 검출기의 출력 전압에 커플링되고, 상기 소스 팔로어의 소스는 상기 제 1 바이어스 트랜지스터에 커플링되어 상기 제 1 바이어스 레벨을 조정하는, 증폭기.
제 1 항에 있어서,
상기 제 1 검출기는, 상기 제 1 다이오드 및 상기 저역 통과 필터와 직렬로 커플링된 제 2 다이오드를 더 포함하는, 증폭기.
제 1 항에 있어서,
상기 제 1 다이오드는 다이오드-접속 트랜지스터를 포함하는, 증폭기.
제 6 항에 있어서,
상기 다이오드-접속 트랜지스터의 기판은, 상기 다이오드-접속 트랜지스터의 소스 전압보다 더 높은 바이어스 전압에 커플링되는, 증폭기.
제 1 항에 있어서,
제 2 바이어스 레벨을 갖는 제 2 바이어스 트랜지스터로서, 상기 증폭기의 이득은 상기 제 2 바이어스 레벨의 함수이고, 상기 제 1 바이어스 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 바이어스 트랜지스터는 PMOS 트랜지스터인, 상기 제 2 바이어스 트랜지스터;
제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터로서, 상기 제 1 NMOS 트랜지스터의 드레인은 상기 제 1 PMOS 트랜지스터의 드레인에 커플링되고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 소스들은 상기 제 1 바이어스 트랜지스터 및 상기 제 2 바이어스 트랜지스터에 각각 커플링되고, 상기 제 1 NMOS 트랜지스터의 게이트는 상기 제 1 PMOS 트랜지스터의 게이트에 커플링되고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 게이트들은 상기 입력 신호에 커플링되고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 드레인들은 상기 출력 신호에 커플링되는, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터; 및
상기 출력 신호를 상기 입력 신호에 커플링시키는 저항기를 더 포함하는, 증폭기.
제 8 항에 있어서,
상기 출력 신호의 제 2 엔빌로프를 측정하는 제 2 검출기; 및
상기 제 2 검출기의 출력 전압의 전압 레벨을 시프트시키는 제 2 바이어스 조정기를 더 포함하고,
상기 제 2 바이어스 조정기의 출력은 상기 제 2 바이어스 레벨을 조정하는, 증폭기.
제 9 항에 있어서,
상기 제 1 검출기는 저역 통과 필터에 커플링된 적어도 하나의 다이오드를 포함하고, 상기 제 1 검출기의 적어도 하나의 다이오드는 다이오드-커플링된 NMOS 트랜지스터를 포함하고, 상기 제 2 검출기는 저역 통과 필터에 커플링된 적어도 하나의 다이오드를 포함하고, 상기 제 2 검출기의 적어도 하나의 다이오드는 다이오드-커플링된 PMOS 트랜지스터를 포함하는, 증폭기.
제 10 항에 있어서,
상기 제 1 바이어스 조정기는 소스 팔로어로서 구성된 PMOS 트랜지스터를 포함하고, 상기 제 2 바이어스 조정기는 소스 팔로어로서 구성된 NMOS 트랜지스터를 포함하는, 증폭기.
제 1 항에 있어서,
상기 제 1 검출기는 상기 출력 신호를 기준 신호와 비교하는 비교기를 포함하고, 상기 비교기의 출력은 스위치에 커플링되고, 상기 스위치는 상기 출력 신호를 엔빌로프 검출기에 커플링시키고, 상기 엔빌로프 검출기의 출력은 상기 제 1 바이어스 조정기에 커플링되는, 증폭기.
제 1 항에 있어서,
상기 증폭기는 집적 회로 상의 송신기 내의 드라이버 증폭기인, 증폭기.
출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 방법으로서,
상기 증폭시키는 것은 입력 신호를 증폭기에 커플링시켜 출력 신호를 발생시키는 단계를 포함하고, 상기 증폭기는 제 1 바이어스 레벨을 갖는 제 1 바이어스 트랜지스터를 포함하고, 상기 증폭기의 이득은 상기 제 1 바이어스 레벨의 함수이고,
상기 방법은,
제 1 검출기로 상기 출력 신호의 제 1 엔빌로프를 측정하는 단계;
제 1 바이어스 조정기로 상기 출력 신호의 측정된 엔빌로프의 전압 레벨을 시프트시키는 단계; 및
상기 제 1 바이어스 레벨을 상기 시프트된 전압 레벨로 조정하는 단계를 포함하고,
상기 제 1 엔빌로프를 측정하는 단계는, 상기 출력 신호를 제 1 다이오드를 통해 통과시키는 단계 및 상기 제 1 다이오드의 출력을 저역 통과 필터링시키는 단계를 포함하는, 입력 신호를 증폭시키는 방법.
삭제
제 14 항에 있어서,
상기 저역 통과 필터링시키는 단계는 RC 필터로 필터링시키는 단계를 포함하는, 입력 신호를 증폭시키는 방법.
제 14 항에 있어서,
상기 전압 레벨을 시프트시키는 단계는 상기 측정된 엔빌로프를 소스 팔로어를 통해 통과시키는 단계를 포함하는, 입력 신호를 증폭시키는 방법.
제 14 항에 있어서,
상기 제 1 엔빌로프를 측정하는 단계는 상기 출력 신호를 상기 제 1 다이오드와 직렬로 접속된 제 2 다이오드를 통해 통과시키는 단계를 더 포함하는, 입력 신호를 증폭시키는 방법.
제 18 항에 있어서,
다이오드-접속 트랜지스터의 기판은 상기 다이오드-접속 트랜지스터의 소스 전압보다 더 높은 바이어스 전압에 커플링되는, 입력 신호를 증폭시키는 방법.
제 14 항에 있어서,
상기 증폭기는,
제 2 바이어스 레벨을 갖는 제 2 바이어스 트랜지스터로서, 상기 증폭기의 이득은 상기 제 2 바이어스 레벨의 함수이고, 상기 제 1 바이어스 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 바이어스 트랜지스터는 PMOS 트랜지스터인, 상기 제 2 바이어스 트랜지스터;
제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터로서, 상기 제 1 NMOS 트랜지스터의 드레인은 상기 제 1 PMOS 트랜지스터의 드레인에 커플링되고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 소스들은 상기 제 1 바이어스 트랜지스터 및 상기 제 2 바이어스 트랜지스터에 각각 커플링되고, 상기 제 1 NMOS 트랜지스터의 게이트는 상기 제 1 PMOS 트랜지스터의 게이트에 커플링되고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 게이트들은 상기 입력 신호에 커플링되고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 드레인들은 상기 출력 신호에 커플링되는, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터; 및
상기 출력 신호를 상기 입력 신호에 커플링시키는 저항기를 더 포함하는, 입력 신호를 증폭시키는 방법.
제 20 항에 있어서,
제 2 검출기로 상기 출력 신호의 제 2 엔빌로프를 측정하는 단계;
제 2 바이어스 조정기로 상기 출력 신호의 측정된 제 2 엔빌로프의 전압 레벨을 시프트시키는 단계; 및
상기 제 2 바이어스 레벨을 상기 측정된 제 2 엔빌로프의 상기 시프트된 전압 레벨로 조정하는 단계를 더 포함하는, 입력 신호를 증폭시키는 방법.
제 21 항에 있어서,
상기 제 1 검출기는 저역 통과 필터에 커플링된 적어도 하나의 다이오드를 포함하고, 상기 제 1 검출기의 적어도 하나의 다이오드는 다이오드-커플링된 NMOS 트랜지스터를 포함하고, 상기 제 2 검출기는 저역 통과 필터에 커플링된 적어도 하나의 다이오드를 포함하고, 상기 제 2 검출기의 적어도 하나의 다이오드는 다이오드-커플링된 PMOS 트랜지스터를 포함하는, 입력 신호를 증폭시키는 방법.
제 22 항에 있어서,
상기 제 1 바이어스 조정기는 소스 팔로어로서 구성된 PMOS 트랜지스터를 포함하고, 상기 제 2 바이어스 조정기는 소스 팔로어로서 구성된 NMOS 트랜지스터를 포함하는, 입력 신호를 증폭시키는 방법.
제 14 항에 있어서,
상기 제 1 검출기는 상기 출력 신호를 기준 신호와 비교하는 비교기를 포함하고, 상기 비교기의 출력은 스위치에 커플링되고, 상기 스위치는 상기 출력 신호를 엔빌로프 검출기에 커플링시키고, 상기 엔빌로프 검출기의 출력은 상기 제 1 바이어스 조정기에 커플링되는, 입력 신호를 증폭시키는 방법.
출력 신호를 발생시키기 위해 입력 신호를 증폭하는 증폭기로서,
상기 증폭기는 제 1 바이어스 레벨을 갖는 제 1 바이어스 트랜지스터를 포함하고, 상기 증폭기의 이득은 상기 제 1 바이어스 레벨의 함수이고,
상기 증폭기는,
상기 출력 신호의 제 1 엔빌로프를 측정하는 수단; 및
상기 제 1 엔빌로프를 측정하는 수단의 출력 전압의 전압 레벨을 시프트시키는 수단을 더 포함하고,
상기 시프트시키는 수단의 출력은 상기 제 1 바이어스 레벨을 조정하고,
상기 제 1 엔빌로프를 측정하는 수단은, 상기 출력 신호를 제 1 다이오드를 통해 통과시키는 수단 및 상기 제 1 다이오드의 출력을 저역 통과 필터링시키는 수단을 포함하는, 증폭기.
제 25 항에 있어서,
상기 출력 신호의 제 1 엔빌로프를 측정하는 수단은, 상기 제 1 엔빌로프가 미리 설정된 임계값을 초과하는지 여부를 검출하는 수단을 더 포함하는, 증폭기.
제 25 항에 있어서,
제 2 바이어스 레벨을 갖는 제 2 바이어스 트랜지스터로서, 상기 증폭기의 이득은 또한 상기 제 2 바이어스 레벨의 함수인, 상기 제 2 바이어스 트랜지스터;
상기 출력 신호의 제 2 엔빌로프를 측정하는 수단; 및
상기 제 2 엔빌로프를 측정하는 수단의 출력 전압의 전압 레벨을 시프트시키는 수단을 더 포함하고,
상기 시프트시키는 수단의 출력은 상기 제 2 바이어스 레벨을 조정하는, 증폭기.
출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 증폭기로서,
상기 입력 신호에 이득을 제공하는 제 1 NMOS 트랜지스터;
상기 입력 신호에 이득을 제공하는 제 1 PMOS 트랜지스터로서, 상기 제 1 NMOS 트랜지스터의 출력은 상기 제 1 PMOS 트랜지스터의 출력에 커플링되는, 상기 제 1 PMOS 트랜지스터;
제 1 바이어스 레벨을 갖고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터에 전류를 공급하는 제 1 바이어스 트랜지스터;
상기 제 1 바이어스 레벨에 커플링된 제 1 미러 회로로서, 상기 제 1 미러 회로를 통한 전류는 상기 제 1 바이어스 트랜지스터를 통한 전류의 고정 비율 (fixed proportion) 인, 상기 제 1 미러 회로; 및
상기 제 1 미러 회로에 커플링된 제 1 보조 바이어스 트랜지스터로서, 상기 제 1 미러 회로를 통한 전류는 또한 상기 제 1 보조 바이어스 트랜지스터를 통한 전류의 고정 비율이고, 상기 제 1 보조 바이어스 트랜지스터는 또한 상기 제 1 PMOS 트랜지스터 또는 상기 제 1 NMOS 트랜지스터 중 하나에 직접 커플링되는, 증폭기.
제 28 항에 있어서,
제 2 바이어스 레벨을 갖고, 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터에 전류를 공급하는 제 2 바이어스 트랜지스터;
상기 제 2 바이어스 레벨에 커플링된 제 2 미러 회로로서, 상기 제 2 미러 회로를 통한 전류는 상기 제 2 바이어스 트랜지스터를 통한 전류의 고정 비율인, 상기 제 2 미러 회로; 및
상기 제 2 미러 회로에 커플링된 제 2 보조 바이어스 트랜지스터로서, 상기 제 2 미러 회로를 통한 전류는 또한 상기 제 2 보조 바이어스 트랜지스터를 통한 전류의 고정 비율이고, 상기 제 2 보조 바이어스 트랜지스터는 또한 상기 제 1 NMOS 트랜지스터 또는 상기 제 1 PMOS 트랜지스터 중 하나에 커플링되고 상기 제 1 보조 바이어스 트랜지스터에는 직접 커플링되지 않는, 상기 제 2 보조 바이어스 트랜지스터를 더 포함하는, 증폭기.
출력 신호를 발생시키기 위해 입력 신호를 증폭시키는 증폭기로서,
상기 증폭기는, 상기 입력 신호에 이득을 제공하는 제 1 NMOS 트랜지스터 및 상기 입력 신호에 이득을 제공하는 제 1 PMOS 트랜지스터를 포함하고, 상기 제 1 NMOS 트랜지스터의 출력은 상기 제 1 PMOS 트랜지스터의 출력에 커플링되고,
상기 증폭기는,
상기 제 1 NMOS 트랜지스터에 커플링되고 제 1 바이어스 레벨을 갖는 제 1 바이어스 트랜지스터;
상기 제 1 PMOS 트랜지스터에 커플링되고 제 2 바이어스 레벨을 갖는 제 2 바이어스 트랜지스터;
상기 제 2 바이어스 트랜지스터와 연관된 전류를 상기 제 1 NMOS 트랜지스터에 제공하는 제 1 수단; 및
상기 제 1 바이어스 트랜지스터와 연관된 전류를 상기 제 1 PMOS 트랜지스터에 제공하는 제 2 수단을 더 포함하는, 증폭기.
제 30 항에 있어서,
상기 제 1 바이어스 레벨을 조정하는 수단을 더 포함하는, 증폭기.
제 30 항에 있어서,
상기 제 2 바이어스 레벨을 조정하는 수단을 더 포함하는, 증폭기.