JP7177720B2

JP7177720B2 - 負荷電流検出回路

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Publication number: JP7177720B2
Application number: JP2019023384A
Authority: JP
Inventors: 賢一石丸
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2019-02-13
Filing date: 2019-02-13
Publication date: 2022-11-24
Anticipated expiration: 2039-02-13
Also published as: JP2020136716A

Description

本発明はゲートが駆動端子に接続されソースが電圧出力端子に接続された出力トランジスタに流れる負荷電流を検出する負荷電流検出回路に関する。

この種の負荷電流検出回路として、図５に示す回路（特許文献１の図６や特許文献２の図１）が一般的に用いられている。また、特にデプレッション型トランジスタを使用した回路として、図６に示す負荷電流検出回路（特許文献１の図２）が考案されている。

図５に示す負荷電流検出回路は、ゲートが駆動端子３に接続されソースが電圧出力端子２に接続されドレインが第１電源端子１に接続されたＮＭＯＳの出力トランジスタＭ１の負荷電流を検出する回路であり、ゲートが入力端子３に接続されドレインが第１電源端子１に接続されたＮＭＯＳの検出トランジスタＭ２と、ドレインが検出トランジスタＭ２のソースに接続されソースが電流出力端子９に接続されたＮＭＯＳトランジスタＭ２１と、非反転入力端子が電圧出力端子２に接続され反転入力端子がトランジスタＭ２１のドレインに接続され出力端子がトランジスタＭ２１のゲートに接続されたオペアンプ１０とを備える。検出トランジスタＭ２は出力トランジスタＭ１と構造相似（例えばサイズ比がＭ１：Ｍ２＝１０００：１）となっている。オペアンプ１０とＮＭＯＳトランジスタＭ２１はバッファ回路を構成している。

このため、出力トランジスタＭ１のソースと検出トランジスタＭ２のソースは、オペアンプ１０によって同一電圧に制御されるので、両トランジスタＭ１、Ｍ２のゲート・ソース間電圧が同一となり、ドレイン・ソース間電圧も同一となるので、検出トランジスタＭ２には出力トランジスタＭ１とのサイズ比に応じた電流が流れる。この電流はトランジスタＭ２１のドレインに流入しソースより電流出力端子９に検出電流Ｉｏｕｔとして出力される。

図６に示す負荷電流検出回路は、検出トランジスタＭ２のソースと電圧出力端子２の間に検出抵抗Ｒ１接続している。そして、ゲートとドレインを共通接続したＮＭＯＳトランジスタＭ３のソースを検出トランジスタＭ２のソースと検出抵抗Ｒ１の共通接続点に接続している。また、ゲートをトランジスタＭ３のゲートに接続したＮＭＯＳトランジスタＭ４のソースを電圧出力端子２に接続している。さらに、トランジスタＭ３と第１電源端子１の間にソースとゲートを共通接続したデプレッション型型のＰＭＯＳトランジスタＭ２２を電流源として接続し、トランジスタＭ４と第１電源端子１の間にソースとゲートを共通接続したデプレッション型のＰＭＯＳトランジスタＭ２３を別の電流源として接続している。電流出力端子９はトランジスタＭ４のドレインとトランジスタＭ２３のソースの共通接続点に接続される。

この負荷電流検出回路では、検出トランジスタＭ２に流れる電流が検出抵抗Ｒ１に流れることで、トランジスタＭ３とＭ４のゲート・ソース間の電圧に差が生じるので、その差分に応じた電流が電流出力端子９から検出電流Ｉｏｕｔとして出力する。

特開２００５－０３９５７３号公報特開平０６－１８０３３２号公報

ところで、図５で説明した負荷電流検出回路において、検出電流Ｉｏｕｔを他の回路で利用するためには、バッファを構成するトランジスタＭ２１のソースとＧＮＤの間に抵抗を挿入して検出電流Ｉｏｕｔを電圧に変換して出力させたり、あるいはそのトランジスタＭ２１のソースとＧＮＤの間にカレントミラー回路を構成してカレントミラー比に応じた電流が得られるようにする必要がある。

しかし、このように構成した負荷電流検出回路において電圧出力端子２がＧＮＤに短絡した場合、出力トランジスタＭ１のソースはＧＮＤ電圧となるが、検出トランジスタＭ２のソースはＧＮＤとの間にトランジスタＭ２１と前述した検出電流を取り出す手段として抵抗やカレントミラー回路が挿入されているため、検出トランジスタＭ２のソースはＧＮＤより高い電圧となってしまう。

このため、出力トランジスタＭ１と検出トランジスタＭ２が同一の駆動電圧で動作する関係が成り立たず、検出トランジスタＭ２は出力トランジスタＭ１の相対比に応じた電流を流すことができない。つまり、この負荷電流検出回路は、電圧出力端子２が短絡した時に正常に機能しない問題がある。また、この負荷電流検出回路ではオペアンプ１０を使用するため、回路規模が大きくなるという問題もある。

図６に示す負荷電流検出回路では、その回路が動作するためには最低でも、デプレッション型のトランジスタＭ２２、Ｍ２３のソース・ドレイン間電圧と、トランジスタＭ３のゲート・ソース電圧と、検出抵抗Ｒ１に生じる電圧降下の和に相当する電圧が、出力トランジスタＭ１のドレイン・ソース間に生じる必要がある。

しかし、負荷４に第１電源端子１からの電流を高効率に供給することが必要であるので、出力トランジスタＭ１にはＯＮ抵抗の小さいトランジスタが一般的に用いられることから、負荷電流が小さくなると出力トランジスタＭ１のドレイン・ソース間電圧が低くなり、上記した和に相当する電圧が生ぜず、負荷電流検出回路が機能しない問題がある。

また、この負荷電流検出回路は、電圧出力端子２に流れる負荷電流の変化を、電流出力端子９と電圧出力端子２の間の電圧差として出力するため、過電流リミットのように一定値を超えたかどうかの判定は容易にできるが、電圧出力端子２に流れる負荷電流と電流出力端子９に得られる検出電流Ｉｏｕｔの関係が非線形となり、かつその相関にはデプレッション型のトランジスタＭ２２、Ｍ２３のチャネル長変調効果（λ特性）が関わるため、電圧出力端子２に流れる検出電流Ｉｏｕｔを連続的にモニタする用途には容易に使用できない。

本発明の目的は、負荷電流が少ないときでもその負荷電流を正確に検出でき、電圧出力端子がＧＮＤに短絡した場合でもその電圧出力端子に流れる負荷電流を検出でき、回路規模も小さくできるようにした負荷電流検出回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、ゲートが駆動端子に接続されドレインが第１電源端子に接続されソースが電圧出力端子に接続された第１極性の出力用の第１トランジスタに流れる負荷電流を検出する負荷電流検出回路において、ゲートが前記駆動端子に接続されドレインが前記第１電源に接続されソースが第１ノードに接続され前記第１トランジスタと相似構造の第１極性の第２トランジスタと、前記第１ノードと前記電圧出力端子の間に接続された検出抵抗と、ドレインとゲートが第２ノードに接続されソースが前記第１ノードに接続された第１極性の第３トランジスタと、ゲートが前記第２ノードに接続されソースが前記電圧出力端子に接続された第１極性の第４トランジスタと、ゲートが前記第２ノードに接続されソースが前記第４トランジスタのドレインに接続されドレインが第３ノードに接続された第１極性の第５トランジスタと、前記第２ノードと前記第１電源端子より高い電圧の第２電源端子の間に接続され前記第２ノードに定電流を供給する第１電流源回路と、前記第３ノードと前記第２電源端子の間に接続され前記第３ノードに前記定電流を供給する第２電流源回路と、前記第３ノードと前記第２電源端子の間に接続され前記第３トランジスタのドレイン電流と前記第４トランジスタのドレイン電流の差分電流を前記第３ノードに供給する第３電流源回路と、を備え、前記差分電流をミラーした電流が電流出力端子から検出電流として出力されることを特徴とする。

請求項２にかかる発明は、請求項１に記載の負荷電流検出回路において、前記第５トランジスタは、前記定電流がドレインに流れるときゲート・ソース間電圧が０Ｖとなるデプレッション型であることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の負荷電流検出回路において、前記第１電流源回路は、前記定電流を外部電流端子から取り込む第２極性の第８トランジスタと、該第８トランジスタにカレントミラー接続されドレインが前記第２ノードに接続されソースが前記第２電源端子に接続された第２極性の第９トランジスタで構成され、前記第２電流源回路は、前記第８トランジスタと、前記第８トランジスタにカレントミラー接続されドレインが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１０トランジスタで構成され、前記第３電流源回路は、前記第３ノードにドレインとゲートが接続されソースが前記第２電源端子に接続された第２極性の第１１トランジスタで構成されている、ことを特徴とする。

請求項４にかかる発明は、請求項３に記載の負荷電流検出回路において、前記第１電流源回路を、ゲートとドレインが前記外部電流端子に接続されソースが第４ノードに接続された第２極性の第６トランジスタと、ゲートが前記外部電流端子に接続されドレインが前記第２ノードに接続された第２極性の第７トランジスタと、ゲートとドレインが前記第４ノードに接続されソースが前記第２電源端子に接続された第８トランジスタと、ゲートが前記第４ノードに接続されドレインが前記第７トランジスタのソースに接続されソースが前記第２電源端子に接続された第２極性の第９トランジスタとからなる回路に置き換えたことを特徴とする。

請求項５にかかる発明は、請求項３又は４に記載の負荷電流検出回路において、ゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１２トランジスタと、ゲートが前記外部電流端子に接続されソースが前記第１２トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第２極性の第１３トランジスタと、を備えることを特徴とする。

請求項６にかかる発明は、請求項１又は２に記載の負荷電流検出回路において、前記第１電流源回路は、ゲートとソースが前記第２ノードに接続されドレインが第５ノードに接続されたデプレッション型で第１極性の第１４トランジスタで構成され、前記第２電流源回路は、前記第１電流源回路の電流がミラーされる第２極性の第１０トランジスタで構成され、前記第３電流源回路は、ドレインとゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１１トランジスタで構成されている、ことを特徴とする。

請求項７にかかる発明は、請求項６に記載の負荷電流検出回路において、ゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１２トランジスタと、ゲートが前記第５ノードに接続されソースが前記第１２トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第２極性の第１３トランジスタと、を備えることを特徴とする。

本発明によれば、第１電源端子及びその第１電源端子よりも電圧の高い第２電源端子を使用するので、電圧出力端子に流れる負荷電流が少ないときでも正確な電流を得ることができる。また、電圧出力端子がＧＮＤに短絡した場合でも第５トランジスタによって第４トランジスタを飽和領域で動作させることができるので、電圧出力端子に流れる電流を検出できる。さらに、オペアンプを使用しないので回路規模も小さくできる。

本発明の第１実施例の負荷駆動制御回路の回路図である。本発明の第２実施例の負荷駆動制御回路の回路図である。本発明の第３実施例の負荷駆動制御回路の回路図である。本発明の第４実施例の負荷駆動制御回路の回路図である。従来の負荷駆動制御回路の回路図である。従来の別の例の負荷駆動制御回路の回路図である。

＜第１実施例＞
図１に本発明の第１実施例に係る負荷駆動制御回路を示す。以下で説明するＭＯＳトランジスタは、特別に指摘しない限りエンハンスメント型である。Ｍ１はＮＭＯＳの出力トランジスタであり、ゲートが駆動端子３に接続され、ドレインが第１電源端子１に接続され、ソースが電圧出力端子２に接続されている。第１電源端子１の電圧はＶｄｄ１である。Ｍ２は出力トランジスタＭ１と構造相似（サイズ比が例えばＭ１：Ｍ２＝１０００：１）のＮＭＯＳの検出トランジスタであり、ゲートが駆動端子３に接続され、ドレインが第１電源端子１に接続され、ソースがノードＮ１に接続されている。ノードＮ１と電圧出力端子２との間には検出抵抗Ｒ１が接続されている。負荷４は電圧出力端子２と接地ＧＮＤの間に接続されている。また、駆動端子３にはチャージポンプ５から電源が供給されてＯＮ／ＯＦＦ信号（“Ｈ”／“Ｌ”）を出力する負荷駆動制御回路６が接続されている。

両トランジスタＭ１、Ｍ２は構造相似のトランジスタであるので、ゲート・ソース間電圧とドレイン・ソース間電圧が等しければ、検出トランジスタＭ２には出力トランジスタＭ１とのサイズ比に応じた電流が流れる。そのサイズ比が上記のように、Ｍ１：Ｍ２＝１０００：１であれば、出力トランジスタＭ１に１Ａの電流が流れたとき、検出トランジスタＭ２には１ｍＡの電流が流れる。

ただし実際には、両トランジスタＭ１、Ｍ２のソース間に検出抵抗Ｒ１が接続されているため、検出トランジスタＭ２のゲート・ソース間電圧とドレイン・ソース間電圧は、検出抵抗Ｒ１による電圧ＶＲ１の降下分だけ、出力トランジスタＭ１のそれらよりも小さくなり、両トランジスタＭ１、Ｍ２のドレイン電流Ｉｄ１、Ｉｄ２の相対比は、サイズ比からずれて誤差が生じる。

そこで、両トランジスタＭ１、Ｍ２のサイズ比をなるべく大きく設定し、かつ検出抵抗Ｒ１の抵抗値をなるべく小さい値に設定することで、過電流保護が働く最大電流時であっても、検出抵抗Ｒ１の両端に生じる最大電圧が１００ｍＶ程度以下になるように抑える必要がある。例えば、出力トランジスタＭ１の通常動作時の電流が１．５Ａ、過電流リミットが３Ａであるとすれば、検出抵抗Ｒ１の値を２０Ωに設定する。

これにより、通常の負荷駆動時では、出力トランジスタＭ１を流れるドレイン電流Ｉｄ１（負荷電流）は０Ａ～１．５Ａの範囲で変化し、検出トランジスタＭ２のドレイン電流Ｉｄ２は０Ａ～１．５ｍＡで変化する。このため、検出抵抗Ｒ１に生じる電圧は、通常の負荷動作時は０Ｖ～３０ｍＶの範囲で変化し、過電流リミットの３Ａの時は検出トランジスタＭ２に３ｍＡが流れるので６０ｍＶの電圧となる。

Ｍ３、Ｍ４は検出抵抗Ｒ１に流れる電流を検出するためにカレントミラー接続されたＮＭＯＳトランジスタである。トランジスタＭ３はゲートとドレインがノードＮ２に接続され、ソースがノードＮ１に接続されている。トランジスタＭ４はゲートがノードＮ２に接続され、ソースは電圧出力端子２に接続されている。

Ｍ５はそのトランジスタＭ３、Ｍ４のドレイン電圧を揃えるため接続されたデプレッション型のＮＭＯＳトランジスタであり、ゲートがノードＮ２に接続され、ソースがトランジスタＭ４のドレインに接続され、ドレインがノードＮ３に接続されている。

Ｍ６、Ｍ７は外部電流端子７から供給される定電流ＩｒｅｆをトランジスタＭ７にミラーするようカレントミラー接続されたＰＭＯＳトランジスタである。トランジスタＭ６はゲートとドレインが外部電流端子７に接続され、ソースがノードＮ４に接続されている。トランジスタＭ７はゲートが外部電流端子７に接続され、ドレインがノードＮ２に接続されている。

Ｍ８、Ｍ９、Ｍ１０はトランジスタＭ６に流れる定電流ＩｒｅｆをトランジスタＭ９、Ｍ１０にミラーするようカレントミラー接続されたＰＭＯＳトランジスタである。トランジスタＭ８はゲートとドレインがノードＮ４に接続され、ソースが電圧Ｖｄｄ２（Ｖｄｄ２＞Ｖｄｄ１）の第２電源端子８に接続されている。トランジスタＭ９はゲートがノードＮ４に接続され、ドレインがトランジスタＭ７のソースに接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１０はゲートがノードＮ４に接続されドレインがノードＮ３に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ８、Ｍ９からなるカレントミラー回路、あるいはトランジスタＭ６～Ｍ９からなるカスコード接続のカレントミラー回路は、請求項記載の第１電流源回路を構成している。トランジスタＭ８、Ｍ１０からなるカレントミラー回路は請求項記載の第２電流源回路を構成している。

Ｍ１１、Ｍ１２はノードＮ３から流出する電流の一部を電流出力端子９にミラーして出力するようカレントミラー接続されたＰＭＯＳトランジスタである。トランジスタＭ１１はゲートとドレインがノードＮ３に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１２はゲートがノードＮ３に接続され、ドレインが電流出力端子９に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１１は請求項記載の第３電流源回路を構成している。

外部電流端子７から供給される定電流Ｉｒｅｆの値は、小さいほど消費電流を減らせる利点がある。しかし、検出抵抗Ｒ１に生じる電圧変化によりトランジスタＭ４に流れる電流の増減に対して著しく小さいと、検出電流Ｉｏｕｔと検出トランジスタＭ２のドレイン電流Ｉｄ２との比例関係の線形性が損なわれることになるため、過電流リミット時に流れる負荷電流の増分程度、例えば１０μＡ程度に設定する。

また、トランジスタＭ３、Ｍ４は、その飽和ドレイン電圧が検出抵抗Ｒ１に生じる電圧ＶＲ１より数倍大きくないと、検出電流Ｉｏｕｔと検出トランジスタＭ２のドレイン電流Ｉｄ２との比例関係の線形性が損なわれる。このためには、そのトランジスタＭ３、Ｍ４の利得係数βｎ（＝μ・Ｃｏｘ・（Ｗ／Ｌ））が高いことは不適であり、最大でも１０００μＡ／Ｖ^２程度に利得係数βｎを抑える必要がある。μはキャリア移動度、Ｃｏｘは絶縁ゲートの単位容量、Ｗはチャネル幅、Ｌはチャネル長である。しかし、利得係数βｎが低過ぎると検出感度が落ちてしまうことから、実用的には４００～１０００μＡ／Ｖ^２程度が適切である。

トランジスタＭ５、Ｍ７には、電圧出力端子２と接地ＧＮＤとの短絡時や負荷駆動をしていないＯＦＦ時に、電源電圧Ｖｄｄ２に相当する電圧が、それぞれのドレイン・ソース間に印加される。そこで、トランジスタＭ５、Ｍ７には電源電圧Ｖｄｄ２より十分に高い耐圧のトランジスタを用いる。また、トランジスタＭ５は、そのドレイン・ソース間に定電流Ｉｒｅｆが流れるとき、ゲートとソースが同一電圧になるようなサイズに調整されている。

電源電圧Ｖｄｄ２としては、両トランジスタＭ１、Ｍ２のゲート駆動用に用意されたチャージポンプ回路５の出力電圧を直接接続し、あるいは図示しないＯＮ／ＯＦＦ制御のスイッチを介して接続して利用する。

さて、負荷駆動制御回路６から駆動端子３に入力する信号が“Ｈ”になると、両トランジスタＭ１、Ｍ２がＯＮ状態となる。ここで、出力トランジスタＭ１がドレイン電流Ｉｄ１で負荷４を駆動している状態について考える。このとき、検出トランジスタＭ２のドレイン電流Ｉｄ２は、出力トランジスタＭ１のドレイン電流Ｉｄ１の１／１０００となって、検出抵抗Ｒ１を経由して電圧出力端子２に流れる。

電圧出力端子２の電圧Ｖｏｕｔは、出力トランジスタＭ１のＯＮ抵抗と電圧出力端子２に流れる負荷電流により決まる。通常では出力トランジスタＭ１には、損失低減の目的からＯＮ抵抗の小さいトランジスタが使用されるので、電圧出力端子２の電圧Ｖｏｕｔは出力トランジスタＭ１のドレインに印加する電源電圧Ｖｄｄ１よりも数百ｍＶだけ低い電圧となっている。

検出抵抗Ｒ１には、検出トランジスタＭ２のドレイン電流Ｉｄ２の他にトランジスタＭ３からの定電流Ｉｒｅｆも流れ込んでいるので、検出抵抗Ｒ１に生じる電圧ＶＲ１は以下の式で表せる。
ＶＲ１＝Ｒ１×（Ｉｄ２＋Ｉｒｅｆ）（１）

定電流Ｉｒｅｆが流れている際のトランジスタＭ３のゲート・ソース間電圧をＶｇｓ３とすると、トランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４は以下の式となる。
Ｖｇｓ４＝Ｖｇｓ３＋ＶＲ１（２）

トランジスタＭ３のドレイン・ソース間電圧Ｖｄｓ３は、そのトランジスタＭ３の「閾値電圧＋飽和ドレイン電圧」である。トランジスタＭ３、Ｍ４のドレインがトランジスタＭ５のゲート・ソースを介して接続されていることから、トランジスタＭ４のドレイン電圧はトランジスタＭ３のドレイン電圧にほぼ等しい。また、トランジスタＭ３、Ｍ４のドレイン電流に関しては、チャネル長変調効果の影響はとても小さいと判断できる。

よって、チャネル長変調効果を省いて、トランジスタＭ３のドレイン電流をＩｄ３（＝Ｉｒｅｆ）、トランジスタＭ４のドレイン電流をＩｄ４、トランジスタＭ３、Ｍ４の閾値電圧をＶｔｎとすると、ドレイン電流Ｉｄ３、Ｉｄ４は、それぞれ以下のようになる。
Ｉｄ３＝（βｎ／２）×（Ｖｇｓ３－Ｖｔｎ）^２（３）
Ｉｄ４＝（βｎ／２）×（Ｖｇｓ４－Ｖｔｎ）^２（４）

トランジスタＭ３の飽和ドレイン電圧をＶｅｆ３とすると、ゲートとドレインが共通接続されたトランジスタＭ３はＶｄｓ３＝Ｖｇｓ３であるので、
Ｖｅｆ３＝Ｖｇｓ３－Ｖｔｎ（５）
となり、この飽和ドレイン電圧Ｖｅｆ３を用いて表すと、式（３）、（４）は以下のようになる。
Ｉｄ３＝（βｎ／２）×（Ｖｅｆ３）^２（６）
Ｉｄ４＝（βｎ／２）×（Ｖｇｓ３＋ＶＲ１－Ｖｔｎ）^２
＝（βｎ／２）×（Ｖｅｆ３＋ＶＲ１）^２（７）

トランジスタＭ３のドレイン電流Ｉｄ３とトランジスタＭ４のドレイン電流Ｉｄ４の差分電流ΔＩｄは以下のように表せる。
ΔＩｄ＝Ｉｄ４－Ｉｄ３
＝（βｎ／２）×ＶＲ１×（ＶＲ１＋２×Ｖｅｆ３）（８）
式（８）は電圧ＶＲ１の２次関数であるが、ＶＲ１よりも「２×Ｖｅｆ３」がある程度大きければ、「（βｎ／２）×（ＶＲ１＋２×Ｖｅｆ３）」を係数としたＶＲ１の１次関数とみなすことができる。

このためには、前述したとおり、トランジスタＭ３、Ｍ４にその飽和ドレイン電圧Ｖｅｆ３が大きくなるように、利得係数βｎが高過ぎないＮＭＯＳトランジスタを選択する必要がある。例えばトランジスタＭ３、Ｍ４の利得係数がβｎ＝５００μＡ／Ｖ^２、閾値電圧がＶｔｎ＝０．７Ｖであり、定電流がＩｒｅｆ＝１０μＡであって、電圧ＶＲ１が０～６０ｍＶ変動した場合について試算すると、線形近似からの誤差はおよそ±３％に収まり、ΔＩｄとＶＲ１の関係を線形とみなすことができる。もちろん、ＶＲ１の２次式として差分電流ΔＩｄを算出してもよい。

トランジスタＭ４のドレイン電流Ｉｄ４は、トランジスタＭ５を経由してトランジスタＭ１０とＭ１１から供給される。このうちの定電流ＩｒｅｆがトランジスタＭ１０から供給され、差分電流ΔＩｄがトランジスタＭ１１から供給されることが理想である。しかし、トランジスタＭ９、Ｍ１０のカレントミラー比（理想は１：１）のずれが大きいと、正確な差分の差分電流ΔＩｄがトランジスタＭ１１から供給されない事になり、検出電流Ｉｏｕｔに誤差が生じてしまう。

このことについて、本実施例では、トランジスタＭ８、Ｍ９にトランジスタＭ７、Ｍ９をカスコード接続していることから、トランジスタＭ９のソース・ドレイン間電圧Ｖｓｄ９が、トランジスタＭ８のソース・ドレイン間電圧Ｖｓｄ８にほぼ等しくなる（Ｖｓｄ９≒Ｖｓｄ８）。一方、トランジスタＭ１０のソース・ドレイン間電圧Ｖｓｄ１０は、トランジスタＭ１１のソース・ドレイン間電圧Ｖｓｄ１１に等しく（Ｖｓｄ１０≒Ｖｓｄ１１）なる。トランジスタＭ８、Ｍ１１はドレイン電流の値が異なるために飽和ドレイン電圧値に違いはあるが、どちらもソース・ドレイン間電圧が「閾値電圧＋飽和ドレイン電圧」となるため、トランジスタＭ９、Ｍ１０の動作点は同様となるので、トランジスタＭ９、Ｍ１０のカレントミラー比のずれは低く抑えられる。

例えば、出力トランジスタＭ１のドレイン電流Ｉｄ１＝０のときは、トランジスタＭ３、Ｍ４のドレイン電流Ｉｄ３、Ｉｄ４は同じ１０μＡとなるので、
Ｖｄｓ３＝Ｖｇｓ３＝Ｖｇｓ４＝（２×Ｉｒｅｆ／βｎ）^1/2＋Ｖｔｎ
＝９００ｍＶ（９）
である。ＶＲ１＝２０ｍＶのときのトランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４は、電圧Ｖｄｓ３よりも２０ｍＶだけ増大するので、
Ｖｇｓ４＝９００ｍＶ＋２０ｍＶ＝９２０ｍＶ（１０）
となる。この電圧Ｖｇｓ４を式（４）に当てはめると、Ｉｄ４＝１２．１μＡとなる。この電流Ｉｄ４がトランジスタＭ１０、Ｍ１１から供給されることになる。

トランジスタＭ９に定電流Ｉｒｅｆ＝１０μＡが流れる場合にチャネル長変調係数λ（０．０５Ｖ^-1）の影響を考慮すると、ドレイン・ソース間電圧がトランジスタＭ９より少し小さいトランジスタＭ１０のドレイン電流Ｉｄ１０は、１０μＡよりもわずかに少ないと考えられるが、説明を容易にするためにそのドレイン電流Ｉｄ１０も１０μＡであるとし、残りの２．１μＡがトランジスタＭ１１のドレイン電流Ｉｄ１１として流れるとすると、トランジスタＭ１１のドレイン・ソース間電圧Ｖｄｓ１１（＝Ｖｓｇ１１）は、
Ｖｄｓ１１＝Ｖｇｓ１１＝（２×Ｉｄ１１／βｐ）^1/2＋Ｖｔｐ
＝－７９２ｍＶ（１１）
となる。Ｖｔｐ＝－０．７Ｖ、βｐ＝５００μＡ／Ｖ^２である。

トランジスタＭ６、Ｍ７、Ｍ８、Ｍ９はカスコード形式の電流源を構成しており、このように構成することでトランジスタＭ９のドレイン・ソース間電圧Ｖｓｄ９はトランジスタＭ８のドレイン・ソース間電圧Ｖｄｓ８とほぼ等しくなる。つまりトランジスタＭ９もドレインとゲートを短絡させていないもののドレイン・ソース間電圧Ｖｄｓ９とゲート・ソース間電圧Ｖｇｓ９が等しくなる。トランジスタＭ９のドレイン電流Ｉｄ９を求める式はλを考慮して以下のようになる（Ｖｇｓ９とＶｄｓ９はソース基準で負として記述してるので、λの前は“－“になっている）。λ＝０．０５Ｖ^-1である。
Ｉｄ９＝（βｐ／２）×（Ｖｇｓ９－Ｖｔｐ）²×（１－λ×Ｖｄｓ９）
＝１０μＡ（１２）

この式（１２）はＶｇｓ９についての３次方程式であり、その解を求めることでＩｄ９＝１０μＡ時のＶｇｓ９（＝Ｖｄｓ９）を求めることができるが、３次方程式を手計算で求めるのは容易でないので、表計算ソフトにより近似値を求めると、Ｖｇｓ９≒－８９６ｍＶとなる。これを用いるとＩｄ９≒１０．０３４μＡとなる。

トランジスタＭ１０のゲート・ソース間電圧Ｖｇｓ１０はトランジスタＭ９のゲート・ソース間電圧Ｖｇｓ９に等しく、またドレイン・ソース間電圧Ｖｄｓ１０はトランジスタＭ１１のドレイン・ソース間電圧兼ゲート・ソース間電圧（Ｖｄｓ１１＝Ｖｇｓ１１）に等しいので、これらの値を代入してトランジスタＭ１０のドレイン電流Ｉｄ１０を求めると、
Ｉｄ１０＝（βｐ／２）×（Ｖｇｓ１０－Ｖｔｐ）²×（１－λ×Ｖｄｓ１０）
＝９．９８３μＡ（１３）
となる。

以上のことからトランジスタＭ９とＭ１０のドレイン電流の比を求めると、
Ｉｄ１０／Ｉｄ９＝９．９８３/１０．０３４≒０．９９４９（１４）
となり、トランジスタＭ１０の電流Ｉｄ１０はトランジスタＭ９の電流Ｉｄ９より約０．５１％少ないと算出される。このように値が０．５％を超えていることと、計算途中で近似していることから、上記したトランジスタＭ９、Ｍ１０のカレントミラー比のずれは約０．６％と見積もることができる。この値は誤差として許容できる十分に小さい値であるということができる。

以上から、トランジスタＭ１１には、トランジスタＭ４のドレイン電流Ｉｄ４から定電流Ｉｒｅｆを差し引いた誤差の少ない差分電流ΔＩｄが流れ、トランジスタＭ１１とカレントミラー接続されたトランジスタＭ１２を介して電流出力端子９から、検出電流Ｉｏｕｔとして出力される。

以上の説明は、負荷４に定常状態の電流（≦１．５Ａ）が流れる場合だけではなく、負荷４の抵抗が小さく過負荷状態で定常時より大きな電流の流れる状態でも成り立つものであり、検出抵抗Ｒ１に６０ｍＶの電圧が生じるように設定した過電流リミット（３Ａ）未満の動作についてのものである。

次に電圧出力端子２がＧＮＤに短絡した場合について説明する。このときは、第２電源端子８と電圧出力端子２の間に、電源電圧Ｖｄｄ１を越える電圧Ｖｄｄ２が印加されることになる。このときも通常の負荷駆動時と同様に、トランジスタＭ３、Ｍ４、Ｍ９、Ｍ１０、Ｍ１１のドレイン・ソース間電圧が、ほぼ「閾値電圧＋飽和ドレイン電圧」で動作することに変わりなく、それ以外の電圧はトランジスタＭ５、Ｍ７のドレイン・ソース間に印加され、通常の負荷駆動時と同様に動作する。

通常、負荷駆動制御回路６には短絡時に両トランジスタＭ１、Ｍ２をＯＦＦさせる保護回路（図示せず）が設けられているが、この保護回路へ電流出力端子９からの検出電流Ｉｏｕｔが過電流リミットを越えたことを知らせるのが本発明の負荷電流検出回路の役割である。つまり、過電流リミットに達して直ちに両トランジスタＭ１、Ｍ２がＯＦＦするわけでなく、実際にＯＦＦするまでに遅延を生じる。出力トランジスタＭ１にはその短絡期間中に過電流リミット（＝３Ａ）を越えた負荷電流が流れ続けるが、このような状況では負荷電流検出回路が正常に動作しないと、誤った信号が出力され保護回路が機能しない。

図１の負荷電流検回路において、電圧出力端子２に仮に過電流リミット（＝３Ａ）の３倍の電流（＝９Ａ）が流れたとすると、２０Ωの検出抵抗Ｒ１には９ｍＡが流れるので、その電圧ＶＲ１＝１８０ｍＶ（＝２０×０．００９）となる。トランジスタＭ４は１０μＡの定電流Ｉｒｅｆが流れるときのソース・ゲート間電圧Ｖｇｓ４は式（９）に示したように９００ｍＶであるので、検出抵抗Ｒ１に１８０ｍＶの電圧ＶＲ１が発生すると、
Ｖｇｓ４＝９００ｍＶ＋１８０ｍＶ＝１０８０ｍＶ（１５）
に上昇して、トランジスタＭ４のドレイン電流Ｉｄ４は、
Ｉｄ４＝（βｐ／２）×（Ｖｇｓ４－Ｖｔｎ）^２＝３６μＡ（１６）
となる。

トランジスタＭ５は、ゲート・ソース間電圧Ｖｇｓ５が０Ｖのときにドレイン電流Ｉｄ５＝１０μＡが流れるように設定されており、その閾値電圧をＶｔｎ＝－０．４Ｖとするとβｎは１２５μＡ／Ｖ^２となるので、これからトランジスタＭ５にドレイン電流Ｉｄ５＝３６μＡが流れた場合のゲート・ソース間電圧Ｖｇｓ５を計算すると、
Ｖｇｓ５＝（２×Ｉｄ５／βｎ）^1/2＋Ｖｔｎ≒３６０ｍＶ（１７）
となる。

以上から、トランジスタＭ４のドレイン・ソース間電圧Ｖｄｓ４は、
Ｖｄｓ４＝Ｖｇｓ４－Ｖｇｓ５
＝１０８０ｍＶ－３６０ｍＶ＝７２０ｍＶ（１８）
となる。

このように、トランジスタＭ４はドレイン電流がＩｄ４＝３６μＡだけながれるときの飽和ドレイン電圧が３８０ｍＶであるので、電圧出力端子２に過電流リミットの設定値（＝９Ａ）より大きな負荷電流が流れても、トランジスタＭ４は飽和領域で動作し本発明の負荷電流検出回路は正常に機能する。

なお、出力トランジスタＭ１がＯＦＦ状態のとき既に短絡していて、その後に出力トランジスタＭ１をＯＮさせた場合は、電圧出力端子２はＧＮＤ電圧のまま短絡状態となる。また、定常状態で負荷駆動していた途中で短絡した場合は、電圧出力端子２の電圧は急激に低下し、アンダーシュートして過渡的には負電圧となる。

しかし、電圧出力端子２が負電圧になっても、上記の短絡時の動作説明に何ら矛盾が生じるものでなく、第２電源端子８と電圧出力端子２の間の電圧が増加し、その分トランジスタＭ５、Ｍ７のドレイン・ソース間電圧が増えるのみであり、電圧出力端子２が負電圧になっても本発明の負荷電流検出回路は正常に動作する。

次に出力トランジスタＭ１がＯＦＦ状態のときは、両トランジスタＭ１、Ｍ２のゲート電圧は“Ｌ”で、両トランジスタＭ１、Ｍ２は共にＯＦＦしており、負荷４に電流は流れず、電圧出力端子２の電圧はほぼＧＮＤ電圧に等しい。この際、本発明の負荷電流検出回路の状態は第２電源端子８の接続状況により異なる。

前述したとおり、第２電源端子８には両トランジスタＭ１、Ｍ２のゲート制御用の電源となるチャージポンプ回路５の出力を利用することになるが、チャージポンプ回路５の出力と第２電源端子８の間に両トランジスタＭ１、Ｍ２のＯＮ／ＯＦＦに同期したスイッチが設けられていて、ＯＦＦ状態で第２電源端子８が高インピーダンスになるのであれば、本発明の負荷電流検出回路のトランジスタはすべてＯＦＦしており動作を停止する。

一方、チャージポンプ回路５の出力と第２電源端子８の間にスイッチがない場合は、チャージポンプ回路５を両トランジスタＭ１、Ｍ２のＯＦＦに同期させてＯＦＦさせないのであれば、第２電源端子８の電圧は負荷駆動時と同じになっており、またチャージポンプ回路５をＯＦＦさせた場合でも、第２電源端子８の電圧はチャージポンプ回路５を介して第１電源端子１よりダイオードの順方向電圧２個分の電圧にクランプされるときは、いずれの場合も第２電源端子８は本発明の負荷電流検出回路に電流を供給可能であり、この場合はさらに外部電流端子７に定電流Ｉｒｅｆが供給されているか否かによって異なる。

両トランジスタＭ１、Ｍ２のＯＮ／ＯＦＦに同期して外部から供給される定電流ＩｒｅｆもＯＮ／ＯＦＦするようになっている場合は、外部電流端子７に電流Ｉｒｅｆは流れず、トランジスタＭ３、Ｍ４のゲート電圧はＧＮＤ電圧に近い値になっており、本発明の負荷電流検出回路に電流は流れず動作を停止する。

しかし、ＯＦＦ時にも外部電流端子７から定電流Ｉｒｅｆが供給されている場合は、トランジスタＭ３～Ｍ１０に電流が流れ本発明の負荷電流検出回路は負荷駆動時と同様に動作している。ただし、検出トランジスタＭ２のドレイン電流Ｉｄ２は０Ａなので、トランジスタＭ３、Ｍ４には定電流Ｉｒｅｆがそれぞれ１０μＡだけ流れる。よって、トランジスタＭ１１に電流は流れないので、トランジスタＭ１２から電流は出力されない。また、トランジスタＭ３、Ｍ４を流れた合計電流２０μＡは電圧出力端子２を経由して負荷４に流れるが、負荷駆動時に流れる電流と比較して非常に少ない電流であり、負荷駆動への影響はない。例えば負荷４の抵抗値が１０Ωであるとしても、その負荷４に発生する電圧は０．２ｍＶであり、出力トランジスタＭ１のＯＦＦ時に電圧出力端子２がＧＮＤ電圧であると見做すことに問題はない。

＜第２実施例＞
図２は本発明の第２実施例を示したものである。第２実施例は、図１で説明した第１実施例において、トランジスタＭ１２の出力側をカスコード構成にしたものである。トランジスタＭ１２のドレインにＰＭＯＳトランジスタＭ１３を追加接続して、そのトランジスタＭ１３のゲートを外部電流端子７に接続し、ドレインを電流出力端子９に接続している。第１実施例では電流出力端子９が接続される先の回路構成と第２電源端子８の電圧により、トランジスタＭ１２のソース・ドレイン間電圧が変わりチャネル長変調効果でトランジスタＭ１１、Ｍ１２のカレントミラー比が変動することがあるが、トランジスタＭ１３を追加してカスコード接続にすることで、トランジスタＭ１２のソース・ドレイン間電圧は一定となり、カレントミラー比の変動を低減できる。

なお、この第２実施例は、第１の実施例とはトランジスタＭ１３のみの相違であり、負荷電流検出に係る構成や動作は前述の第１実施例と同じであるため、説明は省略する。

＜第３実施例＞
図３に本発明の第３実施例の負荷電流検出回路を示す。本実施例は、図１におけるノードＮ２にデプレッション型のＮＭＯＳトランジスタＭ１４のソースとゲートを接続し、ドレインをノードＮ５に接続して、そのトランジスタＭ１４を定電流Ｉｒｅｆを生成する電流源として働かすものである。ＰＭＯＳトランジスタＭ１５はトランジスタＭ１４で生成される定電流ＩｒｅｆをトランジスタＭ１０にミラーするトランジスタであり、ゲートとドレインがノードＮ５に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１０はゲートがノードＮ５に接続されている。その他は、図１で説明した第１実施例の負荷電流検出回路の構成と同じである。トランジスタＭ１４は請求項記載の第１電流源回路を構成し、トランジスタＭ１５、Ｍ１０は請求項記載の第２電流源回路を構成し、トランジスタＭ１１は請求項記載の第３電流源回路を構成している。

トランジスタＭ１４による定電流Ｉｒｅｆの値は小さいほど消費電流を減らせる利点があるが、検出抵抗Ｒ１の電圧ＶＲ１の変化による電流の増減に対して著しく小さいと、検出電流Ｉｏｕｔと検出抵抗Ｒ１による差分電流ΔＩｄとの比例関係の線形性が損なわれることになる。そこで、過電流リミット時に流れる差分電流ΔＩｄの増分程度に設定し、この例でも１０μＡ程度が適当である。

また、デプレッション型の両トランジスタＭ５、Ｍ１４には、短絡時や負荷駆動していないＯＦＦ時に、負荷駆動制御回路６の電源電圧相当の電圧がそれぞれのドレイン・ソース間に印加される。そこで、両トランジスタＭ５、Ｍ１４には、電源電圧Ｖｄｄ２より十分に高い耐圧のトランジスタを用いる。

トランジスタＭ４のドレイン電流Ｉｄ４は、トランジスタＭ５を経由してトランジスタＭ１０、Ｍ１１から供給され、このうち定電流Ｉｒｅｆの分の電流がトランジスタＭ１０から供給され、差分電流ΔＩｄに相当する電流がトランジスタＭ１１から供給されることが理想である。しかし、トランジスタＭ１５、Ｍ１０のカレントミラー比のずれが大きいと、その差分がトランジスタＭ１１から供給されることになり、検出電流Ｉｏｕｔに誤差が生じてしまう。しかし、トランジスタＭ１５、Ｍ１０は飽和ドレイン電圧値に違いはあるものの、どちらもソース・ドレイン間電圧が「閾値電圧＋飽和ドレイン電圧」となるためカレントミラー比のずれは低く抑えられる。

本実施例の負荷電流検出回路の通常動作、電圧出力端子２がＧＮＤに短絡した場合の動作、短絡している状態で動作開始したときの動作、ＯＦＦ時の状態などについては、図１で説明した第１実施例の負荷電流検出回路の場合と同じであるので、詳しい説明は省略する。

＜第４実施例＞
図４は本発明の第４実施例の負荷電流検出回路を示したものである。第４実施例の負荷電流検出回路は、図３で説明した第３実施例の負荷電流検出回路において、トランジスタＭ１２の出力側をカスコード構成にしたものである。ここでは、トランジスタＭ１２のドレインにＰＭＯＳトランジスタＭ１３のソースを追加接続し、そのトランジスタＭ１３のゲートをノードＮ５に接続し、ドレインを電流出力端子９に接続したものである。

第４実施例の負荷電流検出回路の動作は、第３実施例で説明した負荷電流検出回路と同じであり、詳しい説明は省略する。

１：第１電源端子、２：電圧出力端子、３：駆動端子、４：負荷、５：チャージポンプ回路、６：負荷駆動制御回路、７：外部電流端子、８：第２電源端子、９：電流出力端子
Ｍ１、Ｍ２、Ｍ３、Ｍ４：ＮＭＯＳトランジスタ
Ｍ５：デプレッション型ＮＭＯＳトランジスタ
Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１５：エンハンスメント型ＰＭＯＳトランジスタ
Ｍ１４：デプレッション型ＮＭＯＳトランジスタ

Claims

ゲートが駆動端子に接続されドレインが第１電源端子に接続されソースが電圧出力端子に接続された第１極性の出力用の第１トランジスタに流れる負荷電流を検出する負荷電流検出回路において、
ゲートが前記駆動端子に接続されドレインが前記第１電源に接続されソースが第１ノードに接続され前記第１トランジスタと相似構造の第１極性の第２トランジスタと、
前記第１ノードと前記電圧出力端子の間に接続された検出抵抗と、
ドレインとゲートが第２ノードに接続されソースが前記第１ノードに接続された第１極性の第３トランジスタと、
ゲートが前記第２ノードに接続されソースが前記電圧出力端子に接続された第１極性の第４トランジスタと、
ゲートが前記第２ノードに接続されソースが前記第４トランジスタのドレインに接続されドレインが第３ノードに接続された第１極性の第５トランジスタと、
前記第２ノードと前記第１電源端子より高い電圧の第２電源端子の間に接続され前記第２ノードに定電流を供給する第１電流源回路と、
前記第３ノードと前記第２電源端子の間に接続され前記第３ノードに前記定電流を供給する第２電流源回路と、
前記第３ノードと前記第２電源端子の間に接続され前記第３トランジスタのドレイン電流と前記第４トランジスタのドレイン電流の差分電流を前記第３ノードに供給する第３電流源回路と、
を備え、前記差分電流をミラーした電流が電流出力端子から検出電流として出力されることを特徴とする負荷電流検出回路。
請求項１に記載の負荷電流検出回路において、
前記第５トランジスタは、前記定電流がドレインに流れるときゲート・ソース間電圧が０Ｖとなるデプレッション型であることを特徴とする負荷電流検出回路。
請求項１又は２に記載の負荷電流検出回路において、
前記第１電流源回路は、前記定電流を外部電流端子から取り込む第２極性の第８トランジスタと、該第８トランジスタにカレントミラー接続されドレインが前記第２ノードに接続されソースが前記第２電源端子に接続された第２極性の第９トランジスタで構成され、
前記第２電流源回路は、前記第８トランジスタと、前記第８トランジスタにカレントミラー接続されドレインが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１０トランジスタで構成され、
前記第３電流源回路は、前記第３ノードにドレインとゲートが接続されソースが前記第２電源端子に接続された第２極性の第１１トランジスタで構成されている、
ことを特徴とする負荷電流検出回路。
請求項３に記載の負荷電流検出回路において、
前記第１電流源回路を、ゲートとドレインが前記外部電流端子に接続されソースが第４ノードに接続された第２極性の第６トランジスタと、ゲートが前記外部電流端子に接続されドレインが前記第２ノードに接続された第２極性の第７トランジスタと、ゲートとドレインが前記第４ノードに接続されソースが前記第２電源端子に接続された第８トランジスタと、ゲートが前記第４ノードに接続されドレインが前記第７トランジスタのソースに接続されソースが前記第２電源端子に接続された第２極性の第９トランジスタとからなる回路に置き換えたことを特徴とする負荷電流検出回路。
請求項３又は４に記載の負荷電流検出回路において、
ゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１２トランジスタと、ゲートが前記外部電流端子に接続されソースが前記第１２トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第２極性の第１３トランジスタと、を備えることを特徴とする負荷電流検出回路。
請求項１又は２に記載の負荷電流検出回路において、
前記第１電流源回路は、ゲートとソースが前記第２ノードに接続されドレインが第５ノードに接続されたデプレッション型で第１極性の第１４トランジスタで構成され、
前記第２電流源回路は、前記第１電流源回路の電流がミラーされる第２極性の第１０トランジスタで構成され、
前記第３電流源回路は、ドレインとゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１１トランジスタで構成されている、
ことを特徴とする負荷電流検出回路。
請求項６に記載の負荷電流検出回路において、
ゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１２トランジスタと、ゲートが前記第５ノードに接続されソースが前記第１２トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第２極性の第１３トランジスタと、を備えることを特徴とする負荷電流検出回路。