KR20090027163A - 정전압 회로 - Google Patents

정전압 회로 Download PDF

Info

Publication number
KR20090027163A
KR20090027163A KR1020080089180A KR20080089180A KR20090027163A KR 20090027163 A KR20090027163 A KR 20090027163A KR 1020080089180 A KR1020080089180 A KR 1020080089180A KR 20080089180 A KR20080089180 A KR 20080089180A KR 20090027163 A KR20090027163 A KR 20090027163A
Authority
KR
South Korea
Prior art keywords
voltage
circuit
output
current
transistor
Prior art date
Application number
KR1020080089180A
Other languages
English (en)
Other versions
KR101059901B1 (ko
Inventor
이뻬이 노다
Original Assignee
가부시키가이샤 리코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 리코 filed Critical 가부시키가이샤 리코
Publication of KR20090027163A publication Critical patent/KR20090027163A/ko
Application granted granted Critical
Publication of KR101059901B1 publication Critical patent/KR101059901B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 출력 전류의 급격한 변동에 대한 응답 속도가 빠르고 또한 바이어스 전류를 증가시키는 시점의 출력 전류의 값을 정확하게 설정할 수 있는 정전압 회로를 제공한다.
출력 트랜지스터(M1)의 게이트 전압이 PMOS 트랜지스터(M2)의 게이트 전압보다 저하하면, 히스테리시스 비교기(4)는 출력 신호를 고레벨로 하여 NMOS 트랜지스터(M6)를 온 시켜 차동 증폭 회로(3)의 NMOS 트랜지스터(M4 및 M5)에 공급되는 바이어스 전류를 정전류(i1)에서 정전류(i1+i2)로 증가하도록 하였다.
정전압 회로, 기준 전압 발생 회로, 차동 증폭 회로, 히스테리시스 비교기, 출력 트랜지스터

Description

정전압 회로{CONSTANT VOLTAGE CIRCUIT}
본 발명은 정전압 회로에 관한 것이고, 특히 응답 속도를 저하시키지 않고 소비 전류를 절감시킬 수 있는 정전압 회로에 관한 것이다.
종래, 휴대 전화 등에 사용되는 전지를 전원으로 하는 정전압 회로에서는 출력 전압의 변동에 대한 응답 속도를 빠르게 하기 위하여, 오차 증폭 회로의 바이어스 전류를 크게 할 필요가 있었다.
그러나, 바이어스 전류를 크게 하면 정전압 회로의 소비 전류가 증가한다는 문제가 있었다.
이에, 출력 전류에 비례하여 오차 증폭 회로의 바이어스 전류를 증가시키는 방법이 제안되었다(예컨대, 일본 특허 공개 공보 평3－158912호 참조).
그러나, 상기 공보에 개시된 방법에 따르면, 오차 증폭 회로의 바이어스 전류가 연속적으로 변화하여 위상 보상이 곤란하게 되고, 또한 출력 전류의 급격한 변동에 대한 응답 속도가 늦어진다는 문제가 있다.
도 1은 출력 전류가 미리 설정된 전류값이 되면 차동 증폭 회로로 구성된 오차 증폭 회로의 바이어스 전류를 증가시키도록 한 정전압 회로의 제1 종래예를 나타낸 회로도이다.
도 1에 나타낸 정전압 회로(100)에서는 출력 트랜지스터(M101)의 드레인 전류에 비례한 PMOS 트랜지스터(M107)의 드레인 전류를 저항(R103)에 공급하고, 저항(R103)의 전압 강하가 기준 전압(Vs) 이상이 되면, 비교기(CMP)는 고레벨의 신호를 출력하여 NMOS 트랜지스터(M106)를 온 시킴으로써, 차동 증폭 회로의 바이어스 전류(ia)에 전류원으로부터의 정전류(ib)가 가산되도록 하였다.
또한, 제2 종래예로서, 출력 전류의 크기를 오차 증폭 회로를 구성하는 차동 증폭 회로의 양쪽 입력단의 전압차로 검출하고, 이 전압차가 미리 정해진 전압 이상이 되면, 상기 차동 증폭 회로의 바이어스 전류를 증가시키도록 한 것도 있었다(예컨대, 일본 특허 공개 공보 2004－240646호 참조).
그러나, 제1 종래예인 도 1의 정전압 회로(100)에서는 출력 전류의 급격한 변동에 대한 응답 속도는 개선할 수 있으나, 이 정전압 회로(100)를 IC화한 경우, 저항(R103)을 고정밀도로 하는 것이 곤란하여 바이어스 전류를 전환하는 시점의 출력 전류를 정확하게 설정할 수 없다는 문제가 있었다.
바이어스 전류를 전환하는 시점의 출력 전류를 정확하게 설정하기 위해서는, 저항(R103)을 트리밍 가능한 저항으로 할 필요가 있어 결과적으로 칩 면적의 증가 및 트리밍 공정의 추가로 인한 비용 상승의 문제를 초래하게 된다.
또한, 제2 종래예의 정전압 회로에서는 MOS 트랜지스터의 게이트-소스간 전압이 제조 프로세스의 영향이나 온도 변화에 따라 변화하므로, 출력 전류와 차동 증폭 회로의 양쪽 입력단 사이의 전압차의 관계를 정확하게 설정하는 것이 곤란하였다.
또한, 제2 종래예에서는 차동 증폭 회로의 양쪽 입력단 사이의 전압차를 검출하기 위하여, 2개의 차동 증폭 회로가 추가로 필요하며, 상기 2개의 차동 증폭 회로의 입력 오프셋 전압을 상기 미리 정해진 전압을 검출하는 데에 사용하고 있으나, 입력 오프셋 전압의 값도 제조 프로세스와 온도 변화의 영향을 받기 때문에, 역시 바이어스 전류를 전환 시의 출력 전류의 정밀도를 향상시킬 수 없었다.
본 발명은 이와 같은 문제를 해결하기 위하여 이루어진 것으로서, 출력 전류의 급격한 변동에 대한 응답 속도가 빠르고, 또한 바이어스 전류를 증가시키는 시 점의 출력 전류의 값을 정확하게 설정할 수 있는 정전압 회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 정전압 회로는 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 회로에 있어서,
입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자로 출력하는 출력 트랜지스터와,
상기 출력 단자로부터의 출력 전압에 비례한 비례 전압과 미리 정해진 기준 전압이 각각 대응하는 입력단에 입력되고, 상기 비례 전압과 상기 미리 정해진 기준 전압이 동일하게 되도록 상기 출력 트랜지스터의 동작을 제어하는 차동 증폭 회로를 포함한 오차 증폭 회로부와,
상기 차동 증폭 회로의 한 쌍의 입력 트랜지스터의 부하를 이루고 또한 전류 미러 회로를 이루는 한 쌍의 트랜지스터의 제어 전극의 전압과, 상기 출력 트랜지스터의 제어 전극의 전압을 비교하는 히스테리시스 특성을 갖는 전압 비교 회로부를 구비하고,
상기 차동 증폭 회로는 상기 전압 비교 회로부의 전압 비교 결과에 따라 상기 각각의 입력 트랜지스터에 공급하는 바이어스 전류를 가변하는 것이다.
또, 상기 차동 증폭 회로는 상기 전압 비교 회로부의 전압 비교 결과로부터, 상기 전류 미러 회로를 이루는 트랜지스터의 제어 전극의 전압이 상기 출력 트랜지스터의 제어 전극의 전압 이상이 된 것을 검출하면, 상기 바이어스 전류를 증 가시키도록 하였다.
또, 상기 전압 비교 회로부의 히스테리시스 전압은 상기 바이어스 전류 증가 시의 상기 전류 미러 회로를 이루는 트랜지스터의 게이트 전압 증가분보다 크게 설정되었다.
구체적으로는, 상기 출력 트랜지스터 및 상기 전류 미러 회로를 이루는 트랜지스터는 각각 동일한 전도형의 MOS 트랜지스터이며, 상기 전압 비교 회로부는 상기 출력 트랜지스터의 게이트-소스간 전압과 상기 전류 미러 회로를 이루는 트랜지스터의 게이트-소스간 전압을 비교하도록 하였다.
또한, 상기 오차 증폭 회로는 상기 차동 증폭 회로로 이루어지고, 상기 출력 트랜지스터는 상기 차동 증폭 회로의 출력 신호에 따라 동작이 제어되도록 하였다.
본 발명의 정전압 회로에 의하면, 상기 출력 트랜지스터의 동작을 제어하는 오차 증폭 회로부의 상기 차동 증폭 회로에서 한 쌍의 입력 트랜지스터의 부하로서 기능하고 또한 전류 미러 회로를 이루는 트랜지스터의 제어 전극의 전압과, 상기 출력 트랜지스터의 제어 전극의 전압을 비교하는, 히스테리시스를 갖는 전압 비교 회로부를 구비하고, 이 전압 비교 회로부의 전압 비교 결과에 따라 상기 차동 증폭 회로의 상기 각 입력 트랜지스터에 공급하는 바이어스 전류를 가변시키도록 하였다. 따라서, 상기 출력 단자로부터 출력되는 출력 전류의 급격한 변동에 대한 응답 속도가 빠르고, 또한 차동 증폭 회로의 바이어스 전류를 증가시키는 시점의 상기 출력 전류의 값을 정확하게 설정할 수 있다.
또한, 상기 차동 증폭 회로에서의 한 쌍의 입력 트랜지스터의 부하를 이루고 또한 전류 미러 회로를 이루는 트랜지스터의 제어 전극의 전압과 상기 출력 트랜지스터의 제어 전극의 전압을 비교하는, 히스테리시스를 갖는 전압 비교 회로부를 추가하는 간단한 회로 구성만으로도 지터의 발생이 없고 또한 출력 전류 변동에 대한 고속 응답이 가능하게 된다.
다음에, 도면에 나타내는 실시예에 근거하여 본 발명을 상세하게 설명한다.
도 2는 본 발명의 제1 실시예에 따른 정전압 회로의 회로예를 나타낸 도면이다.
도 2에 나타낸 바와 같이, 정전압 회로(1)는 입력 단자(IN)에 입력된 입력 전압(Vin)으로부터 미리 정해진 정전압을 생성하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력하는 시리즈 레귤레이터를 이룬다.
정전압 회로(1)는 미리 정해진 기준 전압(Vref)을 생성하여 출력하는 기준 전압 발생 회로(2), 출력 전압(Vout)을 분압하여 분압 전압(Vfb)을 생성하여 출력하는 출력 전압 검출용의 저항(R1, R2), 게이트에 입력되는 신호에 따라 출력 단자(OUT)에 출력하는 전류(iout)를 제어하는 PMOS 트랜지스터를 이루는 출력 트랜지스터(M1), 분압 전압(Vfb)이 기준 전압(Vref)과 동일하게 되도록 출력 트랜지스터(M1)의 동작을 제어하는 차동 증폭 회로(3) 및 히스테리시스 비교기(4)를 구비한다.
또한, 차동 증폭 회로(3)는 PMOS 트랜지스터(M2, M3), NMOS 트랜지스 터(M4~M6), 미리 정해진 정전류(i1)를 공급하는 정전류원(11) 및 미리 정해진 정전류(i2)를 공급하는 정전류원(12)으로 구성되며, 오차 증폭 회로부를 이룬다. 또한, 히스테리시스 비교기(4)는 전압 비교 회로부를 이룬다.
출력 트랜지스터(M1)는 입력 단자(IN)와 출력 단자(OUT)의 사이에 접속되고, 출력 단자(OUT)와 접지 전압(Vss)의 사이에 저항(R1, R2)이 직렬로 접속된다. 저항(R1)과 저항(R2)의 접속부로부터 분압 전압(Vfb)이 출력된다.
차동 증폭 회로(3)의 반전 입력단에 기준 전압(Vref)이 입력되고, 비반전 입력단에 분압 전압(Vfb)이 입력되며, 출력단이 출력 트랜지스터(M1)의 게이트에 접속된다.
NMOS 트랜지스터(M4 및 M5)는 차동쌍을 이루는 입력 트랜지스터이고, NMOS 트랜지스터(M4)의 게이트에는 기준 전압(Vref)이 입력되며, NMOS 트랜지스터(M5)의 게이트에는 분압 전압(Vfb)이 입력된다.
PMOS 트랜지스터(M2 및 M3)는 전류 미러 회로를 형성하며 상기 차동쌍의 부하를 구성한다.
PMOS 트랜지스터(M2 및 M3)에서 각각의 소스는 입력 전압(Vin)에 접속되고, 각각의 게이트는 서로 접속되며 그 접속점은 PMOS 트랜지스터(M2)의 드레인에 접속된다. PMOS 트랜지스터(M2)의 드레인과 NMOS 트랜지스터(M5)의 드레인은 서로 접속된다. 또한 PMOS 트랜지스터(M3)의 드레인과 NMOS 트랜지스터(M4)의 드레인은 서로 접속되며 그 접속점이 차동 증폭 회로(3)의 출력단을 이루고 출력 트랜지스터(M1)의 게이트에 접속된다.
NMOS 트랜지스터(M4 및 M5)의 각각의 소스는 서로 접속되고, 그 접속점과 접지 전압(Vss)의 사이에는 NMOS 트랜지스터(M6)와 정전류원(12)의 직렬 회로 및 정전류원(11)이 병렬로 접속된다.
NMOS 트랜지스터(M6)의 게이트는 히스테리시스 비교기(4)의 출력단에 접속되고, 히스테리시스 비교기(4)의 비반전 입력단은 PMOS 트랜지스터(M2)의 게이트와 접속되며, 히스테리시스 비교기(4)의 반전 입력단은 출력 트랜지스터(M1)의 게이트와 접속된다.
이와 같은 구성에 있어서, 출력 트랜지스터(M1)의 게이트 전압이 PMOS 트랜지스터(M2)의 게이트 전압보다 저하하면, 히스테리시스 비교기(4)는 출력 신호를 고레벨로 하여 NMOS 트랜지스터(M6)를 온 시킨다.
NMOS 트랜지스터(M6)가 온 되면, NMOS 트랜지스터(M4 및 M5)에 공급되는 바이어스 전류가 정전류(i1)로부터 정전류(i1＋i2)로 증가된다.
여기서, 출력 트랜지스터(M1), PMOS 트랜지스터(M2)의 각각의 게이트-소스간 전압에 대하여 설명한다.
출력 트랜지스터(M1)의 게이트-소스간 전압을 Vgs1로 하고, PMOS 트랜지스터(M2)의 게이트-소스간 전압을 Vgs2로 하면, 게이트-소스간 전압(Vgs1 및 Vgs2)은 아래의 (1)식 및 (2)식과 같게 된다.
Vgs1 = Vth＋(2×id1/β1)0.5 (1)
Vgs2 = Vth＋(2×id2/β2)0.5 (2)
상기 (1)식 및 (2)식에서 Vth는 PMOS 트랜지스터의 임계값 전압, id1은 출력 트랜지스터(M1)의 드레인 전류(≒출력 전류(iout)), id2는 PMOS 트랜지스터(M2)의 드레인 전류를 나타낸다.
또, 상기 β1 및 β2는 아래의 (3)식 및 (4)식과 같이 나타내어진다.
β1 = μ×Cox×W1/2×L1 (3)
β2 = μ×Cox×W2/2×L2 (4)
상기 (3)식 및 (4)식에서 μ는 이동도, Cox는 단위 면적당 게이트 산화막 용량, W1은 출력 트랜지스터(M1)의 게이트 폭, L1은 출력 트랜지스터(M1)의 게이트 길이, W2는 PMOS 트랜지스터(M2)의 게이트 폭, L2는 PMOS 트랜지스터(M2)의 게이트 길이를 나타낸다.
도 3은 도 2의 출력 트랜지스터(M1)의 드레인 전류(id1), 출력 트랜지스터(M1)의 게이트-소스간 전압(Vgs1) 및 PMOS 트랜지스터(M2)의 게이트-소스간 전압(Vgs2)의 관계예를 나타낸 도면이다.
또한, 도 3에서는 입력 전압(Vin)을 기준으로 하여 각 게이트-소스간 전압(Vgs1, Vgs2)을 나타낸다.
또한, 출력 트랜지스터(M1)의 드레인 전류(id1)는 출력 전류(iout)와 대략 동일하기 때문에, 도 3의 드레인 전류(id1)를 출력 전류(iout)로 할 수 있다.
도 3에서 점선은 출력 트랜지스터(M1)의 게이트 전압(Vgs1)을 나타내고, 실선은 PMOS 트랜지스터(M2)의 게이트 전압(Vgs2)을 나타낸다.
드레인 전류(id1)가 0A인 경우, Vgs1=Vth, Vgs2=Vth＋(2×i1/β2)0.5이기 때문에, Vgs1＜Vgs2이다.
출력 트랜지스터(M1) 및 PMOS 트랜지스터(M2)의 각 소스 전압은 각각 입력 전압(Vin)이다.
이 때문에, 드레인 전류(id1)가 증가하면, 게이트-소스간 전압(Vgs1)은 증가하고, 게이트-소스간 전압(Vgs2)은 감소한다.
드레인 전류(id1)의 증가에 따라 출력 트랜지스터(M1)의 게이트 전압이 증가하는 동시에 PMOS 트랜지스터(M2)의 게이트 전압이 감소하여 Vgs1=Vgs2가 되면, 히스테리시스 비교기(4)의 출력 신호의 신호 레벨이 반전하여 NMOS 트랜지스터(M6)가 온 됨으로써 차동 증폭 회로(3)의 바이어스 전류가 증가하게 된다.
이 때의 출력 트랜지스터(M1)의 드레인 전류(id1)의 전류값을 id1a로 하고, PMOS 트랜지스터(M2)의 드레인 전류(id2)의 전류값을 id2a로 하면, Vgs1=Vgs2이기 때문에, 상기 (1)식 및 (2)식으로부터 아래의 (5) 식을 얻을 수 있다.
Vth＋(2×id1a/β1)0.5 = Vth＋(2×id2a/β2)0.5 (5)
상기 (5)식의 양변의 동일한 항을 소거하면, 아래의 (6)식과 같게 된다.
(id1a/β1)0.5 = (id2a/β2)0.5 (6)
상기 (6)식에 상기 (3)식 및 (4)식의 β1과 β2를 대입하여 정리하면 아래의 (7)식이 얻어진다.
id1a/(W1/L1) = id2a/(W2/L2) (7)
상기 (7)식으로부터 id1a를 구하면, 아래의 (8)식과 같게 된다.
id1a = id2a×(W1×L2)/(W2×L1) (8)
출력 트랜지스터(M1)의 게이트 전압과 PMOS 트랜지스터(M3)의 드레인 전압은 동일한 전압이다. 또한, PMOS 트랜지스터(M2)의 드레인 전압과 게이트 전압은 동일한 전압이다. 따라서, Vgs1=Vgs2인 경우, PMOS 트랜지스터(M2와 M3)의 각 드레인 전압은 동일하다.
PMOS 트랜지스터(M2와 M3)의 게이트는 공통으로 접속되어 동일한 전압이기 때문에, PMOS 트랜지스터(M2와 M3)의 각 드레인 전류는 동일하게 된다.
PMOS 트랜지스터(M2와 M3)의 각 드레인 전류의 합계가 정전류(i1)인 경우, Vgs1=Vgs2일 때의 PMOS 트랜지스터(M2)의 드레인 전류값(id2a)은 i1/2이다.
이 값을 상기 (8)식에 대입하면, 바이어스 전류를 증가시키는 시점의 드레인 전류값(id1a)은 아래의 (9)식과 같게 된다.
id1a = (i1/2)×(W1×L2)/(W2×L1) (9)
일반적으로 반도체 장치 내에서의 증폭 회로의 바이어스 전류는 극도로 정밀하게 설정되어 있다. 또한, MOS 트랜지스터의 게이트 폭(W)과 게이트 길이(L)도 고정밀도로 설정할 수 있기 때문에, 상기 (9)식의 우변을 고정밀도로 설정할 수 있다. 따라서, 차동 증폭 회로(3)의 바이어스 전류를 증가시키는 시점의 드레인 전류(id1), 즉 출력 전류(iout)를 고정밀도로 설정할 수 있다.
또한, 차동 증폭 회로(3)의 바이어스 전류가 증가하면, 이 증가에 따라 PMOS 트랜지스터(M2)의 드레인 전류(id2)가 증가하기 때문에, PMOS 트랜지스터(M2) 의 게이트-소스간 전압(Vgs2)이 도 3에 나타낸 바와 같이 하향 화살표 방향으로 ΔV만큼 커진다. 이에 따라 히스테리시스 비교기(4)의 비반전 입력단의 전압이 저하된다.
히스테리시스 비교기(4)는 그 출력 신호 레벨이 원래로 되돌아가지 않도록 도 3에 Vos로 나타내는 히스테리시스 전압을 갖고 있다.
히스테리시스 전압(Vos)은 도 3에 나타낸 바와 같이, 증가한 전압(ΔV)보다 조금 큰 전압이 되도록 한다.
드레인 전류(id1)가 감소되는 경우, 게이트-소스간 전압(Vgs1)에 히스테리시스 전압(Vos)을 더한 전압(Vgs1＋Vos)이 게이트-소스간 전압(Vgs2) 이하가 되면, 히스테리시스 비교기(4)의 출력 신호가 저레벨로 되어 NMOS 트랜지스터(M6)가 오프됨으로써 차동 증폭 회로(3)의 바이어스 전류가 정전류(i1)로만 된다. 이로부터 PMOS 트랜지스터(M2)의 게이트-소스간 전압(Vgs2)이 도 3의 상향 화살표로 나타낸 바와 같이 히스테리시스 전압(Vos)만큼 신속하게 상승된다.
이와 같이, 본 실시예에 따른 정전압 회로(1)는 오차 증폭 회로부를 이루는 차동 증폭 회로(3)의 바이어스 전류를 증가시키는 시점의 출력 전류(iout)의 값을 바이어스 전류(i1), MOS 트랜지스터의 게이트 폭(W) 및 게이트 길이(L)만으로 설정할 수 있다.
상기 바이어스 전류(i1), 게이트 폭(W) 및 게이트 길이(L)는 모두 고정밀도로 설계 가능한 매개 변수이므로, 출력 전류의 급격한 변동에 대한 응답 속도가 빠르고 또한 차동 증폭 회로의 바이어스 전류를 증가시키는 시점의 출력 전류(iout) 의 값을 정확하게 설정할 수 있게 된다.
도 1은 종래의 정전압 회로의 회로예를 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 정전압 회로의 회로예를 나타낸 도면.
도 3은 도 2의 드레인 전류(id1), 각 게이트-소스간 전압(Vgs1 및 Vgs2)의 관계예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 정전압 회로 2: 기준 전압 발생 회로
3: 차동 증폭 회로 4: 히스테리시스 비교기
M1: 출력 트랜지스터 R1, R2: 저항
M2, M3: PMOS 트랜지스터 M4~M6: NMOS 트랜지스터
11, 12: 정전류원

Claims (5)

  1. 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 회로에 있어서,
    입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자로 출력하는 출력 트랜지스터와,
    상기 출력 단자로부터의 출력 전압에 비례한 비례 전압과 미리 정해진 기준 전압이 각각 대응하는 입력단에 입력되고, 상기 비례 전압과 상기 미리 정해진 기준 전압이 동일하게 되도록 상기 출력 트랜지스터의 동작을 제어하는 차동 증폭 회로를 포함한 오차 증폭 회로부와,
    상기 차동 증폭 회로의 한 쌍의 입력 트랜지스터의 부하를 이루고 또한 전류 미러 회로를 이루는 한 쌍의 트랜지스터의 제어 전극의 전압과, 상기 출력 트랜지스터의 제어 전극의 전압을 비교하는, 히스테리시스 특성을 갖는 전압 비교 회로부
    를 구비하고,
    상기 차동 증폭 회로는 상기 전압 비교 회로부의 전압 비교 결과에 따라 상기 각각의 입력 트랜지스터에 공급하는 바이어스 전류를 가변시키는 것을 특징으로 하는 정전압 회로.
  2. 제1항에 있어서,
    상기 차동 증폭 회로는 상기 전압 비교 회로부의 전압 비교 결과로부터, 상기 전류 미러 회로를 이루는 트랜지스터의 제어 전극의 전압이 상기 출력 트랜지스터의 제어 전극의 전압 이상이 된 것을 검출하면, 상기 바이어스 전류를 증가시키는 것을 특징으로 하는 정전압 회로.
  3. 제1항에 있어서,
    상기 전압 비교 회로부의 히스테리시스 전압은 상기 바이어스 전류를 증가시키는 시점의 상기 전류 미러 회로를 이루는 트랜지스터의 게이트 전압 증가분보다 크게 설정되는 것을 특징으로 하는 정전압 회로.
  4. 제1항에 있어서,
    상기 출력 트랜지스터 및 상기 전류 미러 회로를 이루는 트랜지스터는 각각 동일한 전도형의 MOS 트랜지스터이며, 상기 전압 비교 회로부는 상기 출력 트랜지스터의 게이트-소스간 전압과 상기 전류 미러 회로를 이루는 트랜지스터의 게이트-소스간 전압을 비교하는 것을 특징으로 하는 정전압 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 오차 증폭 회로부는 상기 차동 증폭 회로로 이루어지고, 상기 출력 트랜지스터는 상기 차동 증폭 회로의 출력 신호에 따라 동작이 제어되는 것을 특징으로 하는 정전압 회로.
KR1020080089180A 2007-09-11 2008-09-10 정전압 회로 KR101059901B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00235372 2007-09-11
JP2007235372A JP4937865B2 (ja) 2007-09-11 2007-09-11 定電圧回路

Publications (2)

Publication Number Publication Date
KR20090027163A true KR20090027163A (ko) 2009-03-16
KR101059901B1 KR101059901B1 (ko) 2011-08-29

Family

ID=40431164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080089180A KR101059901B1 (ko) 2007-09-11 2008-09-10 정전압 회로

Country Status (4)

Country Link
US (1) US8054052B2 (ko)
JP (1) JP4937865B2 (ko)
KR (1) KR101059901B1 (ko)
CN (1) CN101387892B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009303317A (ja) * 2008-06-11 2009-12-24 Ricoh Co Ltd 基準電圧発生回路及びその基準電圧発生回路を備えたｄｃ−ｄｃコンバータ
JP5361614B2 (ja) * 2009-08-28 2013-12-04 ルネサスエレクトロニクス株式会社 降圧回路
JP5467845B2 (ja) * 2009-09-29 2014-04-09 セイコーインスツル株式会社 ボルテージレギュレータ
JP5402530B2 (ja) 2009-10-27 2014-01-29 株式会社リコー 電源回路
KR101685016B1 (ko) * 2010-12-15 2016-12-13 한국전자통신연구원 바이어스 회로 및 그것을 포함하는 아날로그 집적회로
CN102566637B (zh) * 2010-12-31 2014-05-07 株式会社理光 调整低压差线性稳压器的方法以及低压差线性稳压器
CN102650893B (zh) * 2011-02-25 2014-09-17 株式会社理光 一种低压差线性稳压器
US8716993B2 (en) * 2011-11-08 2014-05-06 Semiconductor Components Industries, Llc Low dropout voltage regulator including a bias control circuit
JP6168864B2 (ja) * 2012-09-07 2017-07-26 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
US9170590B2 (en) 2012-10-31 2015-10-27 Qualcomm Incorporated Method and apparatus for load adaptive LDO bias and compensation
US9122293B2 (en) 2012-10-31 2015-09-01 Qualcomm Incorporated Method and apparatus for LDO and distributed LDO transient response accelerator
US9235225B2 (en) 2012-11-06 2016-01-12 Qualcomm Incorporated Method and apparatus reduced switch-on rate low dropout regulator (LDO) bias and compensation
US8981745B2 (en) 2012-11-18 2015-03-17 Qualcomm Incorporated Method and apparatus for bypass mode low dropout (LDO) regulator
EP2857923B1 (en) * 2013-10-07 2020-04-29 Dialog Semiconductor GmbH An apparatus and method for a voltage regulator with improved output voltage regulated loop biasing
KR20170019672A (ko) * 2015-08-12 2017-02-22 에스케이하이닉스 주식회사 반도체 장치
JP2017126259A (ja) * 2016-01-15 2017-07-20 株式会社東芝 電源装置
US9904305B2 (en) * 2016-04-29 2018-02-27 Cavium, Inc. Voltage regulator with adaptive bias network
GB2557224A (en) * 2016-11-30 2018-06-20 Nordic Semiconductor Asa Voltage regulator
JP6761361B2 (ja) 2017-02-08 2020-09-23 株式会社東芝 電源装置
JP6740169B2 (ja) * 2017-04-25 2020-08-12 株式会社東芝 電源装置
JP6850199B2 (ja) * 2017-05-30 2021-03-31 新日本無線株式会社 電源回路
JP7042658B2 (ja) * 2018-03-15 2022-03-28 エイブリック株式会社 ボルテージレギュレータ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216354A (ja) * 1986-03-18 1987-09-22 Fujitsu Ltd 可変抵抗素子およびこの抵抗素子を用いた半導体装置
JPH03158912A (ja) 1989-11-17 1991-07-08 Seiko Instr Inc ボルテージ・レギュレーター
JP3158912B2 (ja) 1994-12-22 2001-04-23 住友金属工業株式会社 ステンレス鋼の精錬方法
JP3427637B2 (ja) * 1996-09-30 2003-07-22 ヤマハ株式会社 基準電圧発生回路
IT1308857B1 (it) * 1999-10-29 2002-01-11 St Microelectronics Srl Metodo e circuito di lettura per una memoria non volatile.
KR100873287B1 (ko) 2002-02-26 2008-12-11 매그나칩 반도체 유한회사 히스테리시스 특성을 가지는 비교기
JP4251826B2 (ja) * 2002-06-26 2009-04-08 株式会社リコー 定電圧回路
JP3852399B2 (ja) 2002-11-29 2006-11-29 株式会社リコー 電源切替回路
JP4217497B2 (ja) * 2003-02-05 2009-02-04 株式会社リコー 定電圧回路
CN1307720C (zh) * 2003-06-27 2007-03-28 富士通株式会社 半导体集成电路
JP4282412B2 (ja) * 2003-09-02 2009-06-24 株式会社東芝 電流源回路
KR100773088B1 (ko) * 2005-10-05 2007-11-02 한국과학기술원 전류 귀환을 이용한 ａｍｏｌｅｄ 구동회로
JP2007128292A (ja) * 2005-11-04 2007-05-24 Ricoh Co Ltd ボルテージレギュレータ
KR100665454B1 (ko) 2006-06-05 2007-01-04 (주)태진기술 스위칭 제어 정전압 발생회로
US7498780B2 (en) * 2007-04-24 2009-03-03 Mediatek Inc. Linear voltage regulating circuit with undershoot minimization and method thereof

Also Published As

Publication number Publication date
JP2009069964A (ja) 2009-04-02
CN101387892A (zh) 2009-03-18
JP4937865B2 (ja) 2012-05-23
US8054052B2 (en) 2011-11-08
CN101387892B (zh) 2011-04-13
US20090066306A1 (en) 2009-03-12
KR101059901B1 (ko) 2011-08-29

Similar Documents

Publication Publication Date Title
KR101059901B1 (ko) 정전압 회로
TWI489239B (zh) 電壓調節器
US8274259B2 (en) Method and charge-up circuit capable of adjusting charge-up current
US8680828B2 (en) Voltage regulator
US8344713B2 (en) LDO linear regulator with improved transient response
US8129966B2 (en) Voltage regulator circuit and control method therefor
JP4956460B2 (ja) 電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器
US8450986B2 (en) Voltage regulator
US6870421B2 (en) Temperature characteristic compensation apparatus
KR101248338B1 (ko) 전압 조정기
US9645593B2 (en) Voltage regulator
US8403559B2 (en) Two-terminal semiconductor sensor device
US20080224679A1 (en) Regulator With Improved Load Regulation
US8026756B2 (en) Bandgap voltage reference circuit
KR101070031B1 (ko) 기준 전류 발생 회로
US20070069700A1 (en) Low-power voltage reference
JP2005148942A (ja) 定電圧回路
US10505438B2 (en) Overcurrent protection circuit and voltage regulator
US8040650B2 (en) Excess-current protection circuit and power supply
JP2004194124A (ja) ヒステリシスコンパレータ回路
JP2005316959A (ja) 定電圧回路
JP2003177828A (ja) 定電流回路
CN104569548B (zh) 一种开关电源的线电压检测电路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140814

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee