JP6850199B2

JP6850199B2 - 電源回路

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Publication number: JP6850199B2
Application number: JP2017106684A
Authority: JP
Inventors: 明紀大前; 俊幸永井
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2017-05-30
Filing date: 2017-05-30
Publication date: 2021-03-31
Anticipated expiration: 2037-05-30
Also published as: JP2018205814A

Description

本発明は、入力電圧が不十分な領域で発生するオーバーシュートを抑制した電源回路に関するものである。

図３に出力電圧ＶＯＵＴを一定電圧に制御する電源回路１０Ｂを示す。１１は入力端子、１２は接地端子、１３は出力端子、１４Ｂは誤差増幅器、１５は基準電圧源、Ｍ１はＰＭＯＳの出力トランジスタ、Ｒ１，Ｒ２は出力端子１３の出力電圧ＶＯＵＴを分圧する分圧抵抗、Ｒ３は出力トランジスタＭ１のバイアス抵抗である。入力端子１１には電圧ＶＩＮの入力電圧源２１が接続され、出力端子１３には出力キャパシタＣ１が接続され、負荷２２は出力キャパシタＣ１に並列に接続されている。

通常の動作では、出力端子１３と接地端子１２との間に接続された抵抗Ｒ１，Ｒ２の共通接続点に得られる帰還電圧ＶＦＢと基準電圧源１５で生成された基準電圧ＶＲＥＦの差分が誤差増幅器１４Ｂで増幅され、その誤差増幅器１４Ｂの出力電圧によってＶＦＢ＝ＶＲＥＦとなるように出力トランジスタＭ１のゲート電圧が制御されることで、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに対応した目標値に制御される。

ところで、近年の電源回路においては、多方面（車、家電、産業機器等）から低消費電流の要求が強く、消費電流を増やさず設計することが求められている。消費電流を絞るためには、誤差増幅器１４Ｂの動作電流（テール電流）などを減らす必要があるが、動作電流を減らすと迅速な応答を実現することができない。とりわけ、入力電圧ＶＩＮが不十分な段階での入力過渡応答は、オーバーシュートが発生しやすい条件であり、何らかの対策が必要となる。

図４は図３の電源回路１０Ｂの入力電圧ＶＩＮが立ち上がる際の出力電圧ＶＯＵＴの変化を示した特性図、図５はその際の過度応答特性を示した図である。図４では、入力電圧ＶＩＮが所定値（２Ｖ）に達すると、出力電圧ＶＯＵＴは点線の傾斜に沿って上昇し、目標電圧（３．３Ｖ）に達するとその後はその電圧値が保持されるように制御される。

しかし、入力電圧ＶＩＮが目標値に至る前の不十分な領域Ｐ１では、図５に示すように、出力トランジスタＭ１のゲート・ソース間電圧ＶＧＳ１が大きくなっている（２．６Ｖ）ため、その状態で入力電圧ＶＩＮが上昇すると、そのゲート・ソース間電圧ＶＧＳ１が適正値（２Ｖ）になるまでに長い時間がかかり、出力トランジスタＭ１が大きく駆動されて、出力電圧ＶＯＵＴが異常に高くなるオーバーシュートが発生する。

近年では半導体装置には低消費電流化の市場要求があり、誤差増幅器１４Ｂの動作電流が削減される傾向にあるので、出力トランジスタＭ１のゲート・ソース間電圧ＶＧＳ１が適正値になるまでの放電時間がさらに伸びるため、オーバーシュートが大きくなり問題視されるケースが増えてきている。

そこで、特許文献１では、電流帰還回路を新たに設けて入力電圧の上昇を検出し、この期間は出力トランジスタを強制的にＯＦＦさせることが行われれている。

特開２００７−１５７０７１号公報

しかしながら、この特許文献１の手法では、入力電圧上昇に対するオーバーシュート量は抑制されるが、トレードオフとして出力トランジスタが再度ＯＮするまでの期間、アンダーシュートが発生する問題がある。

本発明は、上記の課題を鑑みてなされたものであり、その目的は、入力電圧が不十分な状態での入力過度応答において、オーバーシュートを抑制しアンダーシュートも発生させないようにした電源回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の電源回路は、入力電圧を調整することで出力電圧を生成する出力トランジスタと、前記出力電圧に対応する帰還電圧と基準電圧の差分に応じて前記出力トランジスタの制御電圧を生成する誤差増幅器とを備えた電源回路であって、前記誤差増幅器は、前記基準電圧と前記帰還電圧を比較する差動接続入力トランジスタ対と、該差動接続入力トランジスタ対に動作電流を供給する電流源と、前記差動接続入力トランジスタ対の前記比較の結果に応じて前記制御電圧を生成するカレントミラー接続トランジスタ対と、前記差動接続入力トランジスタ対の各ドレインと前記カレントミラー接続トランジスタ対の各ドレインとの間に接続されたゲート接地型トランジスタ対と、前記帰還電圧が前記基準電圧より低下していて且つ前記差動接続入力トランジスタ対の各ドレイン電圧の差分が閾値を超えている期間だけ検出信号を出力する検出器とを備え、前記電流源は前記検出器の前記検出信号により電流を増大させることを特徴とする。
請求項２にかかる発明は、請求項１に記載の電源回路において、前記検出器の前記検出信号を所定時間保持するホールドキャパシタを備えたことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の電源回路において、前記差動接続入力トランジスタ対は、ソースが前記電流源に接続されゲートに前記基準電圧が入力する第１導電型の第２トランジスタと、ソースが前記電流源に接続されゲートに前記帰還電圧が入力する第１導電型の第３トランジスタとで構成され、前記ゲート接地型トランジスタ対は、前記第２トランジスタのドレインにソースが接続されゲートにバイアス電圧が入力する第１導電型の第４トランジスタと、前記第３トランジスタのドレインにソースが接続されゲートに前記バイアス電圧が入力する第１導電型の第５トランジスタとで構成され、前記カレントミラー接続トランジスタ対は、ドレインが前記第４トランジスタのドレインに接続された第２導電型の第６トランジスタと、ドレインとゲートが前記第５トランジスタのドレインと前記第６トランジスタのゲートに接続された第２導電型の第７トランジスタとで構成されている、ことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載の電源回路において、前記電流源は常時ＯＮしている固定電流源と前記検出器の前記検出信号によりＯＮする可変電流源とを並列接続して構成されていることを特徴とする。

本発明によれば、入力電圧が不十分な領域で誤差増幅器の動作電流を増大させるので、その領域での出力トランジスタのゲート・ソース間電圧の増大によるオーバーシュートを抑制することができる。この動作電流増大は入力電圧が不十分な領域でのみ行われるので、通常動作時の消費電流が増大することはない。また、出力トランジスタを強制的にＯＦＦさせずにオーバーシュートを抑制しているため、アンダーシュートが発生することはない。

本発明の第１実施例の電源回路の回路図である。図１の電源回路の動作波形図である。従来の電源回路の回路図である。図３の電源回路の入出力波形図である。図３の電源回路の動作波形図である。

図１に本発明の実施例の電源回路１０Ａを示す。図３で説明したものと同じものには同じ符号をつけて重複説明は省略する。本実施例の誤差増幅器１４Ａは、ソースが電流Ｉ１の固定電流源１４１と電流Ｉ２の可変電流源１４２からなる電流源に共通接続された差動接続入力トランジスタ対を構成するＮＭＯＳ型のトランジスタＭ２，Ｍ３を備え、トランジスタＭ２のゲートには基準電圧源１５から基準電圧ＶＲＥＦが入力し、トランジスタＭ３のゲートには帰還電圧ＶＦＢが入力する。

Ｍ４，Ｍ５はＮＭＯＳ型のゲート接地型トランジスタ対を構成する。トランジスタＭ４はソースがトランジスタＭ２のドレインに接続され、トランジスタＭ５はソースがトランジスタＭ３のドレインに接続されており、それぞれのゲートにはバイアス電圧源１４３により共通のバイアス電圧ＶＢＩＡＳが入力する。

Ｍ６，Ｍ７はトランジスタＭ２，Ｍ３の能動負荷として機能するカレントミラー接続トランジスタ対を構成するＰＭＯＳ型のトランジスタである。トランジスタＭ６はソースが入力端子１１に接続されドレインがトランジスタＭ４のドレインと出力トランジスタＭ１のゲートに接続されている。トランジスタＭ７はソースが入力端子１１に接続されゲートとドレインがトランジスタＭ６のゲートとトランジスタＭ５のドレインに接続されている。

１４４は入力電圧が不十分な状態であることを検出する検出器であり、トランジスタＭ２のドレインであるノードＡの電圧ＶＡとトランジスタＭ３のドレインであるノードＢの電圧ＶＢを取り込み、その差分（ＶＢ−ＶＢ）が予め設定した閾値ＶＴを超えている期間だけ、検出信号を出力する。この検出信号が出力すると、可変電流源１４２がＯＮになって動作して、電流Ｉ２を固定電流源１４１の電流Ｉ１に加算させる。Ｃ２はこの検出器１４４の出力側と接地端子１２との間に接続されたホールドキャパシタであり、（ＶＢ−ＶＡ）が閾値ＶＴより小さくなったときでも、検出器１４４の検出信号を所定時間だけホールドして可変電流源１４２の動作を継続させる。

さて、通常動作時は、出力電圧ＶＯＵＴを抵抗Ｒ１，Ｒ２により分圧した帰還電圧ＶＦＢと基準電圧ＶＲＥＦがトランジスタＭ２，Ｍ３によって比較される。そして、出力電圧ＶＯＵＴが目標値よりも高いときは、ＶＲＥＦ＜ＶＦＢとなるのでノードＡ，Ｂの電圧ＶＡ，ＶＢがＶＡ＞ＶＢとなって、トランジスタＭ６のドレイン電圧が上昇し、出力トランジスタＭ１のゲート・ソース間電圧ＶＧＳ１が小さくなり、出力電圧ＶＯＵＴが低下するような制御が行われる。逆に、出力電圧ＶＯＵＴが目標値よりも低いときは、ＶＲＥＦ＞ＶＦＢとなるのでＶＡ＜ＶＢとなって、トランジスタＭ６のドレイン電圧が低下し、出力トランジスタＭ１のゲート・ソース電圧ＶＧＳ１が大きくなり、出力電圧ＶＯＵＴが高くなるような制御が行われる。

このようにして、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに対応した目標電圧になるような負帰還制御が行われる。このとき、ノードＡ，Ｂの電圧ＶＡ，ＶＢは、ゲート接地型トランジスタ対Ｍ４，Ｍ５により「ＶＢＩＡＳ−ＶＧＳ」（ＶＧＳはトランジスタＭ４，Ｍ５のゲート・ソース間電圧）になるように制御されるので、上記した出力電圧ＶＯＵＴの変動時には、その変動に応じて変動して上記した負帰還制御が行われるが、通常動作時はＶＡ＝ＶＢに保持される。

次に、入力電圧ＶＩＮが低い領域では、誤差増幅器１４ＡはＶＲＥＦ＞ＶＦＢとなっており、その際には出力電圧ＶＯＵＴをできる限り設定電圧に近い電圧に上昇させるように動作する。このとき、ノードＡの電圧ＶＡはノードＢの電圧ＶＢよりも低く、出力トランジスタＭ１のゲート・ソース間電圧ＶＧＳ１が、入力電圧ＶＩＮが十分高い領域のときよりも大きくなる。

このように、入力電圧ＶＩＮが不十分な状態のときは、出力トランジスタＭ１のゲート・ソース間電圧ＶＧＳ１が通常より大きくなっており、この状態から入力電圧ＶＩＮが上昇すると、そのままでは、その出力トランジスタＭ１のゲート・ソース間電圧ＶＧＳ１が適正値になるまでの時間が長くなり出力電圧ＶＯＵＴのオーバーシュートが大きくなることは、前記した通りである。

しかし、本実施例ではこのとき検出器１４４が動作して、出力電圧ＶＯＵＴのオーバーシュートが抑制される。すなわち、入力電圧ＶＩＮが不十分な状態では、ノードＡの電圧ＶＡとノードＢの電圧ＶＢはＶＡ＜ＶＢであって、「ＶＢ−ＶＡ」が閾値ＶＴを超えるので、検出器１４４がその状態を検出して検出信号を出力して、可変電流源１４２を動作させ、誤差増幅器１４Ａの動作電流を「Ｉ１＋Ｉ２」に増大させる。

これにより、出力トランジスタＭ１のゲート・ソース間の電荷を大きく放電するので、そのゲート・ソース間電圧ＶＧＳ１が迅速に小さくなり、出力電圧ＶＯＵＴのオーバーシュートが抑制される。そして、入力電圧ＶＩＮが所定値に復帰したころには、「ＶＢ−ＶＡ」は閾値ＶＴよりも小さくなって、その検出器１４４は動作しなくなる。

検出器１４４そのものは、入力電圧ＶＩＮが所定値の電圧になって上記のように「ＶＢ−ＶＡ」が閾値ＶＴを下回ると検出信号の出力を停止するが、ホールドキャパシタＣ２には検出信号の電荷が残っているので、その電荷によって可変電流源１４２はその後も所定時間だけ電流Ｉ２を流し続ける。

検出器１４４が検出信号の出力を停止するのは出力電圧ＶＯＵＴが目標値に達したときであるが、このとき直ちに誤差増幅器１４Ａの動作電流を「Ｉ１+Ｉ２」からＩ１に切り替えると、出力トランジスタＭ１のゲート・ソース間の電荷を十分に放電することができず、出力電圧ＶＯＵＴがさらに上昇してオーバーシュート抑制が不十分になる恐れがある。

しかし、上記のようにホールドキャパシタＣ２を接続することで、パワートランジスタＭ１のゲート・ソース間の電荷の放電がその後も所定時間だけ継続されて、オーバーシュートの抑制がより効果的となる。以上の動作波形を図２に示した。図２中の点線は図３の従来の電源回路１０Ｂの場合の特性（図５）である。

以上のように、本実施例の電源回路１０Ａは、入力電圧ＶＩＮが低下したときは消費電流が増大するものの、通常動作では電流源１４２は動作せず消費電流は増大しない。

なお、出力トランジスタを強制的にＯＦＦさせずにオーバーシュートを抑制しているため、アンダーシュートが発生することがない。

また、以上説明した電源回路１０Ａにおいて、入力電圧源２１の極性を反転させた際は、基準電圧源１５やバイアス電圧源１４３の極性も逆転させ、ＮＭＯＳトランジスタＭ２〜Ｍ５をＰＭＯＳトランジスタに置き換え、ＰＭＯＳトランジスタＭ１，Ｍ６，Ｍ７をＮＭＯＳトランジスタに置き換えればよい。請求項ではＮＭＯＳトランジスタとＰＭＯＳトランジスタの一方を第１導電型とし、他方を第２導電型として記載した。

１０Ａ，１０Ｂ：電源回路、１１：入力端子、１２：接地端子、１３：出力端子、１４Ａ，１４Ｂ：誤差増幅器、１４１：固定電流源、１４２：可変電流源、１４３：バイアス電圧源、１４４：検出器、１５：基準電圧源
２１：入力電圧源、２２：負荷

Claims

入力電圧を調整することで出力電圧を生成する出力トランジスタと、前記出力電圧に対応する帰還電圧と基準電圧の差分に応じて前記出力トランジスタの制御電圧を生成する誤差増幅器とを備えた電源回路であって、
前記誤差増幅器は、前記基準電圧と前記帰還電圧を比較する差動接続入力トランジスタ対と、該差動接続入力トランジスタ対に動作電流を供給する電流源と、前記差動接続入力トランジスタ対の前記比較の結果に応じて前記制御電圧を生成するカレントミラー接続トランジスタ対と、前記差動接続入力トランジスタ対の各ドレインと前記カレントミラー接続トランジスタ対の各ドレインとの間に接続されたゲート接地型トランジスタ対と、前記帰還電圧が前記基準電圧より低下していて且つ前記差動接続入力トランジスタ対の各ドレイン電圧の差分が閾値を超えている期間だけ検出信号を出力する検出器とを備え、
前記電流源は前記検出器の前記検出信号により電流を増大させることを特徴とする電源回路。
請求項１に記載の電源回路において、
前記検出器の前記検出信号を所定時間保持するホールドキャパシタを備えたことを特徴とする電源回路。
請求項１又は２に記載の電源回路において、
前記差動接続入力トランジスタ対は、ソースが前記電流源に接続されゲートに前記基準電圧が入力する第１導電型の第２トランジスタと、ソースが前記電流源に接続されゲートに前記帰還電圧が入力する第１導電型の第３トランジスタとで構成され、
前記ゲート接地型トランジスタ対は、前記第２トランジスタのドレインにソースが接続されゲートにバイアス電圧が入力する第１導電型の第４トランジスタと、前記第３トランジスタのドレインにソースが接続されゲートに前記バイアス電圧が入力する第１導電型の第５トランジスタとで構成され、
前記カレントミラー接続トランジスタ対は、ドレインが前記第４トランジスタのドレインに接続された第２導電型の第６トランジスタと、ドレインとゲートが前記第５トランジスタのドレインと前記第６トランジスタのゲートに接続された第２導電型の第７トランジスタとで構成されている、ことを特徴とする電源回路。
請求項１、２又は３に記載の電源回路において、
前記電流源は常時ＯＮしている固定電流源と前記検出器の前記検出信号によりＯＮする可変電流源とを並列接続して構成されていることを特徴とする電源回路。