JPS62216354A - 可変抵抗素子およびこの抵抗素子を用いた半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 可変抵抗素子およびこの抵抗素子を用いた半導体装置で
あって、一導電形の半導体基板内に反対導電形の不純物
領域を形成し、該不純物領域上に絶縁膜を介して金属電
極を設け、該金属電極に可変電圧を印加することにより
前記不純物領域の抵抗値を変化させることを可能とし、
また、このような印加電圧によりその抵抗値が変化する
可変抵抗素子を使用して差動回路の２出力のオフセット
をなくすことを可能とする。

（産業上の利用分野〕 本発明は可変抵抗素子およびこの抵抗素子を用いた半導
体装置に関し、特に、一導電形の半導体基板内に形成さ
れた反対導電形の不純物領域を抵抗素子として使用する
可変抵抗素子およびこの可変抵抗素子を用いた半導体装
置に関する。

〔従来の技術〕

従来、一導電形（例えば、Ｎ型）の半導体基板内に形成
された反対導電形（例えば、Ｐ型）の不純物領域を抵抗
素子として使用する場合、半導体基板には不純物領域に
対して固定された逆バイアス電圧が印加されるだけであ
るため、この不純物領域における抵抗値は該不純物領域
（拡散層）の深さ、厚さおよびドーピング濃度等により
規定されることになる。

そのため、例えば、差動増幅器や差動対等の差動回路を
有する半導体装置にあっては、前記抵抗素子の抵抗値を
可変することができないのでそのような半導体装置の調
整は半固定抵抗器を外付けして行わなければならない。

次に、この従来の抵抗素子を使用した半導体装置につい
て説明する。

第６図は従来の抵抗素子を使用した半導体装置、特に、
差動増幅器や差動対等の差動回路を有する半導体装置を
示す回路図であり、１２０は差動回路、１２６は第１の
入力端子、１２７は第２の入力端子、１２８は第１の出
力端子、１２９は第２の出力端子である。

差動回路１２０は、４つの抵抗素子Ｒ＋ｚ＋　　＋　Ｒ
ＩＺ３Ｒ１□４およびＲ１１゜と２つのトランジスタＱ
１２２およびＱＩ２８により構成されている。そして、
差動回路１２０の第１の入力端子１２６および第２の入
力端子１２７はそれぞれトランジスタＱＩ２ｇのペース
およびトランジスタＱ、、、のベースに接続され、また
、差動回路１２０の第１出力端子１２８および第２の出
力端子１２９はそれぞれトランジスタＱＩ２２のコレク
タおよびトランジスタＱ、２５のコレクタに接続されて
いる。

そして、抵抗素子ＲＩ２１　とＲ１２４を介してトラン
ジスタＱ　Ｉ２２のコレクタとトランジスタＱ　１２　
ｓのコレクタとに第１の電源の電圧Ｖが印加され、また
、トランジスタＱ１□２のエミッタとトランジスタＱ目
５のエミッタは抵抗素子Ｒ，□３とＲ１’ｌ。

を介して第２の電［１５０に接続されている。

ところで、この差動回路１２０は第１の入力端子１２６
と第２の入力端子１２７に同一の信号（同じ電位、）が
入力されたときには、第１の出力端子１２８と第２の出
力端子１２９の２出力間には差電圧が発生してはならな
い。

しかし、この差動回路１２０ば通常他の必要な回路と共
に１つの半導体基板上に集積して形成されるものである
ため、抵抗素子Ｒ１□、とＲＩ２４の抵抗値、抵抗素子
Ｒ８２３とＲＩ３゜の抵抗値並びにトランジスタＱ、、
、とＱｌ□、の増幅率等の動作特性等を全く同一に製造
することは困難であり、実際に製造された半導体装置の
差動回路１２０は前記抵抗素子並びにトランジスタの個
々のバラツキ誤差により、そのままでは正しく動作させ
ることができない。

そのため、従来、差動増幅器や差動対等の差動回路１２
０を有する半導体装置を正しく動作させるためには、例
えば抵抗素子Ｒ１３゜の両端から調整用端子１３１およ
び１３２を半導体装置の接続ピンとして引出し、この調
整用端子１３１および１３２を使用して抵抗素子ＲＩ３
゜と並列に半固定抵抗器Ｖ　Ｒ＋　ｂ。を外付けし、そ
して、該半固定抵抗器Ｖ　ＲＩ　６゜を調整することに
より、２つの入力端子に同一の電圧が入力されたときに
は２つの出力端子には差電圧が出力されないようになさ
れている。

［発明が解決しようとする問題点〕 上述したように、従来の内蔵型抵抗素子はその抵抗値を
変化させることができず、抵抗値は固定されている。そ
のため、このような抵抗値が固定された抵抗素子を使用
した、例えば、差動増幅器や差動対等の差動回路１２０
を有する半導体装置は、その動作を正しく行わせるため
に半導体装置の接続ビンとして引出された調整用端子１
３１および１３２に半固定抵抗器ＶＲ，，。を外付けし
なければならず、また、該半固定抵抗器ＶＲＩ６０を外
付けした後筒１の入力端子１２６と第２の入力端子１２
７に同一の調整用電圧を印加して第１の出力端子１２８
と第２の出力端子１２９との間に差電圧が出力されない
ように前記半固定抵抗器ＶＲＩ６゜を調整しなければな
らない。すなわち、半導体装置の使用者はかなりの手間
を要する半固定抵抗器ＶＲ＋６゜の外付けおよび調整作
業を行わなければならない。

また、このような半導体装置を製造して出荷する場合、
個々の半導体装置に対して一定基準を満足しているか否
かの特性試験が行われ該一定基準を満足していないもの
は廃棄されることになるが、この廃棄される半導体装置
の中には前記抵抗素子Ｒ＋ｚ＋　　＋　ＲＩ２３　　＋
　ＲＩｔｓおよびＲ１３゜並びにトランジスタＱ、２．
およびＱＩ□、のバラツキ誤差に起因するものが相当数
台まれており製品の歩留り面上の面でも大きな障害とな
っている。

本発明の主な目的は、上述した従来形の抵抗素子および
それを用いた半導体装置に鑑み、一導電形の半導体基板
内に反対導電形の不純物領域を形成し、該不純物領域上
に絶縁膜を介して金属電極を設け、該金属電極に可変電
圧を印加することにより、または、一導電形の半導体基
板内に反対導電形の不純物領域を形成し、この半導体基
板に不純＠Ｊ領領域対する逆バイアスの範囲内で可変電
圧を印加することにより、前記不純物領域の抵抗値を変
化させることにある。

また、本発明の他の主な目的は、印加電圧によりその抵
抗値が変化する可変抵抗素子を使用して差動回路の２出
力のオフセットをなくし、半導体装置に対する半固定抵
抗器の外付は作業および調整作業を不要として使用者の
手間を省くと共に製品の歩留りを向上することにある。

〔問題点を解決するための手段〕

本発明の第１の形態によれば、第１図に示されるような
、一導電形の半導体基板１６と、該半導体基板１６内に
形成され２つの接続端Ａ、Ｂが設けられた前記半導体基
板１６と反対導電形の不純物領域１１と、該不純物領域
１１上に形成された絶縁膜１３と、該絶縁膜１３上に設
けられた金属電極工２と、を具備し、前記半導体基板１
６には前記不純物領域１１に対して逆バイアス電圧を印
加し、前記金属電極１２に可変電圧を印加した可変抵抗
素子が提供される。

また、本発明の第２の形態によれば、第２図に示される
ような、一導電形の半導体基板１６と、該半導体基板Ｉ
Ｇ内に形成され２つの接続端Ａ。

Ｂが設けられた前記半導体基板１６と反対導電形の不純
物領域ＩＩと、を具備し、前記半導体基板１６に前記不
純物領域１１に対して逆バイアスとなる範囲の可変電圧
を前記半導体基板１Ｇに印加した可変抵抗素子が提供さ
れる。

さらに、本発明の第３の形態によれば、第３図に示され
るような、半導体装置であって、該半導体装置は、第１
の電源４七、第２の電源５と、前記第１の電源４と前記
第２の電源５とに接続された２入力２６　、２７および
２出力２８　、２９を有する差動回路２と、該差動回路
２の２出力２８　、２９に接続されたオフセット調整手
段３　（３’　）と、を具備し、前記差動回路２ば、前
記２入力２６　、２７および２出力２８　、２９に接続
された一対のトランジスタＱ２２゜Ｑ２５と、該一対の
トランジスタＱ２□、Ｑ２．のうちの一方と前記第１の
電源４または前記第２の電源５との間に接続された可変
抵抗素子１　（１’　）と、を具備し、該可変抵抗素子
１（１’）は前記オフセット調整手段３（３’）の出力
に接続されている半導体装置が提供される。

［作　用〕 本発明の第１の形態である可変抵抗素子によれば、金属
電極１２に印加する電圧により一導電形の半導体基板１
Ｇ内に形成された反対導電形の不純物領域１１の抵抗値
を変化させることができ、また、本発明の第２の形態で
ある可変抵抗素子によれば、半導体基板１６に印加する
電圧により一導電形の半導体基板１Ｇ内に形成された反
対導電形の不純物領域１１の抵抗値を変化させることが
できる。

さらに、本発明の第３の形態である上記可変抵抗素子を
用いた半導体装置によれば、差動回路２の２出力２８　
、２９に接続されたオフセット手段３の出力により可変
抵抗素子１の抵抗値を変化させ前（工２） 記差動回路２の２出力におけるオフセットをなくすこと
により、半導体装置に対する半固定抵抗器の外付は作業
および調整作業を不要として使用者の手間を省くと共に
製品の歩留りを向上することができる。

〔実施例〕

以下、本発明の実施例を図面に従って説明する。

第１図は本発明に係る第１の可変抵抗素子を示す概略図
であり、１は可変抵抗素子、１１はＰ型不純物領域、１
２は金属電極、１３は絶縁膜、１６はＮ型半導体基板で
ある。

可変抵抗素子１は、周囲と絶縁するためのＰ゛拡散層１
５に囲まれたＮ型半導体基板１６内にＰ型不純物領域１
１が形成され、このＰ型不純物領域１１上に絶縁膜１３
を介して設けられた金属電極１２に可変電圧を印加して
Ｐ型不純物領域１１の抵抗値を変化させるものである。

また、Ｎ型半導体基板１６内にはＮ゛型半導体電極１４
が形成されていて、このＮ゛型半導体電極１４に印加さ
く１３） れる電圧がＮ型半導体基板１Ｇ全体に加わるようになさ
れている。このＮ・型半導体電極に印加する電圧は、Ｐ
型不純物領域１１に対して逆バイアスとなるように、例
えば、電圧＋Ｖが印加されている。

Ｐ型不純＠１１１域１１ニハ２ツ（７）Ｉｌｌ’Ｊｔ＠
Ａ　、　Ｂカ設けられ、金１７１電極１２には制御入力
Ｃが設けられている。また、Ｎ型半導体基板１６および
Ｐ″−拡散Ｎ１５の上部には、絶縁膜１７が設けられて
いる。

次に、上記可変抵抗素子１の抵抗値の変化について説明
する。

Ｐ型不純物ＮＨＩＩの接続端ＡとＢとの間にお１する抵
抗ＩＩは、罰記Ｎ゛型半導体電極１４に一定の逆バイア
ス電圧が印加されている場合には該Ｐ型不純物頌域１１
を構成している拡ｑＩｉ層の深さ、厚さおよびドーピン
グ濃度等により一定の値に規定されている。しかし、こ
のＰ型不ｔｋ物種域１１上に絶縁膜工３を介して設けら
れた金属電極１２に可変電圧を印加することにより接続
＠ＡとＢとの間における抵抗値を変化させることができ
る。

具体的に、制御入力Ｃに正の電圧を印加すると、金属電
極１２が正となり絶縁膜１３の直下のＰ型不純物領域１
１表面に電子が集まり、Ｐ型不純物領域１１の有効断面
積が減小して接続端ＡとＢとの間における抵抗値が大き
くなる。

逆に、制御入力Ｃに負の電圧を印加すると、金属電極１
２が負となり絶縁膜１３の直下のＰ型不純物領域１１表
面にホールが集まり、このホールによるチャンネルで電
流が流れ易くなるために接続端ＡとＢとの間における抵
抗値は小さくなる。

第２図は本発明に係る第２の可変抵抗素子を示す概略図
である。

この可変抵抗素子１′は前述した可変抵抗素子１の制御
入力Ｃを絶縁膜１３上に設けられた金属電極１２に接続
する代わりに、制御入力Ｃ′をＮ型半導体基板１６内に
形成されたＮ”半導体電極１４に接続したものである。

可変抵抗素子１′の他の構成は前記可変抵抗素子ｌと同
様であるためその説明を省略するが、次に、この可変抵
抗素子１′の抵抗値の変化について説明する。

Ｎ型半導体基板工６内に形成されたＰ型不純物領域１１
の接続＠ＡとＢとの間における抵抗値は、該Ｐ型不純＠
ｙ領域１工を構成している拡散層の深さ、厚さおよびド
ーピング濃度等により一定の値に規定されるが、Ｎ型半
導体基板Ｉ６に印加される電圧を可変することにより該
抵抗値を変化させることができる。具体的に、制御入力
１′に印加する電圧をＰ型不純物領域１１に対して逆バ
イアスとなる範囲内で低下させると、すなわちＰ型不純
物領域１１の高電位の接続端Ａの電圧に接近させると、
Ｎ°型半導体電極１４を介してＮ型半導体基板１６に印
加されるバイアス電圧とＰ型不純物領域１１における電
圧とが接近して、Ｎ型半導体基板１６とＰ型不純物領域
１１との接合部付近でば空乏層が減少する。この減少し
た空乏層により、Ｐ型不純物領域１１では電流を流す有
効断面積が増加して接続端Ａと８との間における抵抗値
は小さくなる。

ここで、前記可変抵抗素子１の制御入力Ｃ′に印加され
る電圧はＰ型不純物領域１１の電圧よりも高い電圧（逆
バイアスとなる電圧）とする必要があるのは前述した通
りである。

以上述べた第１の可変抵抗素子１および第２の可変抵抗
素子１′はＮ型半導体基板１６内にＰ型不純物領域１１
を形成したものであるが、Ｐ型の半導体基板内にＮ型の
不純物領域を形成したものも可変抵抗素子として使用で
きるのはいうまでもない。

次に、前述した可変抵抗素子を用いた半導体装置の実施
例について説明する。

第３図は本発明に係る可変抵抗素子を使用した半導体装
置のブロック図であり、Ｉ　（１’　）は可変抵抗素子
、２は差動回路、３はオフセット調整手段、４ば第１の
電源、５は第２の電源である。

本発明の半導体装置は、概略筒１の電源４と、第２の電
源５と、第１の電源４と第２の電源５とに接続された２
入力および２出力を有する差動回路２と、差動回路の２
出力に接続されたオフセソト調整手段と、を具備する。

差動回路２ば３つの固定抵抗素子１’？ｌｌ＋Ｒ１３お
よびＲｚ４並びに可変抵抗素子１（１’）と、２つのト
ランジスタＱ２□およびＱ２５により構成されている。

差動回路２の第１の入力端子２６および第２の入力端子
２７はそれぞれトランジスタＱ２□のベースおよびトラ
ンジスタＱ２．のベースに接続され、また、差動回路２
の第１の出力端子２８および第２の出力端子２９はそれ
ぞれトランジスタＱ２２のコレクタおよびトランジスタ
Ｑ２．のコレクタに接続されている。そして、第１の電
源４は固定抵抗素子Ｒ２，およびＲｔａを介してトラン
ジスタＱ２□のコレクタおよびトランジスタＱ２．のコ
レクタに接続され、また、第２の電源５は固定抵抗素子
ＲＺ３および可変抵抗素子１　（１’　”）を介してト
ランジスタＱ２□のエミッタおよびトランジスタＧｈｓ
のエミッタに接続されている。

オフセット調整手段３　（３’　）には前記差動回路２
の２つの出力が接続され、その出力は可変抵抗素子１（
１’）の制御入力Ｃ（Ｃ’　）に接続されてい第４図は
本発明に係る第１の可変抵抗素子Ｉを使用した半導体装
置の一実施例を示す回路図であり、第３図を具体的に示
したものである。

オフセット調整手段３は差動増幅器６とフィルタ回路７
で構成され、差動増幅器６の入力側にば差動回路２の第
１の出力が接続され、また、差動増幅器６の反転入力側
には、差動回路２の第２の出力が接続されている。差動
増幅器６の出力は抵抗素子ＲｆｆｌとコンデンサＣ７□
で構成されたフィルタ回路７に接続され、該フィルタ回
路７の出力は可変抵抗素子１の制御入力Ｃに接続されて
いる。

可変抵抗素子１の接続端ＡはトランジスタＱ２゜のエミ
ッタに接続され、また、接続端Ｂは第２の電源に接続さ
れている。そして、制御入力Ｃはフィルタ回路７の出力
に接続され、この制御入力Ｃに印加する可変電圧により
接続＠ＡとＢとの間の抵抗値を変化させるようになされ
ている。

次に、可変抵抗素子１を使用した半導体装置の動作につ
いて説明する。

差動回路２の第１の入力端子と第２の入力端子に直流電
位は同一で波形の異なる信号が印加されると、出力端子
２８および出力端子２９との間には２つの入力波形の差
の波形を増幅するとともに、集積された各素子のバラツ
キ誤差のため直流差電圧をも発生する。

この差電圧を持つところの前記差動回路２の第１の出力
および第２の出力は差動増幅器６の入力側および反転入
力側に印加されるが、例えば、第１の出力電圧が第２の
出力電圧よりも高い場合には、差動増幅器６の入力側の
電位が反転入力側の電位よりも高くなり、該差動増幅器
６の出力電圧は上昇する。フィルタ回路７は調整用信号
の帯域を通過させるようになされているため、差動増幅
器６の出力電圧はフィルタ回路７を通過して可変抵抗素
子１の制御入力Ｃに印加される。そして、金属電極１２
に正の電圧が印加されるために前記Ｐ型不純物領域１１
の有効断面積が減小し、接続＠ＡとＢとの間における抵
抗値が大きくなる。そのため、第２の出力電圧は上昇し
第１の出力電圧と等しくなるように負帰還がかかる。

ところで、差動増幅器６にも差動回路が内蔵されている
が、この差動回路に成る程度のバラツキ誤差があったと
しても該差動回路に入力される前記第１の出力および第
２の出力はトランジスタＱ２□およびＱ２５によってそ
れらのトランジスタの利得骨だけ増幅されたものであり
、また、該差動増幅器６の出力電圧は可変抵抗素手工に
帰還されているため、差動増幅器６に内蔵された差動回
路のバラツキ誤差は実用上全く問題はない。

以上において、可変抵抗素子１は、差動増幅器６の入力
側および反転入力側と第１の出力および第２の出力との
接続を考慮することにより抵抗器Ｒ１＋　、ＲＺ３また
はＲ２４のいずれの位置にも設けることができる。また
、第４図に示された実施例は集積素子のバラツキ誤差に
よる直流電位差を無くする回路であるが、フィルタ回路
の周波数特性を変えることにより所望の周波数での電位
差を無くすることも同様の理由により可能である。この
フィルタ回路７は差動増幅器６の入力側と反転入力側と
にそれぞれ設けることもできるが、出力に対する影響を
考えると差動増幅器６の出力側に設けるのが好ましい。

第５図は本発明に係る第２の可変抵抗素子１′を使用し
た半導体装置の一実施例を示す回路図である。

これは、上述した第４図の半導体装置において、フィル
タ回路７の出力に直列で順方向にダイオード８を設け、
該ダイオード８の出力を可変抵抗素子１′の制御入力Ｃ
′に接続するようにしたものである。

このダイオード８によって、可変抵抗素子１′のＮ型半
導体基板１６にはＰ型不純物領域１１に対して逆バイア
スとなる範囲の可変電圧だけが印加され、Ｐ型不純物御
域１１からＮ型半導体基板１Ｇへ電流が流れないように
なされている。

この第５図に示された半導体装置の他の構成および動作
は第４図の半導体装置と同様であるため省略する。

ただ、この第５閏の半導体装置は、例えば、差動回路２
の第１の出力電圧が第２の出力電圧よりも小さい場合等
には可変抵抗素子１′の接続＠ＡとＢとの間における抵
抗値を変化させることができないため、予め第１の出力
電圧が第２の出力電圧より成る程度大きくなるように差
動回路２を設計し、その設計値に対するバラツキ誤差を
可変抵抗素子１′によって調整できるようにする必要が
ある。

〔発明の効果〕

以上詳述したように、本発明の可変抵抗素子は一導電形
の半導体基板内に反対導電形の不純物領域を形成し、該
不純物領域上に絶縁膜を介して金属電極を設け、該金属
電極に可変電圧を印力「することにより、また、一導電
形の半導体基板内に不純物領域を形成し、この半導体基
板に不純物領域に対する逆バイアスの範囲内で可変電圧
を印加することにより、前記不純物領域の抵抗値を変化
させることができる。また、本発明の可変抵抗素子を用
いた半導体装置は差動回路の２出力のオフセソトをなく
し、半導体装置に対する半固定抵抗器の外付は作業およ
び調整作業を不要として使用者の手間を省くと共に製品
の歩留りを向上することができる。

【図面の簡単な説明】

第１図は本発明に係る第１の可変抵抗素子を示す概略図
、 第２図は本発明に係る第２の可変抵抗素子を示す概略図
、 第３図は本発明に係る可変抵抗素子を使用した半導体装
置のブロック図、 第４図は本発明に係る第１の可変抵抗素子を使用した半
導体装置の一実施例を示す回路図、第５図は本発明に係
る第２の可変抵抗素子を使用した半導体装置の一実施例
を示す回路図、第６図は従来の抵抗素子を使用した半導
体装置を示す回路図である。 ■、１′・・・可変抵抗素子、　２・・・差動回路、３
．３′・・・オフセット調整手段、 ４・・・第１の電源、　　　　　　５・・・第２の電源
、１１・・・Ｐ型不純物領域、　１２・・・金属電極、
Ｉ３，１７・・・絶縁膜、　　　　　エ４・・・Ｎ°型
半導体電極、１Ｇ・・・Ｎ型半導体基板、Ａ、Ｂ・・・
接ｖＥ端、ｃ、ｃ’・・・制御入力。

Claims (1)

1. 【特許請求の範囲】 １、一導電形の半導体基板と、該半導体基板内に形成さ
   れ２つの接続端が設けられた前記半導体基板と反対導電
   形の不純物領域と、該不純物領域上に形成された絶縁膜
   と、該絶縁膜上に設けられた金属電極と、を具備し、前
   記半導体基板には前記不純物領域に対して逆バイアス電
   圧を印加し、前記金属電極に可変電圧を印加した可変抵
   抗素子。 ２、前記一導電形の半導体基板内には高不純物濃度の一
   導電形の半導体電極が形成され、該半導体電極を介して
   前記半導体基板に前記逆バイアス電圧が印加されるよう
   になっている特許請求の範囲第１項に記載の可変抵抗素
   子。 ３、一導電形の半導体基板と、該半導体基板内に形成さ
   れ２つの接続端が設けられた前記半導体基板と反対導電
   形の不純物領域と、を具備し、前記半導体基板に前記不
   純物領域に対して逆バイアスとなる範囲内の可変電圧を
   前記半導体基板に印加した可変抵抗素子。 ４、前記一導電形の半導体基板内には高不純物濃度の一
   導電形の半導体電極が形成され、該半導体電極を介して
   前記半導体基板に前記可変電圧が印加されるようになっ
   ている特許請求の範囲第３項に記載の可変抵抗素子。 ５、半導体装置であって、該半導体装置は、第１の電源
   と、第２の電源と、前記第１の電源と前記第２の電源と
   に接続された２入力および２出力を有する差動回路と、
   該差動回路の２出力に接続されたオフセット調整手段と
   、を具備し、前記差動回路は、前記２入力および２出力
   に接続された一対のトランジスタと、該一対のトランジ
   スタのうちの一方と前記第１の電源または前記第２の電
   源との間に接続された可変抵抗素子と、を具備し、該可
   変抵抗素子は前記オフセット調整手段の出力に接続され
   ている半導体装置。 ６、前記オフセット調整手段は、前記差動回路の２出力
   に接続された差動増幅器と、該差動増幅器の出力に接続
   されたフィルタ回路と、を具備する特許請求の範囲第５
   項に記載の半導体装置。 ７、前記可変抵抗素子は、一導電形の半導体基板と、該
   半導体基板内に形成され２つの接続端が設けられた前記
   半導体基板と反対導電形の不純物領域と、該不純物領域
   上に形成された絶縁膜と、該絶縁膜上に設けられた金属
   電極と、を具備し、前記半導体基板には前記不純物領域
   に対して逆バイアス電圧が印加され、前記金属電極が前
   記オフセット調整手段の出力に接続されるようになって
   いる特許請求の範囲第５項に記載の半導体装置。 ８、前記可変抵抗素子は、一導電形の半導体基板と、該
   半導体基板内に形成され２つの接続端が設けられた前記
   半導体基板と反対導電形の不純物領域と、を具備し、前
   記半導体基板が前記オフセット調整手段の出力に接続さ
   れるようになっている特許請求の範囲第５項に記載の半
   導体装置。