JP2018014577A - 負荷電流検出回路 - Google Patents

Abstract

【課題】負荷短絡が発生した場合でも負荷電流を正常に検出することができ、回路規模が小さく、負荷駆動用のトランジスタにソース・ドレイン間抵抗の小さい素子を使用でき、負荷電流検出端子に無効電流が出力しないようにした負荷電流検出回路を提供する。【解決手段】トランジスタＭ１と同一の制御電圧で制御されるトランジスタＭ２と、トランジスタＭ１，Ｍ２のソース間に接続された検出抵抗Ｒ１と、デプレッション型のトランジスタＭ３，Ｍ４と、カレントミラー接続のトランジスタＭ５，Ｍ６とを備える。トランジスタＭ２はトランジスタＭ１よりサイズ比が小さく設定され、トランジスタＭ３，Ｍ４は同一構造同一サイズ比に設定され、電圧ＶＤＤ２は電圧ＶＤＤ１より高い電圧に設定されている。【選択図】図１

Description

本発明は、負荷を駆動する負荷駆動回路の負荷電流を検出する負荷電流検出回路に関するものである。

負荷を駆動する負荷駆動回路の負荷電流を検出する負荷電流検出回路として、図５（特許文献１の図６、特許文献２の図１）に示す回路が一般的に用いられている。また、特にデプレション型のトランジスタを定電流源として使用した回路としては、図６（特許文献１の図２）に示す回路が知られている。

図５に示す負荷電流検出回路２０Ａにおいて、２１は負荷駆動制御回路、２２は電圧ＶＤＤの電源端子、２３は接地端子、２４は出力端子、２５は負荷、２６は判定回路（図示せず）等が接続される負荷電流検出端子、２７は電流源、２８はオペアンプである。また、Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５はエンハンスメント型のＮＭＯＳトランジスタである。

負荷駆動制御回路２１によりＯＮ／ＯＦＦ制御されるトランジスタＭ２１は、ドレインが電源端子２２に接続され、ソースが出力端子２４に接続されている。そして、出力端子２４と接地端子２３の間に負荷２５が接続されている。つまり、トランジスタＭ２１は負荷駆動回路を構成する。

トランジスタＭ２２もトランジスタＭ２１と同様に負荷駆動制御回路２１によりＯＮ／ＯＦＦ制御され、ドレインが電源端子２２に接続されソースがトランジスタＭ２３のドレインに接続されている。このトランジスタＭ２３のゲートはオペアンプ２８の出力端子に接続され、このオペアンプ２８の非反転入力端子はトランジスタＭ２３のドレインであるノードＮ１に、反転入力端子は出力端子２４に接続されている。また、トランジスタＭ２３のソースはトランジスタＭ２４のドレインとゲート及びトランジスタＭ２５のゲートに接続されている。また、トランジスタＭ２５のドレインと電源端子２２の間には電流源２７が接続され、そのトランジスタＭ２５のドレインに負荷電流検出端子２６が接続されている。

この負荷電流検出回路２０Ａは、トランジスタＭ２２，Ｍ２１のサイズ比が例えば１：１０００に設定されており、負荷駆動制御回路２２によってトランジスタＭ２１がＯＮ状態に制御されて負荷２５に電圧が供給されるとき、トランジスタＭ２２も同時にＯＮ状態に制御され、そのドレインにはトランジスタＭ２１のドレイン電流の１／１０００の電流が流れる。トランジスタＭ２２のソースとトランジスタＭ２３のドレインの共通接続点のノードＮ１の電圧Ｖｓは、オペアンプ２８とトランジスタＭ２３の帰還動作によって、出力端子２４の電圧Ｖｏｕｔと一致するように制御される。

そして、出力端子２４の電圧Ｖｏｕｔが正常値であるときのノードＮ１の電圧ＶｓによってトランジスタＭ２５のドレインに流れる電流Ｉｄ２５が、電流源２７の電流Ｉ２７に対して、Ｉ２７＞Ｉｄ２５となるように予め設定しておけば、負荷２５に流れる負荷電流が正常時には、電圧Ｖｏｕｔ＝Ｖｓが正常値を示すので、Ｉ２７＞Ｉｄ２５の関係が保持されて、負荷電流検出端子２６の論理は“Ｈ”になる。

しかし、負荷２５に流れる負荷電流が増大すると、電圧Ｖｏｕｔ＝Ｖｓが高くなり、トランジスタＭ２５のドレイン電流Ｉｄ２５が大きくなる。そして、Ｉ２７＜Ｉｄ２５となれば、負荷電流検出端子２６の論理が“Ｌ”になって、負荷２５に過電流が発生していることを示す。

一方、図６に示す負荷電流検出回路２０Ｂは、図５で説明した負荷電流検出回路２０ＡのトランジスタＭ２２のソースと出力端子２４の間に検出抵抗Ｒ２を接続している。そして、ゲートとソースを共通接続したデプレッション型のＮＭＯＳトランジスタＭ２８，Ｍ２９を定電流源としてそれらのドレインを電源端子２２に接続し、トランジスタＭ２８のソースをエンハンスメント型のＮＭＯＳトランジスタＭ２６のゲートとドレインとエンハンスメント型のトランジスタＭ２７のゲートに接続している。また、トランジスタＭ２９のソースとトランジスタＭ２７のドレインを負荷電流検出端子２６に接続している。さらに、トランジスタＭ２６のソースをトランジスタＭ２２のソースに接続し、トランジスタＭ２７のソースを出力端子２４に接続している。

この負荷電流検出回路２０Ｂでは、トランジスタＭ２６，Ｍ２７のサイズ比を１：１に設定して、出力端子２４の電圧Ｖｏｕｔが正常値であるときに検出抵抗Ｒ２に電圧が発生しても、トランジスタＭ２６，Ｍ２７がほぼカレントミラー回路として動作するようにする。このとき、トランジスタＭ２７のドレイン電流Ｉｄ２７がトランジスタＭ２９のソース電流Ｉｄ２９に対して、Ｉｄ２７＜Ｉｄ２９の関係になるようにしておけば、負荷電流検出端子２６の論理は“Ｈ”になる。

しかし、負荷２５に流れる負荷電流が増大すると、検出抵抗Ｒ２に流れる電流も増大して、トランジスタＭ２７のゲート・ソース間電圧がトランジスタＭ２６のゲート・ソース間電圧よりも十分大きくなり、トランジスタＭ２７のドレイン電流Ｉｄ２７が正常時よりも大きくなる。そして、Ｉｄ２７＞Ｉｄ２９となれば、負荷電流検出端子２６の論理が“Ｌ”になって、負荷２５に過電流が発生していることを示す。

特開２００５−０３９５７３号公報 特開平０６−１８０３３２号公報

ところが、図５で説明した負荷電流検出回路２０Ａは、負荷２５が短絡、つまり出力端子２４と接地端子２３が短絡した場合、トランジスタＭ２１のソースは接地電位となるが、トランジスタＭ２２のソースのノードＮ１は、トランジスタＭ２３，Ｍ２４が挿入されているため、接地端子２３の電位より高い電位となってしまい、トランジスタＭ２１，Ｍ２２が同一の制御電圧で動作する関係が成り立たず、トランジスタＭ２２はトランジスタＭ２１とのサイズ比に応じた電流を流すことができない。つまり、出力端子２４が接地端子２３に短絡した時に、負荷電流検出が正常に行われない問題がある。また、オペアンプ２８を使用するため、負荷電流検出回路２０Ａの回路規模が大きくなるという問題もある。

また、図６で説明した負荷電流検出回路２０Ｂは、正常動作するためには、最低でもデブレション型のトランジスタＭ２８のドレイン・ソース間電圧と、トランジスタＭ２６のゲート・ソース間電圧と、検出抵抗Ｒ２に生じる電圧降下の和に相当する電圧が、トランジスタＭ２１のドレイン・ソース間に生じる必要がある。このため、負荷電流検出回路２０Ｂの電力損失を抑えて負荷２５に電源端子２２からの電流を高効率に供給するためには、トランジスタＭ２１としてドレイン・ソース間抵抗の小さい素子を使用することが求められるが、この求めに対応することが困難となる。

また、この負荷電流検出回路２０Ｂは、負荷２５を駆動していない状態でも、つまりトランジスタＭ２１，Ｍ２２がＯＦＦしているときでも、デブレション型のトランジスタＭ２９による電流が負荷電流検出端子２６から無効電流として流れ出すので、負荷２５に流れる電流に正確に対応する電流を取り出すには、その無効電流分を相殺する補正回路を、負荷電流検出端子２６の後段に設ける必要がある。

本発明は上記問題を解消し、負荷短絡が発生した場合でも負荷電流を正常に検出することができ、回路規模が小さく、負荷駆動用のトランジスタにソース・ドレイン間抵抗の小さい素子を使用でき、さらに、負荷電流検出端子に無効電流が出力しないようにした負荷電流検出回路を提供することを目的とするものである。

上記目的を達成するために、請求項１にかかる発明は、第１電源端子にドレインが接続され出力端子にソースが接続された第１導電型のトランジスタによって前記出力端子と接地端子との間に接続された負荷を駆動する負荷駆動回路の負荷電流を検出する負荷電流検出回路であって、前記第１トランジスタと同一制御電圧で制御されドレインが前記第１電源端子に接続される第１導電型の第２トランジスタと、前記第１トランジスタのソースと前記第２トランジスタのソース間に接続された検出抵抗と、第２電源端子にドレインが接続されゲートとソースが共通接続されたデプレッション型で第１導電型の第３トランジスタと、前記検出抵抗がゲート・ソース間に接続され前記第３トランジスタのソースにドレインが接続されたデプレッション型で第１導電型の第４トランジスタと、前記第３トランジスタのソースと前記第４トランジスタのドレインの共通接続点にゲートとドレインが接続されソースが前記第２電源端子に接続された第２導電型の第５トランジスタと、該第５トランジスタのゲートにゲートが接続されソースが前記第２電源端子に接続されドレインが負荷電流検出端子に接続された第２導電型の第６トランジスタとを備え、前記第２トランジスタは前記第１トランジスタよりサイズ比が小さく設定され、前記第３及び第４トランジスタは同一構造同一サイズ比に設定され、前記第２電源端子の電圧は前記第１電源端子の電圧より高い電圧に設定されていることを特徴とする。

請求項２にかかる発明は、請求項１に記載の負荷電流検出回路において、前記第２電源端子の電圧は、前記第３トランジスタ及び前記第４トランジスタが飽和状態で動作する電圧に設定されていることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の負荷電流検出回路において、前記第１トランジスタ及び前記第２トランジスタを同時駆動する負荷駆動制御回路が設けられ、該負荷駆動制御回路がチャージポンプ回路で生成された電圧で動作し、前記第２電源端子に前記チャージポンプ回路で生成された別の電圧が印加されるようにしたことを特徴とする。

請求項４にかかる発明は、請求項１、２又は３に記載の負荷電流検出回路において、前記第４トランジスタのドレインと前記第５トランジスタのドレインとの間に、ダイオードまたはダイオード接続したトランジスタを、１又は２以上直列に接続して挿入したことを特徴とする。

請求項５にかかる発明は、請求項４に記載の負荷電流検出回路において、前記ダイオード又は前記ダイオード接続したトランジスタの数は、第４トランジスタのドレイン電圧が、前記第１電源端子の電圧と前記第２電源端子の電圧の中間電位になる数に設定されていることを特徴とする。

請求項６にかかる発明は、請求項１、２又は３に記載の負荷電流検出回路において、前記第４トランジスタのドレインと前記第５トランジスタのドレインの間にドレインとゲートを短絡した第１導電型又は第２導電型の第１０トランジスタを挿入し、前記第６トランジスタのドレインに第２導電型の第１１トランジスタのソースを接続し、該第１１トランジスタのゲートを前記第４トランジスタのドレインに接続し、ドレインを前記負荷電流検出端子に接続したことを特徴とする。

本発明の負荷電流検出回路によれば、出力端子が接地端子に短絡した場合でも負荷電流を正常に検出できる。また、オペアンプを必要としないので回路規模を小さくできる。また、第１電源端子と出力端子の電位差が小さい場合でも負荷電流を検出できるので、負荷駆動用の第１トランジスタとしてドレイン・ソース間抵抗の小さいトランジスタを使用することができ、負荷に電流を高効率に供給することができる。また、負荷を駆動していない待機状態では負荷電流検出端子から無効電流が出力しないので、その無効電流を相殺する補正回路を設けなくても、負荷に流れる電流に正確に対応する検出電流を出力することができる。さらに、負荷電流検出回路の第２電源端子の電源として、負荷駆動制御回路に電圧を供給しているチャージポンプ回路で生成した別の電圧を利用すれば、チャージポンプ回路が停止している待機状態で電流消費することのない負荷電流検出回路を実現できる。

本発明の第１実施例の負荷電流検出回路の回路図である。 本発明の第２実施例の負荷電流検出回路の回路図である。 本発明の第３実施例の負荷電流検出回路の回路図である。 本発明の第４実施例の負荷電流検出回路の回路図である。 従来の負荷電流検出回路の回路図である。 従来の別の負荷電流検出回路の回路図である。

＜第１実施例＞
図１に本発明の第１実施例の負荷電流検出回路１０Ａを示す。１は電圧生成用のチャージポンプ回路、２はチャージポンプ回路１から電源を供給される負荷駆動制御回路、３は電圧がＶＤＤ１の第１電源端子、４は電圧がＶＤＤ２（ＶＤＤ２＞ＶＤＤ１）の第２電源端子、５は接地端子、６は出力端子、７は負荷、８は判定回路（図示せず）等が接続される負荷電流検出端子である。また、Ｍ１，Ｍ２はエンハンスメント型のＮＭＯＳトランジスタ、Ｍ３，Ｍ４はデプレッション型のＮＭＯＳトランジスタ、Ｍ５，Ｍ６はエンハンスメント型のＰＭＯＳトランジスタである。Ｒ１は検出抵抗である。

トランジスタＭ１は負荷駆動回路を構成するトランジスタであり、出力端子６と接地端子５の間に接続されている負荷７を駆動する。トランジスタＭ２はトランジスタＭ１と構造相似の検出用トランジスタである。トランジスタＭ１，Ｍ２のドレインは第１電源端子３に接続され、ゲートは負荷駆動制御回路２から出力する同一の制御信号によりＯＮ/ＯＦＦ制御される。トランジスタＭ１，Ｍ２のソースの間には検出抵抗Ｒ１が接続されている。

トランジスタＭ１，Ｍ２は構造相似であるので、ゲート・ソース間電圧とドレイン・ソース間電圧が等しければ、トランジスタＭ２にはトランジスタＭ１との相対比に応じた電流が流れる。たとえば、トランジスタＭ２，Ｍ１の相対比が１：１００００であれば、トランジスタＭ１に１０Ａの電流が流れた場合、トランジスタＭ２には１ｍＡの電流が流れる。

ただし、実際にはトランジスタＭ２とトランジスタＭ１のソース間には検出抵抗Ｒ１が接続されているため、トランジスタＭ２のドレイン・ソース間電圧は、トランジスタＭ２のドレイン電流と検出抵抗Ｒ１の抵抗値の積による電圧Ｖｒの降下分だけ、トランジスタＭ１のドレイン・ソース間電より低くなり、トランジスタＭ１，Ｍ２のドレイン電流の相対比に誤差が生じる。

そこで、トランジスタＭ１とトランジスタＭ２の相対比をなるべく大きくとり、かつ検出抵抗Ｒ１の抵抗値はなるべく小さい値に設定し、過電流保護が働くような最大電流時であっても検出抵抗Ｒ１の両端に生じる電圧Ｖｒが０．３Ｖ程度となるようにする。

検出抵抗Ｒ１の両端には、トランジスタＭ２のソース側にトランジスタＭ４のゲートが接続され、トランジスタＭ１のソース側にはトランジスタＭ４のソースが接続される。トランジスタＭ４のドレインには、トランジスタＭ４と同一構造で同一寸法のトランジスタＭ３のゲートとソースが接続され、そのトランジスタＭ３のドレインは第２電源端子４に接続されている。

第２電源端子４の電圧ＶＤＤ２は、第１電源端子３の電圧ＶＤＤ１より高いことに加えて、トランジスタＭ３とトランジスタＭ４どちらのトランジスタも飽和状態で動作する電圧、すなわち電圧ＶＤＤ１と電圧ＶＤＤ２との電位差がトランジスタＭ３とトランジスタＭ４の飽和電圧（ＶＤｓａｔ）よりも高くなるような電圧に設定される。

トランジスタＭ４のドレインには、カレントミラー回路を構成するトランジスタＭ５，Ｍ６のゲートとトランジスタＭ５のドレインが接続されている。トランジスタＭ５，Ｍ６のソースは第２電源端子４に接続され、トランジスタＭ６のドレインは負荷電流検出端子８に接続されている。

さて、トランジスタＭ１が負荷を駆動していない待機状態では、トランジスタＭ１のソース電流は０Ａであり、トランジスタＭ２のソース電流も０Ａとなるので、検出抵抗Ｒ１の両端の電圧Ｖｒは０Ｖである。このため、トランジスタＭ４のゲート・ソース間電圧はトランジスタＭ３のゲート・ソース間電圧と同様に０Ｖとなり、トランジスタＭ４とトランジスタＭ３の飽和電流は等しくなり、カレントミラーを構成するＭ５，Ｍ６にゲート電流は流れず、負荷電流検出端子８に電流は流れない。

図６で説明した負荷電流検出回路２０Ｂでは、トランジスタＭ２１，Ｍ２２がＯＦＦして負荷２５が駆動されていないときでも、トランジスタＭ２９に無効電流が流れるので、負荷２５に流れる電流に正確に対応した検出電流を得るには、負荷電流検出端子２６にその無効電流を相殺する補正回路を設ける必要があったが、本実施例の負荷電流検出回路１０Ａでは、負荷７が駆動されていないときは、負荷電流検出端子８には電流が流れないので、補正回路を必要とすることなく、負荷７に流れる電流に正確に比例した精度の高い検出電流を負荷電流検出端子８から出力することができる。

次に、トランジスタＭ１がＯＮして負荷が駆動されている状態では、第１電源端子３からトランジスタＭ１と出力端子６を経由して負荷７に電流が流れるとともに、トランジスタＭ２にもトランジスタＭ１との相対比に応じた電流が流れ、この電流が検出抵抗Ｒ１を経由して出力端子６へと流れる。

検出抵抗Ｒ１の両端に生じる電圧、すなわちトランジスタＭ４のゲート・ソース間電圧はＶｒであり、トランジスタＭ３，Ｍ４の閾値電圧をＶｔとすれば、飽和状態でのトランジスタＭ３のドレイン電流Ｉｄ３は、
Ｉｄ３＝（β／２）・Ｖｔ・Ｖｔ （１）
と表せる。ここでβは、トランジスタＭ３のチャネル長をＬ、チャネル幅をＷ、電子の移動度をμ、単位面積当たりの酸化膜容量Ｃを用いて、β＝（Ｗ／Ｌ）・μ・Ｃと表せる係数である。トランジスタＭ４のドレイン電流Ｉｄ４は、
Ｉｄ４＝（β／２）・（Ｖｒ−Ｖｔ）・（Ｖｒ−Ｖｔ） （２）
と表せる。

よって、トランジスタＭ４とトランジスタＭ３のドレイン電流の差は、
Ｉｄ４−Ｉｄ３＝（β／２）・Ｖｒ・（Ｖｒ−２Ｖｔ） （３）
となる。式３で表される電流Ｉｄ４とＩｄ３の差分の電流が、トランジスタＭ５のドレイン電流としてトランジスタＭ４のドレインに流入し、トランジスタＭ５とカレントミラーを構成しているトランジスタＭ６にも、トランジスタＭ５，Ｍ６のカレントミラー比が１：Ｎとすれば、トランジスタＭ５のＮ倍のドレイン電流Ｉｄ６
Ｉｄ６＝（Ｉｄ４−Ｉｄ３）・Ｎ （４）
が流れる。

この式４に式３を代入し、さらにトランジスタＭ２のドレイン電流をＩｄ２とすると、Ｖｒ＝Ｒ１・Ｉｄ２であることから、負荷電流検出端子８に流れる検出電流であるトランジスタＭ６のドレイン電流Ｉｄ６は、
Ｉｄ６＝（β／２）・Ｒ１・Ｉｄ２・（Ｒ１・Ｉｄ２−２Ｖｔ）・Ｎ （５）
となり、検出電流Ｉｄ６として、検出トランジスタＭ２に流れた電流Ｉｄ２の２次式に比例した電流が得られる。

なお、式５はトランジスタＭ２のドレイン電流Ｉｄ１２についての２次式であるが、トランジスタＭ３，Ｍ４の閾値電圧Ｖｔが、
−Ｖｔ＞＞（Ｒ１・Ｉｄ２） （６）
の場合は、
Ｒ１・Ｉｄ２−２Ｖｔ≒−２Ｖｔ （７）
と近似できるので、式（５）は、
Ｉｄ６≒−β・Ｒ１・Ｉｄ２・Ｖｔ・Ｎ （８）
に変形できる。

つまり、検出抵抗Ｒ１の抵抗値と、トランジスタＭ２に流れる電流、すなわちトランジスタＭ１，Ｍ２のサイズ比とを適切に選択すれば、トランジスタＭ２のドレイン電流Ｉｄ２にほぼ線形比例した検出電流Ｉｄ６を負荷電流検出端子８から得ることができる。

本実施例の負荷電流検出回路１０Ａでは、出力端子６が接地端子５に短絡した場合でも、トランジスタＭ１とトランジスタＭ２が同じ制御電圧により動作する関係は、前述した出力端子６に負荷７が接続されて電流が流れる場合と変わらないので、その短絡で生じる過電流を検出電流として負荷電流検出端子８から出力することができる。

よって、この負荷電流検出端子８の後段に、検出電流を、過電流に対応した基準電流と比較する判定回路（図示せず）を設けておくことにより、負荷７の短絡により過電流が流れたか否かを正確に判定することができる。

＜第２実施例＞
図２に本発明の第２の実施形態に係る負荷電流検出回路１０Ｂを示す。図２は、図１における第２電源端子４の電圧ＶＤＤ２を、負荷駆動制御回路２に電圧を供給するチャージポンプ回路１から供給できるように、第２電源端子４をチャージポンプ回路１に接続したものである。

このように構成することにより、負荷７が駆動されていない状態ではチャージポンプ回路１が停止して負荷駆動制御回路２に電源が供給されず、また第２電源端子４にも電圧ＶＤＤ２が生成されないので、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６に電流が流れることはなく、負荷駆動の待機時の負荷電流検出回路１０Ｂによる消費電流は０Ａとなる。他の動作原理は実施例１と同様である。

＜第３実施例＞
図３に本発明の第３実施例の負荷電流検出回路１０Ｃを示す。図３は図１におけるトランジスタＭ５のドレインとトランジスタＭ４のドレインとの間に、ドレインとゲートを短絡してダイオード接続したエンハンスメント型のＰＭＯＳトランジスタＭ７，Ｍ８，Ｍ９の直列接続回路を挿入したものである。図３では３個のトランジスタを直列接続して挿入しているが、挿入するトランジスタの数に制限はない。

負荷７に電流が流れると、式３で表されるトランジスタＭ４とトランジスタＭ３のドレイン電流の差分（Ｉｄ４−Ｉｄ３）に相当する電流がトランジスタＭ５のドレイン電流として流れ、この電流はトランジスタＱ７〜Ｍ９に流れる際に電圧降下を生じる。

ゲート・ソース間電圧Ｖｇｓである電圧降下は、１個のトランジスタ当たりの電流増幅率をβ２、閾値電圧をＶｔ２とすると、
Ｖｇｓ＝√{２・（Ｉｄ４−Ｉｄ３）／β２}＋Ｖｔ２ （９）
で表され、トランジスタＭ７〜Ｍ９の挿入によりトランジスタＭ４のドレイン電圧Ｖｄ４が決まる。これにより、トランジスタＭ３，Ｍ４のドレイン・ソース間電圧の差を小さくすることができるので、チャネル長変調の効果による影響を減らすことができ、負荷電流検出の精度を高めることができる。

このため、トランジスタＭ５のドレインとトランジスタＭ４のドレインの間に挿入するトランジスタ数は、トランジスタＭ４のドレイン電圧Ｖｄ４が、第２電源端子４の電圧ＶＤＤ２と第１電源端子３の電圧ＶＤＤ１の中点付近の電圧
Ｖｄ４＝（ＶＤＤ２＋ＶＤＤ１）／２ （１０）
なるように設定することが望ましい。

なお、図３ではゲート・ソースを共通接続したＰＭＯＳトランジスタＭ７〜Ｍ９を挿入しているが、これらのＰＭＯＳトランジスタはＮＭＯＳトランジスタやダイオードに置き換えることもできる。ダイオードに置き換える場合は、ダイオードのアノードをトランジスタＭ５のドレイン側に、カソードをトランジスタＭ４のドレイン側に接続すればよい。他の動作原理は実施例１と同様である。

＜第４実施例＞
図４に本発明の第４実施例の負荷電流検出回路１０Ｄを示す。本実施例は図１の負荷電流検出回路１０ＡにおけるトランジスタＭ５のドレインとトランジスタＭ４のドレインとの間にドレインとゲートを短絡したエンハンスメント型のＰＭＯＳトランジスタＭ１０を挿入し、さらにトランジスタＭ６のドレインに、バッファとなるエンハンスメント型のＰＭＯＳトランジスタＭ１１のソースを接続し、そのトランジスタＭ１１のゲートをトランジスタＭ４のドレインに接続して、トランジスタＭ１１のドレインを負荷電流検出端子８に接続したものである。

このように構成することで、トランジスタＭ１０のソース・ゲート間電圧とトランジスタＭ１１のソース・ゲート間電圧を一致させて、カレントミラーを構成するトランジスタＭ５とＭ６のドレイン・ソース間電圧を同程度にすることができるため、トランジスタＭ５，Ｍ６のドレイン電流はチャネル長変調の影響を同様に受けることになる。よって、第２電源端子４の電圧ＶＤＤ２や負荷電流検出端子８の接続先の電位によっては、トランジスタＭ５，Ｍ６の実効的なカレントミラー比が変動することはなく、正確な負荷電流検出を行うことができる。なお、ＰＭＯＳトランジスタＭ１０は、トランジスタＭ１１のソース・ゲート間電圧と同程度のソース・ゲート間電圧が得られるのであれば、ゲートとドレインが共通接続されたＮＭＯＳトランジスタに置き換えることもできる。他の動作原理は実施例１と同様である。

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ、２０Ａ，２０Ｂ：負荷電流検出回路
１：チャージポンプ回路、２：負荷駆動制御回路、３：第１電源端子、４：第２電源端子、５：接地端子、６：出力端子、７：負荷、８：負荷電流検出端子
２１：負荷駆動制御回路、２２：電源端子、２３：接地端子、２４：出力端子、２５：負荷、２６：負荷電流検出端子、２７：電流源、２８：オペアンプ

Claims (6)

1. 第１電源端子にドレインが接続され出力端子にソースが接続された第１導電型のトランジスタによって前記出力端子と接地端子との間に接続された負荷を駆動する負荷駆動回路の負荷電流を検出する負荷電流検出回路であって、
   前記第１トランジスタと同一制御電圧で制御されドレインが前記第１電源端子に接続される第１導電型の第２トランジスタと、前記第１トランジスタのソースと前記第２トランジスタのソース間に接続された検出抵抗と、第２電源端子にドレインが接続されゲートとソースが共通接続されたデプレッション型で第１導電型の第３トランジスタと、前記検出抵抗がゲート・ソース間に接続され前記第３トランジスタのソースにドレインが接続されたデプレッション型で第１導電型の第４トランジスタと、前記第３トランジスタのソースと前記第４トランジスタのドレインの共通接続点にゲートとドレインが接続されソースが前記第２電源端子に接続された第２導電型の第５トランジスタと、該第５トランジスタのゲートにゲートが接続されソースが前記第２電源端子に接続されドレインが負荷電流検出端子に接続された第２導電型の第６トランジスタとを備え、
   前記第２トランジスタは前記第１トランジスタよりサイズ比が小さく設定され、前記第３及び第４トランジスタは同一構造同一サイズ比に設定され、前記第２電源端子の電圧は前記第１電源端子の電圧より高い電圧に設定されていることを特徴とする負荷電流検出回路。
2. 請求項１に記載の負荷電流検出回路において、
   前記第２電源端子の電圧は、前記第３トランジスタ及び前記第４トランジスタが飽和状態で動作する電圧に設定されていることを特徴とする負荷電流検出回路。
3. 請求項１又は２に記載の負荷電流検出回路において、
   前記第１トランジスタ及び前記第２トランジスタを同時駆動する負荷駆動制御回路が設けられ、該負荷駆動制御回路がチャージポンプ回路で生成された電圧で動作し、前記第２電源端子に前記チャージポンプ回路で生成された別の電圧が印加されるようにしたことを特徴とする負荷電流検出回路。
4. 請求項１、２又は３に記載の負荷電流検出回路において、
   前記第４トランジスタのドレインと前記第５トランジスタのドレインとの間に、ダイオードまたはダイオード接続したトランジスタを、１又は２以上直列に接続して挿入したことを特徴とする負荷電流検出回路。
5. 請求項４に記載の負荷電流検出回路において、
   前記ダイオード又は前記ダイオード接続したトランジスタの数は、第４トランジスタのドレイン電圧が、前記第１電源端子の電圧と前記第２電源端子の電圧の中間電位になる数に設定されていることを特徴とする負荷電流検出回路。
6. 請求項１、２又は３に記載の負荷電流検出回路において、
   前記第４トランジスタのドレインと前記第５トランジスタのドレインの間にドレインとゲートを短絡した第１導電型又は第２導電型の第１０トランジスタを挿入し、前記第６トランジスタのドレインに第２導電型の第１１トランジスタのソースを接続し、該第１１トランジスタのゲートを前記第４トランジスタのドレインに接続し、ドレインを前記負荷電流検出端子に接続したことを特徴とする負荷電流検出回路。

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