CN103166628B - 一种降低lvds驱动器输出驱动模块的输入负载的电路结构 - Google Patents
一种降低lvds驱动器输出驱动模块的输入负载的电路结构 Download PDFInfo
- Publication number
- CN103166628B CN103166628B CN201310114204.3A CN201310114204A CN103166628B CN 103166628 B CN103166628 B CN 103166628B CN 201310114204 A CN201310114204 A CN 201310114204A CN 103166628 B CN103166628 B CN 103166628B
- Authority
- CN
- China
- Prior art keywords
- transistor
- grid
- drain electrode
- source electrode
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Logic Circuits (AREA)
Abstract
本发明公开了一种降低LVDS驱动器输出驱动模块的输入负载的电路结构。其中Vinn和Vinp为LVDS驱动器预驱动模块的输出，用来控制LVDS驱动器输出驱动模块的四个开关MOS管。与常规LVDS驱动器电路相比，该电路特点为：通过正反馈分流机制，在不增加任何功耗的基础上，仅仅通过增加四个开关MOS管便可以有效降低LVDS驱动器输出驱动模块的输入负载电容即预驱动模块的输出负载电容，降低了LVDS驱动器预驱动部分的功耗，因而提高了整体驱动器的性能。
Description
技术领域
本发明涉及由CMOS晶体管构成的低电压差分信号(Low-VoltageDifferentialSignaling，LVDS)驱动技术领域，特指一种可有效降低LVDS驱动器输出驱动模块的输入负载的电路结构。
背景技术
随着集成电路，微电子技术的飞速发展和广泛应用，传输接口技术已经成为集成电路领域的研究热点之一，LVDS传输技术作为一种具有诸多优势的接口技术，逐渐成为人们研究的热点之一。
如图1所示，LVDS发送器一般分为预驱动模块(Pre-Driver，PD)和输出驱动模块(Output-Driver，OD)。预驱动模块的作用为增加信号的驱动能力，使其足够驱动输出驱动模块的输入负载。整个驱动器的电流消耗为
IDrver＝IPD+IOD(1)
IPD为预驱动模块的电流，IOD为输出驱动模块的电流。根据
PPD＝Cin，ODV2 DDf(2)
预驱动模块的功耗大小取决于输出驱动模块的总输入负载Cin，OD，电源电压VDD以及数据的翻转速率f。本发明是为有效降低输出驱动模块的总输入负载Cin，OD，进而有效降低预驱动模块的功耗。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的是提供一种可有效降低LVDS驱动器输出驱动模块的输入负载的电路结构，降低预驱动模块的功耗。
(二)技术方案
为达到上述目的，本发明提供了一种降低LVDS驱动器输出驱动模块的输入负载的电路结构，该电路结构包括十二个CMOS晶体管，分别为第1aCMOS晶体管M1a、第1bCMOS晶体管M1b、第2aCMOS晶体管M2a、第2bCMOS晶体管M2b、第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a、第4bCMOS晶体管M4b、第5CMOS晶体管M5、第6CMOS晶体管M6、第7CMOS晶体管M7和第8CMOS晶体管M8，其中：
第8CMOS晶体管M8与第5CMOS晶体管M5构成控制单元，第6CMOS晶体管M6与第7CMOS晶体管M7构成镜像电流源，第1aCMOS晶体管M1a、第1bCMOS晶体管M1b、第2aCMOS晶体管M2a、第2bCMOS晶体管M2b、第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a与第4bCMOS晶体管M4b构成电流开关单元；其中，该电流开关单元中的第1bCMOS晶体管M1b、第2bCMOS晶体管M2b、第3bCMOS晶体管M3b和第4bCMOS晶体管M4b各自的漏输出端及栅控制端分别与各自的输出端相连接，构成正反馈，进而降低LVDS输出级的输入控制电容；
第1aCMOS晶体管M1a与第4aCMOS晶体管M4a的栅极相连并接到输入端Vinp，第2aCMOS晶体管M2a与第3aCMOS晶体管M3a的栅极相连并连接到输入端Vinn，第1bCMOS晶体管M1b的栅极与第3bCMOS晶体管M3b的栅极相连并连接到输出端Voutp，第2bCMOS晶体管M2b的栅极与第4bCMOS晶体管M4b的栅极相连并连接到输出端Voutn，第8CMOS晶体管M8、第5CMOS晶体管M5的栅极连接共模反馈电路的输出端Vcmfb来控制电流信号的大小，其中输入端Vinn和输入端Vinp为LVDS预驱动模块的输入，输出端Voutp和输出端Voutn为LVDS驱动器输出驱动模块的输出；
第8CMOS晶体管M8的源极和第5CMOS晶体管M5的源极均连接于电压Vdd，第8CMOS晶体管M8的漏极连接于第7CMOS晶体管M7的漏极，第7CMOS晶体管M7的源极连接于第6CMOS晶体管M6的源极并接地，第7CMOS晶体管M7的栅极连接于第6CMOS晶体管M6的栅极，且第7CMOS晶体管M7的栅极与漏极短接；第5CMOS晶体管M5的漏极同时连接于第1aCMOS晶体管M1a的漏极、第1bCMOS晶体管M1b的源极、第2bCMOS晶体管M2b的源极及第2aCMOS晶体管M2a的漏极；第1aCMOS晶体管M1a的源极分别连接于第1bCMOS晶体管M1b的漏极、第3aCMOS晶体管M3a的漏极、第3bCMOS晶体管M3b的漏极及输出端Voutn；第2aCMOS晶体管M2a的源极分别连接于第2bCMOS晶体管M2b的漏极、第4aCMOS晶体管M4a的漏极、第4bCMOS晶体管M4b的漏极及输出端Voutp；第3aCMOS晶体管M3a的源极、第3bCMOS晶体管M3b的源极、第4aCMOS晶体管M4a的源极、第4bCMOS晶体管M4b的源极同时连接于第6CMOS晶体管M6的漏极。
上述方案中，所述第1aCMOS晶体管M1a、第2aCMOS晶体管M2a、第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a和第4bCMOS晶体管M4b为N型CMOS晶体管，所述第1bCMOS晶体管M1b和第2bCMOS晶体管M2b为P型CMOS晶体管。
上述方案中，所述第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a和第4bCMOS晶体管M4b为N型CMOS晶体管，所述第1aCMOS晶体管M1a、第2aCMOS晶体管M2a、第1bCMOS晶体管M1b和第2bCMOS晶体管M2b为P型CMOS晶体管。
(三)有益效果
与现有结构相比，本发明的优点在于：通过简单的结构，在仅仅增加四个CMOS晶体管M1b、M2b、M3b、M4b基础上，新结构可以有效降低整体LVDS驱动器的功耗。具体实现原理为：本结构通过增加CMOS晶体管M1b、M2b、M3b、M4b而实现对原电路晶体管M1a、M2a、M3a、M4a的分流。故可以有效减小CMOS晶体管M1a、M2a、M3a、M4a的尺寸。因为CMOS晶体管M1a、M2a、M3a、M4a的尺寸决定了输出驱动模块的输入负载，故本发明有效的降低了输出驱动模块的负载。仿真显示可以降低输出驱动模块50％的输入负载，进而降低了对前级预驱动模块驱动能力的要求，减小了整个驱动电路的功耗和设计难度。
附图说明
图1为LVDS驱动器的模块化结构图；
图2为传统LVDS驱动器输出驱动模块的电路结构图；
图3为本发明中低输入负载LVDS驱动器输出驱动模块的电路结构图；
图4为图3所示电路结构的一种衍生结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图2所示，此电路为传统LVDS驱动器的输出驱动模块。其由CMOS晶体管M8和CMOS晶体管M5组成的共模反馈控制单元，由CMOS晶体管M7和CMOS晶体管M6组成的镜像电流源。晶体管M1、M2、M3、M4组成电流开关电路，控制电流以不同方向流过负载电阻，进而在输出端Voutp和Voutn产生差分输出信号。由于LVDS国际标准规定在输出电阻上流过3.5mA电流，所以电流开关CMOS晶体管M1、M2、M3、M4的尺寸会较大以流过3.5mA的电流。同时，晶体管M1、M2、M3、M4为LVDS驱动器预驱动模块的输出负载，其较大的尺寸会明显增大预驱动模块的负载和功耗。
为解决上述技术问题，本发明在不增加任何额外功耗基础上，仅仅在传统电路基础上增加四个CMOS晶体管M1b、M2b、M3b、M4b，便可以有效降低输出驱动模块的输入负载。如图3所示，本发明提供的这种降低LVDS驱动器输出驱动模块的输入负载的电路结构，包括十二个CMOS晶体管，分别为第1aCMOS晶体管M1a、第1bCMOS晶体管M1b、第2aCMOS晶体管M2a、第2bCMOS晶体管M2b、第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a、第4bCMOS晶体管M4b、第5CMOS晶体管M5、第6CMOS晶体管M6、第7CMOS晶体管M7和第8CMOS晶体管M8。其中：
第8CMOS晶体管M8与第5CMOS晶体管M5构成控制单元，第6CMOS晶体管M6与第7CMOS晶体管M7构成镜像电流源，第1aCMOS晶体管M1a、第1bCMOS晶体管M1b、第2aCMOS晶体管M2a、第2bCMOS晶体管M2b、第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a与第4bCMOS晶体管M4b构成电流开关单元。
第1aCMOS晶体管M1a与第4aCMOS晶体管M4a的栅极相连并接到输入端Vinp，第2aCMOS晶体管M2a与第3aCMOS晶体管M3a的栅极相连并连接到输入端Vinn，第1bCMOS晶体管M1b的栅极与第3bCMOS晶体管M3b的栅极相连并连接到输出端Voutp，第2bCMOS晶体管M2b的栅极与第4bCMOS晶体管M4b的栅极相连并连接到输出端Voutn，第8CMOS晶体管M8、第5CMOS晶体管M5的栅极连接共模反馈电路的输出端Vcmfb来控制电流信号的大小，其中输入端Vinn和输入端Vinp为LVDS预驱动模块的输入，输出端Voutp和输出端Voutn为LVDS驱动器输出驱动模块的输出。
所述第1aCMOS晶体管M1a、第2aCMOS晶体管M2a、第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a和第4bCMOS晶体管M4b为N型CMOS晶体管，所述第1bCMOS晶体管M1b和第2bCMOS晶体管M2b为P型CMOS晶体管。
在图3中，MXa和MXb(X为1，2，3，4)共同组成开关管。例如，M1a，M1b组成的开关管对共同流过3.5mA电流。其中M1a由Vinp控制，M1b由Voutp控制。仿真显示Voutp，Voutn可以有效的打开和关断开关管MXb(X为1，2，3，4)。此时便可以分别调节M1a，M1b的尺寸，让其共同流过3.5mA电流。由于M1a上的分流的电流只是3.5mA电流的一部分，所以可以减小M1a的尺寸。又因为只有M1a构成前级预驱动模块的负载，而M1b由输出Voutp来控制，不会对前级预驱动电路产生负载的影响。通过适当调节M1a和M1b的尺寸比例可以合理调节前级驱动模块的负载。比如，可以通过增大M1b的尺寸，使其流过更多的电流，这样M1a的上流过的电流就可以相应的减少，故M1a的尺寸也可以相应的减少，于是相应的前级预驱动电路的负载电容也就相应减少了。当然M1b尺寸不可以太大，那样会显著增大整个驱动器的输出负载(Voutp和Voutn的负载)。但由于整个驱动器的输出负载(即传输线上的负载等)本身较大，所以适当的M1b尺寸不会对输出负载产生较大影响。仿真显示，在不影响整个驱动器的性能的前提下，本电路结构可有效减少40％到60％的前级预驱动电路的输出负载。
图4为图3所示电路结构的一种衍生结构。如图4所示，图3中的晶体管M1a和M2a可同时更改为P型晶体管，即所述第3aCMOS晶体管M3a、第3bCMOS晶体管M3b、第4aCMOS晶体管M4a和第4bCMOS晶体管M4b为N型CMOS晶体管，所述第1aCMOS晶体管M1a、第2aCMOS晶体管M2a、第1bCMOS晶体管M1b和第2bCMOS晶体管M2b为P型CMOS晶体管。M1a、M3a的栅极相连共同连接到输入端口Vinp，M2a、M4a的栅极相连共同连接到输入端口Vinn。此时额外增加四个CMOS晶体管M1b、M2b、M3b、M4b后，晶体管M1b和M3b的栅极共同连接在输出端Voutp，晶体管M2b和M4b的栅极共同连接在输出端Voutn。工作原理和上一种结构相同。仿真检测其在不影响电路性能的条件下对于前级预驱动模块的负载可以有效降低40％到60％。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种降低LVDS驱动器输出驱动模块的输入负载的电路结构，其特征在于，该电路结构包括十二个CMOS晶体管，分别为第1aCMOS晶体管(M1a)、第1bCMOS晶体管(M1b)、第2aCMOS晶体管(M2a)、第2bCMOS晶体管(M2b)、第3aCMOS晶体管(M3a)、第3bCMOS晶体管(M3b)、第4aCMOS晶体管(M4a)、第4bCMOS晶体管(M4b)、第5CMOS晶体管(M5)、第6CMOS晶体管(M6)、第7CMOS晶体管(M7)和第8CMOS晶体管(M8)，其中：
第8CMOS晶体管(M8)与第5CMOS晶体管(M5)构成控制单元，第6CMOS晶体管(M6)与第7CMOS晶体管(M7)构成镜像电流源，第1aCMOS晶体管(M1a)、第1bCMOS晶体管(M1b)、第2aCMOS晶体管(M2a)、第2bCMOS晶体管(M2b)、第3aCMOS晶体管(M3a)、第3bCMOS晶体管(M3b)、第4aCMOS晶体管(M4a)与第4bCMOS晶体管(M4b)构成电流开关单元；其中，该电流开关单元中的第1bCMOS晶体管(M1b)、第2bCMOS晶体管(M2b)、第3bCMOS晶体管(M3b)和第4bCMOS晶体管(M4b)各自的漏输出端及栅控制端分别与各自的输出端相连接，构成正反馈，进而降低LVDS输出级的输入控制电容；
第1aCMOS晶体管(M1a)与第4aCMOS晶体管(M4a)的栅极相连并接到输入端Vinp，第2aCMOS晶体管(M2a)与第3aCMOS晶体管(M3a)的栅极相连并连接到输入端Vinn，第1bCMOS晶体管(M1b)的栅极与第3bCMOS晶体管(M3b)的栅极相连并连接到输出端Voutp，第2bCMOS晶体管(M2b)的栅极与第4bCMOS晶体管(M4b)的栅极相连并连接到输出端Voutn，第8CMOS晶体管(M8)、第5CMOS晶体管(M5)的栅极连接共模反馈电路的输出端Vcmfb来控制电流信号的大小，其中输入端Vinn和输入端Vinp为LVDS预驱动模块的输入，输出端Voutp和输出端Voutn为LVDS驱动器输出驱动模块的输出；
第8CMOS晶体管(M8)的源极和第5CMOS晶体管(M5)的源极均连接于电压Vdd，第8CMOS晶体管(M8)的漏极连接于第7CMOS晶体管(M7)的漏极，第7CMOS晶体管(M7)的源极连接于第6CMOS晶体管(M6)的源极并接地，第7CMOS晶体管(M7)的栅极连接于第6CMOS晶体管(M6)的栅极，且第7CMOS晶体管(M7)的栅极与漏极短接；第5CMOS晶体管(M5)的漏极同时连接于第1aCMOS晶体管(M1a)的漏极、第1bCMOS晶体管(M1b)的源极、第2bCMOS晶体管(M2b)的源极及第2aCMOS晶体管(M2a)的漏极；第1aCMOS晶体管(M1a)的源极分别连接于第1bCMOS晶体管(M1b)的漏极、第3aCMOS晶体管(M3a)的漏极、第3bCMOS晶体管(M3b)的漏极及输出端Voutn；第2aCMOS晶体管(M2a)的源极分别连接于第2bCMOS晶体管(M2b)的漏极、第4aCMOS晶体管(M4a)的漏极、第4bCMOS晶体管(M4b)的漏极及输出端Voutp；第3aCMOS晶体管(M3a)的源极、第3bCMOS晶体管(M3b)的源极、第4aCMOS晶体管(M4a)的源极、第4bCMOS晶体管(M4b)的源极同时连接于第6CMOS晶体管(M6)的漏极。
2.根据权利要求1所述的降低LVDS驱动器输出驱动模块的输入负载的电路结构，其特征在于，所述第1aCMOS晶体管(M1a)、第2aCMOS品体管(M2a)、第3aCMOS晶体管(M3a)、第3bCMOS晶体管(M3b)、第4aCMOS晶体管(M4a)和第4bCMOS晶体管(M4b)为N型CMOS晶体管，所述第1bCMOS晶体管(M1b)和第2bCMOS晶体管(M2b)为P型CMOS晶体管。
3.根据权利要求1所述的降低LVDS驱动器输出驱动模块的输入负载的电路结构，其特征在于，所述第3aCMOS晶体管(M3a)、第3bCMOS晶体管(M3b)、第4aCMOS晶体管(M4a)和第4bCMOS晶体管(M4b)为N型CMOS晶体管，所述第1aCMOS晶体管(M1a)、第2aCMOS晶体管(M2a)、第1bCMOS晶体管(M1b)和第2bCMOS晶体管(M2b)为P型CMOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310114204.3A CN103166628B (zh) | 2013-04-03 | 2013-04-03 | 一种降低lvds驱动器输出驱动模块的输入负载的电路结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310114204.3A CN103166628B (zh) | 2013-04-03 | 2013-04-03 | 一种降低lvds驱动器输出驱动模块的输入负载的电路结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103166628A CN103166628A (zh) | 2013-06-19 |
| CN103166628B true CN103166628B (zh) | 2016-01-20 |
Family
ID=48589403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310114204.3A Active CN103166628B (zh) | 2013-04-03 | 2013-04-03 | 一种降低lvds驱动器输出驱动模块的输入负载的电路结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103166628B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104135272B (zh) * | 2014-07-31 | 2018-05-01 | 北京大学 | 节省功耗的预加重lvds驱动电路 |
| US9531372B1 (en) * | 2015-06-05 | 2016-12-27 | Texas Instruments Incorporated | Driver with transformer feedback |
| CN107015937B (zh) * | 2017-03-27 | 2019-07-16 | 西安微电子技术研究所 | 一种低压高速感性负载驱动电路 |
| US11581875B1 (en) * | 2021-10-26 | 2023-02-14 | Nxp B.V. | Integrated circuit having a differential transmitter circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101087139A (zh) * | 2007-07-10 | 2007-12-12 | 中国人民解放军国防科学技术大学 | 可进行信号摆率修正的lvds驱动电路 |
| CN102109869A (zh) * | 2010-12-08 | 2011-06-29 | 西安电子科技大学 | 驱动电路 |
| CN102457455A (zh) * | 2010-10-26 | 2012-05-16 | 珠海全志科技股份有限公司 | 低压差分信号发送器 |
-
2013
- 2013-04-03 CN CN201310114204.3A patent/CN103166628B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101087139A (zh) * | 2007-07-10 | 2007-12-12 | 中国人民解放军国防科学技术大学 | 可进行信号摆率修正的lvds驱动电路 |
| CN102457455A (zh) * | 2010-10-26 | 2012-05-16 | 珠海全志科技股份有限公司 | 低压差分信号发送器 |
| CN102109869A (zh) * | 2010-12-08 | 2011-06-29 | 西安电子科技大学 | 驱动电路 |
Non-Patent Citations (4)
| Title |
|---|
| A slew controlled LVDS output driver circuit in 0.18um CMOS technology;Armin Tajalli,Yusuf Leblebici;《IEEE JOURNAL OF solid-state circuits》;20090228;第44卷(第2期);538-548 * |
| LVDS低功耗高速驱动电路设计;李爱玲，张伯珩，边川平，达选福;《科学技术与工程》;20051031;第5卷(第19期);1307-1311 * |
| 一种带预加重的开关电流源LVDS驱动器;谭煌，李盛峰，李杰明等;《现代显示》;20081231(第95期);45-49 * |
| 高速LVDS接口电路关键技术研究;张旭光;《中国优秀硕士学位论文全文数据库信息科技辑》;20110510;I135-58 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103166628A (zh) | 2013-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103166628B (zh) | 一种降低lvds驱动器输出驱动模块的输入负载的电路结构 | |
| CN105049025B (zh) | 低电压差分信号驱动电路 | |
| CN103166627B (zh) | 一种带有共模反馈的低电压差分信号驱动器 | |
| CN204481788U (zh) | 一种可抑制输出共模波动的lvds驱动电路 | |
| TWI575874B (zh) | 低電壓差分訊號驅動電路 | |
| CN103178822B (zh) | 一种开关电路 | |
| US20130099822A1 (en) | Cml to cmos conversion circuit | |
| CN104283546A (zh) | 一种低压差分信号驱动器 | |
| CN107181482A (zh) | 输入输出接收电路 | |
| CN101420223A (zh) | 差分发送器 | |
| CN105261327A (zh) | 数字方式可调恒流驱动电路 | |
| TWI685197B (zh) | 電流模式邏輯電路 | |
| CN107800422A (zh) | 电平转移电路和半导体装置 | |
| CN101146069A (zh) | 可适用于低工作电压的差动信号驱动电路 | |
| CN103117740B (zh) | 低功耗电平位移电路 | |
| CN209072341U (zh) | 基于dmos管的跨电压域的电平转移电路及芯片 | |
| CN105897252A (zh) | 应用于显示装置的位准移位器电路 | |
| CN107370485A (zh) | 负压电平转换电路 | |
| CN107222198A (zh) | 电平移位电路 | |
| CN103199850A (zh) | 一种低压差分信号发送器输出级驱动电路 | |
| CN100533980C (zh) | 可进行信号摆率修正的低电压差分驱动电路 | |
| CN103457554A (zh) | 轨到轨运算放大器 | |
| CN207399175U (zh) | 一种再生式分频电路 | |
| CN101515800A (zh) | 一种cmos到cml的低抖动转换电路 | |
| CN106505995B (zh) | 一种基于FinFET器件的单轨电流模一位全加器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201225 Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd. Address before: 100083 Beijing city Chaoyang District Beitucheng West Road No. 3 Patentee before: Institute of Microelectronics, Chinese Academy of Sciences |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220424 Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd. Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd. |