CN107015937B - 一种低压高速感性负载驱动电路 - Google Patents

Abstract

本发明提供一种低压高速感性负载驱动电路，既能保证高速低压高幅值输出，又能有效提高总线高速数据过零间隔，满足4M 1553总线通信要求，提升系统通信可靠性。其包括驱动逻辑模块，预驱动电路和带负反馈斜坡控制模块；驱动逻辑模块的一个输出端依次连接的一个预驱动电路和一个带负反馈斜坡控制模块输出总线信号BUS，另一个输出端依次连接另一个预驱动电路和另一个带负反馈斜坡控制模块总线差分信号XBUS；所述的带负反馈斜坡控制模块用于控制总线输出信号的上升沿和下降沿，防止输出信号回零后振荡；所述的预驱动电路用于驱动带负反馈斜坡控制模块。

Description

一种低压高速感性负载驱动电路

技术领域

本发明涉及集成电路技术领域，具体为一种低压高速感性负载驱动电路。

背景技术

目前1M 1553总线低压驱动电路结构如图1所示，包括驱动逻辑模块和斜坡控制电路模块。驱动逻辑模块由多个非门、与非门和或非门组成，主要实现信号整形，TX和XTX的差分信号输出，同相信号屏蔽，使能信号控制，实现了驱动电路逻辑控制。斜坡控制电路结构如图2所示，充电管PMOS晶体管MP1，放电管NMOS晶体管MN1，RC充电限流电阻R2、RC放电限流电阻R1、R2，设置RC时间常数电容C1，总线驱动高压PMOS晶体管MP2。其中MP1源极接电源轨Vdd、衬底接Vdd、漏极接A点、栅极接输入端IN；R1一端接A、一端接B；MN1源极接gnd、衬底接gnd、漏极接B、栅极接输入端IN；C1一端接A，一端接地；R2一端接A、一端接C；MP2源极接Vdd、衬底接Vdd、漏极接BUS(或XBUS)、栅极接输入端C。该结构相对于5V 1M 1553总线模拟驱动结构，由于采用数字式驱动，实现低静态功耗；采用高压PMOS晶体管驱动变压器总线，正常工作时，若IN点电压为高电平时，MP2晶体管的VDS较小，实现了低的动态功耗设计。若电路需要驱动4M 1553总线，由于该电路采用RC冲、放电，在高速情况下，MP2栅电容放电结束时高压PMOS晶体管栅源电压比VDD约小1V，引起驱动电路输出幅值降低；另外4M 1553总线正常通信时，数据周期有125ns、250ns、375ns，500ns，由于采用RC冲放电电路控制驱动信号的斜坡，低频数据与高频数据驱动时高压PMOS晶体管MP2放电结束时栅源电压差异较大，引起低频数据向高频数据过渡时，高频数据过零间隔参数超差，导致4M 1553总线系统不能正常通信。

发明内容

针对现有技术中存在的问题，本发明提供一种低压高速感性负载驱动电路，既能保证高速低压高幅值输出，又能有效提高总线高速数据过零间隔，满足4M 1553总线通信要求，提升系统通信可靠性。

本发明是通过以下技术方案来实现：

一种低压高速感性负载驱动电路，包括驱动逻辑模块，预驱动电路和带负反馈斜坡控制模块；驱动逻辑模块的一个输出端依次连接的一个预驱动电路和一个带负反馈斜坡控制模块输出总线信号BUS，另一个输出端依次连接另一个预驱动电路和另一个带负反馈斜坡控制模块总线差分信号XBUS；所述的带负反馈斜坡控制模块用于控制总线输出信号的上升沿和下降沿，防止输出信号回零后振荡；所述的预驱动电路用于驱动带负反馈斜坡控制模块。

优选的，所述的带负反馈斜坡控制模块包括，

第三PMOS晶体管MP3，其栅极连接带负反馈斜坡控制模块输入端IN2，衬底和源极接电源电压VDD，漏极接第二连接点B；

第三NMOS晶体管MN3，其栅极连接第四连接点D，衬底和源极接第五连接点E，漏极接第三连接点C；

高压PMOS晶体管MP4，其栅极连接第三连接点C，衬底和源极接电源电压VDD，漏极连接总线信号BUS或总线差分信号XBUS；

第四NMOS晶体管MN4，其栅极连接第五连接点E，衬底和源极接地线，漏极连接第四连接点D；

第一多晶电阻R1，其一端接带负反馈斜坡控制模块输入端IN2，另一端接第四连接点D；

第二多晶电阻R2，其一端接第五连接点E，另一端接地线；

第三多晶电阻R3，其一端接第二连接点B，另一端接第三连接点C；

第一多晶电容C1，其一端接第二连接点B，另一端接地线。

优选的，所述的总线为4M 1553总线，采用所述的驱动电路的4M 1553总线，能够最多驱动32个节点正常通信。

进一步，所述的驱动电路在3.3V电源电压下，近端节点差分幅值大于等于20V，且低频数据向高频数据过渡时数据过零间隔满足4M 1553总线的通信要求。

优选的，所述的预驱动电路由两级反相器组成。

进一步，所述的预驱动电路包括，

第一PMOS晶体管MP1，其栅极连接预驱动电路输入端IN1，衬底和源极接电源电压VDD，漏极接第一连接点A；

第一NMOS晶体管MN1，其栅极连接预驱动电路输入端IN1，衬底和源极接地线，漏极接第一连接点A；

第二PMOS晶体管MP2，其栅极连接第一连接点A，衬底和源极接电源电压VDD，漏极接预驱动电路输出端OUT；

第二NMOS晶体管MN2，其栅极连接第一连接点A，衬底和源极接地线，漏极接预驱动电路输出端OUT。

与现有技术相比，本发明具有以下有益的技术效果：

本发明低压高速感性负载驱动电路，利用预驱动电路有效地驱动带负反馈斜坡控制电路，实现对总线网络高幅值驱动，同时保证了输出信号过零间隔满足总线通信。利用自偏置原理，构建了一种自偏置斜坡控制电路，即带负反馈斜坡控制电路，控制4M 1553总线输出信号的上升、下降沿，防止输出信号回零后振荡；采用预驱动电路有效地驱动带负反馈斜坡控制电路，减小信号传输延迟，利用驱动逻辑模块、预驱动电路及带负反馈斜坡控制电路构建了4M 1553总线低压驱动结构。

本发明的电路结构可在3.3V电源电压下，实现4M 1553总线数据驱动总线网络。该发明方案可在保证驱动电路电气连接特性正确的情况下，依据4M 1553总线相关标准构架32节点的通信网络，使得在4M 1553信号驱动总线，低频数据与高频数据传输时，高压PMOS晶体管MP4栅源电压近似相等且均接近于电源电压VDD，确保了数据驱动总线高幅值输出且低频数据向高频数据过渡时数据过零间隔满足通信要求。

附图说明

图1为现有技术中1M 1553总线低压驱动电路结构示意图。

图2为现有技术中1M 1553总线低压驱动电路斜坡控制模块示意图。

图3为本发明实例中所述的4M 1553总线低压驱动电路结构示意图。

图4为本发明实例中所述的预驱动电路示意图。

图5为本发明实例中所述的带负反馈斜坡控制模块示意图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明一种低压高速感性负载驱动电路，如图3所示，在传统1M 1553总线低压驱动电路结构基础上，为了减小信号传输延迟，利用预驱动电路有效地驱动构建的带负反馈斜坡控制电路，实现对总线网络高幅值驱动，同时保证了输出信号过零间隔满足总线通信。

如图4所示，预驱动电路由两级反相器组成，PMOS晶体管MP1的栅接IN1，衬底和源极接VDD，漏极接A；NMOS晶体管MN1的栅接IN1，衬底和源极接地线，漏极接A；PMOS晶体管MP2的栅接A，衬底和源极接VDD，漏极接OUT；NMOS晶体管MN2的栅接A，衬底和源极接地线，漏极接OUT。

如图5所示，在带负反馈斜坡控制模块中，PMOS晶体管MP3的栅接IN2，衬底和源极接VDD，漏极接B；NMOS晶体管MN3的栅接D，衬底和源极接E，漏极接C；多晶电阻R1一端接IN2，另一端接D；多晶电阻R2一端接E，另一端接地线；NMOS晶体管MN4的栅接E，衬底和源极接地线，漏极接D；多晶电容C1一端接B，另一端接地线；多晶电阻R3一端接B，另一端接C；高压PMOS晶体管MP4的栅接C，衬底和源极接VDD，漏极接BUS或XBUS。

具体的，说明本发明所提供的4M 1553总线低压驱动电路结构和应用条件：

(一)单元结构。

如图3所示，4M 1553总线低压驱动电路结构在传统1M 1553总线低压驱动电路结构基础上，为了减小信号传输延迟，利用预驱动电路有效地驱动带负反馈斜坡控制电路，实现对总线网络高幅值驱动，同时保证了过零间隔满足总线通信。

如图4所示，预驱动电路由两级反相器组成，PMOS晶体管MP1的栅接IN1，衬底和源极接VDD，漏极接A，其宽长比为20μm/1μm；NMOS晶体管MN1的栅接IN1，衬底和源极接地线，漏极接A，其宽长比为10μm/1μm；PMOS晶体管MP2的栅接A，衬底和源极接VDD，漏极接OUT，其宽长比为120μm/1μm；NMOS晶体管MN2的栅接A，衬底和源极接地线，漏极接OUT，其宽长比为60μm/1μm。

如图5所示，在带负反馈斜坡控制模块中，PMOS晶体管MP3的栅接IN2，衬底和源极接VDD，漏极接B，其宽长比为1000μm/1μm；NMOS晶体管MN3的栅接D，衬底和源极接E，漏极接C，其宽长比为300μm/1μm；多晶电阻R1一端接IN2，另一端接D，其宽长比为50μm/1.5μm；多晶电阻R2一端接E，另一端接地线，其宽长比为10μm/1.5μm；NMOS晶体管MN4的栅接E，衬底和源极接地线，漏极接D，其宽长比为100μm/1μm；多晶电容C1一端接B，另一端接地线，其宽长为95μm×95μm；多晶电阻R3一端接B，另一端接C，其宽长比为15μm/1.5μm；高压PMOS晶体管MP4的栅接C，衬底和源极接VDD，漏极接BUS或XBUS，其宽长比为62000μm/1.2μm。

(二)应用条件。

本发明的一种4M 1553总线低压驱动电路结构，可应用于4M 1553总线系统通信，最多可带32个节点。

结合本发明具体实施例进一步详细说明，但本发明包括但不限于以下实施例。

实施例1

基于0.5um BCD数模混合信号工艺技术，输入低电平小于等于0.33V，输入高电平大于等于2.97V，3.15V≤VDD≤3.45V，可实现32个节点正常通信，在3.3V电源电压下，近端节点差分幅值大于等于20V，中间端节点差分幅值等于5V，远端节点差分幅值大于等于0.86V。

按照该发明方案，可在保证驱动电路电气连接特性正确的情况下，依据4M 1553总线相关标准构架通信网络，4M 1553信号驱动总线时，低频数据与高频数据传输时，高压PMOS晶体管MP4栅压均接近于0V，确保了驱动总线高幅值输出且低频数据向高频数据过渡时数据过零间隔满足通信要求。

实验结果表示，基于该发明设计的4M 1553总线低压驱动电路，在3.3V电源电压下，近端节点差分幅值大于等于20V，且低频数据向高频数据过渡时数据过零间隔满足通信要求。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明权利要求的涵盖范围。

Claims (4)

1.一种低压高速感性负载驱动电路，其特征在于，包括驱动逻辑模块，预驱动电路和带负反馈斜坡控制模块；驱动逻辑模块的一个输出端依次连接的一个预驱动电路和一个带负反馈斜坡控制模块输出总线信号BUS，另一个输出端依次连接另一个预驱动电路和另一个带负反馈斜坡控制模块总线差分信号XBUS；

所述的带负反馈斜坡控制模块用于控制总线输出信号的上升沿和下降沿，防止输出信号回零后振荡；

所述的预驱动电路用于驱动带负反馈斜坡控制模块；由两级反相器组成；

所述的带负反馈斜坡控制模块包括，

第三PMOS晶体管MP3，其栅极连接带负反馈斜坡控制模块输入端IN2，衬底和源极接电源电压VDD，漏极接第二连接点B；

第三NMOS晶体管MN3，其栅极连接第四连接点D，衬底和源极接第五连接点E，漏极接第三连接点C；

高压PMOS晶体管MP4，其栅极连接第三连接点C，衬底和源极接电源电压VDD，漏极连接总线信号BUS或总线差分信号XBUS；

第四NMOS晶体管MN4，其栅极连接第五连接点E，衬底和源极接地线，漏极连接第四连接点D；

第一多晶电阻R1，其一端接带负反馈斜坡控制模块输入端IN2，另一端接第四连接点D；

第二多晶电阻R2，其一端接第五连接点E，另一端接地线；

第三多晶电阻R3，其一端接第二连接点B，另一端接第三连接点C；

第一多晶电容C1，其一端接第二连接点B，另一端接地线。

2.根据权利要求1所述的一种低压高速感性负载驱动电路，其特征在于，所述的总线为4M 1553总线，采用所述的驱动电路的4M 1553总线，能够最多驱动32个节点正常通信。

3.根据权利要求2所述的一种低压高速感性负载驱动电路，其特征在于，所述的驱动电路在3.3V电源电压下，近端节点差分幅值大于等于20V，且低频数据向高频数据过渡时数据过零间隔满足4M 1553总线的通信要求。

4.根据权利要求1所述的一种低压高速感性负载驱动电路，其特征在于，所述的预驱动电路包括，

第一PMOS晶体管MP1，其栅极连接预驱动电路输入端IN1，衬底和源极接电源电压VDD，漏极接第一连接点A；

第一NMOS晶体管MN1，其栅极连接预驱动电路输入端IN1，衬底和源极接地线，漏极接第一连接点A；

第二PMOS晶体管MP2，其栅极连接第一连接点A，衬底和源极接电源电压VDD，漏极接预驱动电路输出端OUT；

第二NMOS晶体管MN2，其栅极连接第一连接点A，衬底和源极接地线，漏极接预驱动电路输出端OUT。